KR100276189B1 - 반도체 집적 회로 - Google Patents

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KR100276189B1
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니시무로 타이죠
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Abstract

전원 전압을 2개의 전압 레벨로 검지함으로써 회로 기능의 제어를 행하는 반도체 집적 회로에 있어서, 2개의 전압 레벨의 대소 관계의 동작을 보증하는 전원 전압 레벨에 의해 반전함으로써 기인하는 오동작의 발생을 방지한다.
제1 전압 검지 회로는 저항 R1, 저항 R2, NMOS(31), PMOS(32) 및 증폭 회로(35)로 구성되며, 제2 전압 검지 회로는 저항 R3, 저항 R4, NMOS(31), PMOS(32) 및 증폭 회로(35)로 구성되며, 제1, 제2 전압 검지 회로는 동일한 회로 구성을 갖고 있지만, 저항 R1과 저항 R3, 저항 R2와 저항 R4가 이용되고 있는 점이 다르다. 그리고, 이들 저항 R1 내지 R4의 각 값은, (1) R3 < R1 및 R4=R2, (2) R3=R1 및 R4 < R2, (3) R3 < R1 및 R4 < R2의 3가지 관계 중 어느 하나를 만족하도록 설정되어 있다.

Description

반도체 집적 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 어떤 전원 전압 이하에서는 모든 회로 기능을 정지시키고, 전원 전압이 어느 정도 높은 때에는 기능의 일부를 정지시키고, 또한 전원 전압이 충분히 높은 때에는 모든 기능을 동작 가능하게 함으로써, 저전원 전압 상태일 때의 오동작을 방지하도록 한 반도체 집적 회로에 관한 것이다.
데이타의 기록/전기적 소거가 가능한 불휘발성 반도체 메모리(플래쉬 EEPROM)에서는, 전원 전압 VDD를 검지하고, 제1 전압 레벨(VPOWERON) 이하에서는 내부 회로의 모든 회로 기능을 정지시키고, 상기 제1 전압 레벨(VPOWERON)보다 높고, 또한 동작 보증 전압보다도 낮은 제2 전압 레벨(VLVDD)보다도 전원 전압이 낮은 기간에서는, 데이타의 판독 동작은 행할 수 있더라도 기록/소거 동작은 행하지 않도록 내부 동작을 제어함으로써, 오기록, 오소거를 방지하고 있다.
즉, 플래쉬 EEPROM은 상기 전원 전압의 양 전압 레벨 VPOWERON, VLVDD를 검지하고, 전원 전압 VDD가 VPOWERON 레벨보다도 높고 VLVDD 레벨보다도 낮은 경우에는 ROM(Read Only Memory)로서 동작하고, 기록/소거로 메모리셀의 데이타를 변경하는 일은 하지 않는다.
전원 전압 VDD의 레벨을 내부에서 검지하고, VDD < VLVDD일 때에는 기록/소거 명령을 외부로부터 접수하지 않는다. 또한, VDD>VLVDD의 상태일 때에, 외부로부터의 명령을 접수하여 기록/소거 동작을 행하고 있을 때에도, 동작 중에 어떠한 것의 영향으로 VDD < VLVDD가 되면, 기록/소거 동작을 정지하도록 하고 있다.
상기한 바와 같은 제어를 행하기 위해, 칩 내부에 VPOWERON과 VLVDD의 2개의 전압 레벨을 검지하는 회로를 설치할 필요가 있다.
한쪽의 VPOWERON 레벨은 판독 동작을 보증하는 전압 레벨이므로, 내부 회로의 전원 마진과 연동시킨다. 통상, CMOS 회로의 경우는 P채널형 MOS 트랜지스터와 N 채널형 MOS 트랜지스터의 임계치 전압의 합의 전압 정도로 설정하는 경우가 많다.
도 11a는 VPOWERON=VTHN+ |VTHP|(VTHN, VTHP는 N, p채널형 MOS 트랜지스터의 임계치 전압)으로 설정하는 경우의 전압 검지 회로의 종래의 회로 구성을 나타내고 있다. 즉, 전원 전압 VDD의 노드와 접지 전압의 노드 사이에는, 저항 R31과 N채널형 MOS 트랜지스터(이하, NMOS라 칭한다: 41)의 소스, 드레인 사이의 전류 통로가 직렬 접속되어 있다. 그리고, 상기 NMOS(41)의 게이트는 그 전류 통로의 일단과 저항 R31과의 접속 노드에 접속되어 있다. 또한, 전원 전압 VDD의 노드와 접지 전압의 노드 사이에는, P채널형 MOS 트랜지스터(이하, PMOS라 칭한다: 42)의 소스, 드레인 사이의 전류 통로와 저항 R32가 직렬 접속되어 있다. 상기 PMOS(42)의 게이트는 상기 저항 R31과 상기 NMOS(41)의 전류 통로의 일단과의 접속 노드에 접속되어 있다.
또한, 상기 PMOS(42)의 전류 통로의 일단과 상기 저항 R32와의 접속 노드에는, 이 노드에 있어서의 신호를 전압 증폭하여, 전원 전압 VDD가 VPOWERON 레벨보다도 낮거나 혹은 VPOWERON 레벨 이상인 것을 나타낸 검지 신호 SPOWEROR를 발생하는 종속 접속 접속된 2개의 인버터로부터 이루어지는 증폭 회로(43)가 접속되어 있다.
이와 같은 구성에 있어서, 검지 신호 SPOWERON은, 전원 전압 VDD가 VPOWERON 레벨(=VTHN+|VTHP|)보다도 낮을 때에는 H 레벨로 되고, 높을 때에는 L 레벨로 된다.
도 11b는 동일하게 VPOWERON 레벨을 검지하는 전압 검지 회로의 종래의 회로 구성을 나타내고 있지만, 도 11a의 NMOS(41)을 대신하여 PN 접합 다이오드(44)를 이용하고, VPOWERON이 Vf+|VTHP|(Vf는 PN 접합 다이오드의 순 방향 전압)에서 제공되는 점만이 다르다.
다른쪽의 전원 검지 레벨 VLVDD에 대해서는, 이 VLVDD 레벨을 결정하는 요인은 기록 또는 소거시의 전원 회로인 것이 많다.
도 12는 플래쉬 EEPROM에서 메모리셀로서 사용되는, 부유 게이트 및 컨트롤 게이트를 갖는 불휘발성 트랜지스터의 심볼과 데이타 판독/기록/소거시에 불휘발성 트랜지스터의 컨트롤 게이트(VG), 드레인(VD), 소스(VS) 및 백게이트(VSUB)에 공급하는 전압을 통합하여 나타낸 것이다. 도시한 바와 같이, 메모리셀의 동작 전압은 판독시와 비교하여, 기록/소거시에는 높은 전압(10V, 6V, -7V)이 필요하다.
플래쉬 EEPROM에서는, 이들 고전압은 도 13에 나타낸 바와 같은 승압 회로를 이용하여 내부에서 발생시키고 있다. 이 승압 회로는 직렬 접속된 다이오드(51)와, 각 다이오드(51)의 애노드와 캐소드를 위상이 다른 신호로 교대로 부스트하기 위한 컨덴서(52)와 인버터(53, 54)로 이루어지는 회로로 구성되어 있다.
이 승압 회로에서 얻어지는 승압 전압 VAout의 값은, 직렬로 접속된 다이오드의 개수(N 개)와 전원 전압 VDD의 값에 주로 의존하며, 이하의 수학식으로 제공된다.
[수학식 1]
단, Vf는 다이오드에 있어서의 전압 강하분이다.
따라서, 보증하는 동작 전압에 따라 승압 회로의 필요 단수(N)가 달라진다. 종래 VPOWERON 레벨과 VLVDD 레벨의 관계는, VDD=5V의 집적 회로에서는 큰 차가 있어, 예를 들면 VPOWERON=2V, VLVDD=3. 5V와 같은 설정으로 되어 있었다.
도 14는 VLVDD 레벨을 검지하는 종래의 전압 검지 회로의 일례를 나타낸다. 전원 전압 VDD의 노드와 접지 전압의 노드 사이에는 2개의 저항(61, 62)이 직렬 접속되어 있다. 전원 전압 VDD는 이 2개의 저항(61, 62)에 의해 분할되고, 연산 증폭기(연산 증폭기: 63)의 비반전 입력단(+)으로 공급된다. 이 연산 증폭기(63)의 반전 입력단(-)에는 기준 전위 Vref가 공급되어 있고, 연산 증폭기(63)는 양입력 전위의 대소를 비교한다. 이 연산 증폭기(63)의 비교 출력은 인버터(64)에 의해 증폭됨으로써, H 레벨 혹은 L 레벨의 검지 신호 SLVDD가 발생한다.
상기 기준 전위 Vref는 VDD 의존성이 없는 전압이고, 예를 들면 도 15에서 도시된 바와 같이 다이오드(71, 72), 저항(73 내지 75) 및 연산 증폭기(76)를 이용하여 구성되고, 일반적으로 잘 알려져 있는 BGR(Band Gap Reference) 회로에서 발생된다.
지금, 도 14의 전압 검지 회로로부터 출력되는 검지 신호 SLVDD는, 저항(61, 62)의 값을 Ra, Rb로 하면,
VDD < {(Ra+Rb) /Rb} Vref
를 만족할 때에 H 레벨로 된다.
그런데, 집적 회로가 5V 동작 보증용일 때에는, VLVDD>>VPOWERON으로 설정할 수 있기 때문에, VLVDD, VPOWERON의 양 레벨에 다소의 변동이 있었다고 해도, VLVDD, VPOWERON 레벨의 대소 관계가 역회전하는 등의 일은 고려되지 않았다.
그러나, 저전압화가 진행하고, VDD=2. 7V 보증 혹은 더 낮은 전원 전압에서의 동작 보증을 해야만 하는 집적 회로에서는, VLVDD, VPOWERON 양 레벨의 대소 관계가 역회전되는 경우도 생기게 된다. 예를 들면, 도 11a의 VPOWERON 레벨용의 전압 검지 회로와, 도 14의 VLVDD 레벨용의 전압 검지 회로의 조합에 대해서 생각해 본다.
도 11a에 있어서, VPOWERON (VTHN+|VTHP|)의 값은, 상온 하에서는 일반적으로 1. 8V가 중심치가 된다. 그리고, 이 값이 동작 온도나 공정 변동에 의해 어떠한 전압 범위에서 변동하는지를 생각해 본다. 예를 들면, 임계치 변동을 ±0. 1V, 임계치 온도 특성이 -40℃ 하에서는 +0. 1V, 상온 하에서는 0V, +100℃ 하에서는 - 0. 1V라 가정한다. 그렇게 하면, 1. 8V이던 VPOWERON 레벨의 공정 변동을 고려한 고온 하에 있어서의 최저치는 1. 4V, 공정 변동을 고려한 저온 하에 있어서의 최대치는 2. 2V로 된다. 즉, VPOWERON 레벨은 1. 8V를 중심치로서 1. 4V 내지 2. 2V의 범위에서 흔들리게 된다.
한편, 도 14의 전압 검지 회로에서의 검지 레벨인 VLVDD는, VLVDD= {(R1+R2) /R2} Vref로 정해지지만, 이 식 중의 Vref는 도 15에 나타낸 BGR 회로에서 발생되는 기준 전위이고, 그 값은 전원 전압, 동작 온도에 거의 의존하지 않고, 항상 1. 25V로 일정해진다. 이 때문에, VLVDD 레벨은 트랜지스터의 임계치 전압의 변동의 영향을 받지 않고, 온도 특성도 갖지 않는 일정한 전압으로서 정해진다.
그런데, 상기한 바와 같은 저전압화에 의해, VDD=2. 7V 하에서의 동작을 보증하는 경우, VLVDD 레벨은 그 보다도 낮은 값으로 설정해야만 하고, 상식적으로는 VDD의 80% 정도의 2. 2V 정도(2. 7V×0. 8)로 정할 필요가 있다.
이 경우, 저온 하의 최악 조건으로서는, VLVDD 레벨이 앞에서의 VPOWERON 레벨보다도 낮게 되는 경우도 생기게 된다. 이 경우에는, 기록/소거 동작의 최악 보증 전압을, 판독 동작의 최저 보증 전압보다도 높게 설정한다고 하는 당초의 사고 방식으로부터 어긋나게 된다.
상기 설명에서는, 어떤 전원 전압 이하에서는 모든 회로 기능을 정지시키고, 전원 전압이 어느 정도 높은 때에는 기능의 일부를 정지시키고, 또한 전원 전압이 충분히 높은 때에는 모든 기능이 동작 가능해지는 반도체 집적 회로의 예로서 불휘발성 반도체 메모리(플래쉬 EEPROM)를 예로 들었지만, 이것은 전원 전압을 2개의 전압 레벨로 검지함으로써 회로 기능의 제어를 행하는 다른 반도체 집적 회로에서도 마찬가지의 문제가 발생한다.
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 전원 전압을 2개의 전압 레벨로 검지함으로써 회로 기능의 제어를 행하는 반도체 집적 회로에 있어서, 2개의 전압 레벨의 대소 관계가 동작을 보증하는 전원 전압 레벨에 의해 반전하지 않고, 이것에 의해 오동작의 발생을 방지하는 것이다.
청구항1의 반도체 집적 회로는 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압을 검지하는 제1 전압 검지 회로와, 상기 제2 전압을 검지하는 제2 전압 검지 회로를 구비하고, 상기 제1 및 제2 전압 검지 회로는 각각 MOS 트랜지스터의 임계치 전압의 합의 전압 혹은 MOS 트랜지스터의 임계치 전압과 PN 접합 전압과의 합의 전압에 기초하여 전원 전압을 검지하고, 또한 제1 및 제2 전압 검지 회로는 동일한 회로 구성을 지니고 각각 내부의 저항의 값의 설정에 의해 상호 다른 전압을 검지하도록 구성하고 있다.
청구항 1을 인용하는 청구항2의 반도체 집적 회로에 있어서, 상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능이다.
청구항1을 인용하는 청구항3의 반도체 집적 회로에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단 및 게이트가 상기 제1 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속되는 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드와의 사이에 접속된 제2 저항 소자를 포함하여 구성되어 있다.
청구항3을 인용하는 청구항4의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값과 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값이 거의 같게 설정되어 있다.
청구항3을 인용하는 청구항5의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자의 값과 같게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있다.
청구항3을 인용하는 청구항6의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있다.
청구항3, 4, 5, 6 중 어느 한항을 인용하는 청구항7의 반도체 집적 회로에 있어서 상기 제1 및 제2 전압 검지 회로에는 각각, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 및 제2 전압의 검지 신호를 발생하는 증폭 회로가 더욱 설치된다.
청구항1을 인용하는 청구항8의 반도체 집적 회로에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와 각각 소스, 드레인 사이의 전류 통로의 일단과 게이트가 접속되고, 소스, 드레인 사이의 전류 통로가 상기 제1 저항 소자의 타단과 기준 전위의 노드 사이에 직렬 접속된 2개 이상의 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되어 있다.
청구항8을 인용하는 청구항9의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값과 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값이 거의 같게 설정되어 있다.
청구항8을 인용하는 청구항10의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자의 값과 거의 동일하게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있다.
청구항8을 인용하는 청구항11의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있다.
청구항8, 9, 10, 11 중 어느 한항을 인용하는 청구항12의 반도체 집적 회로에 있어서, 상기 제1 및 제2 전압 검지 회로에는 각각, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드의 신호를 증폭하여 상기 제1 및 제2 전압의 검지 신호를 발생하는 증폭 회로가 더 설치된다.
청구항1을 인용하는 청구항13의 반도체 집적 회로에 있어서, 상기 제1및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제1 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되어 있다.
청구항13을 인용하는 청구항14의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값과 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값이 거의 같게 설정되어 있다.
청구항13을 인용하는 청구항15의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자의 값과 거의 동일하게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있다.
청구항13을 인용하는 청구항16의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있다.
청구항13, 14, 15, 16 중 어느 한항을 이용하는 청구항17의 반도체 집적 회로에 있어서, 상기 제1 및 제2 전압 검지 회로에는 각각, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 및 제2 전압의 검지 신호를 발생하는 증폭 회로가 더욱 설치되어 있다.
청구항1을 인용하는 청구항18의 반도체 집적 회로에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 일단이 상기 제1 저항 소자의 타단에 접속된 제2 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단과 게이트가 접속되고, 소스, 드레인 사이의 전류 통로가 상기 제2 저항 소자의 타단과 기준 전위의 노드 사이에 접속된 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 제1 및 제2 저항 소자의 접속점에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제3 저항 소자를 포함하여 구성되고, 제1, 제2 전압 검지 회로에 있어서의 제1, 제2 저항 소자의 값을 R11, R12로 했을 때에, 제1 전압 검지 회로에 있어서의 R12/R11의 비의 값이 제2 전압 검지 회로에 있어서의 R12/R11의 비의 값에 비해 작게 설정되어 있는 것을 특징으로 한다.
청구항1을 인용하는 청구항19의 반도체 집적 회로에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 일단이 상기 제1 저항 소자의 타단에 접속된 제2 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제2 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 및 제2 저항 소자의 접속점에 접속된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제3 저항 소자를 포함하여 구성되며, 제1, 제2 전압 검지 회로에 있어서의 제1, 제2 저항 소자의 값을 R11, R12로 할 때에, 제1 전압 검지 회로에 있어서의 R12/R11의 비의 값이 제2 전압 검지 회로에 있어서의 R12/R11의 비의 값에 비해 작게 설정되어 있는 것을 특징으로 한다.
청구항20의 반도체 집적 회로는, 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압을 검지하는 제1 전압 검지 회로와, 상기 제2 전압을 검지하는 제2 전압 검지 회로를 구비하고, 상기 제1 및 제2 전압 검지 회로는 각각 MOS 트랜지스터의 임계치 전압의 합의 전압 혹은 MOS 트랜지스터의 임계치 전압과 PN 접합 전압과의 합의 전압에 기초하여 전원 전압을 검지하고, 또한 제1 및 제2 전압 검지 회로는 각각 내부의 저항의 값의 설정에 의해 상호 다른 전압을 검지하도록 구성하고 있다.
청구항20을 인용하는 청구항21의 반도체 집적 회로에 있어서, 상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능이다.
청구항20 또는 21을 인용하는 청구항22의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단 및 게이트가 상기 제1 저항 소자의 타단에 접속되며, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되며, 상기 제2 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제3 저항 소자와, 일단이 상기 제3 저항 소자의 타단에 접속된 제4 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단 및 게이트가 상기 제4 저항 소자의 타단에 접속되며, 전류 통로의 타단이 기준 전위의 노드에 접속되는 제1극성의 제3 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2극성의 제4 MOS 트랜지스터와, 상기 제4 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제5 저항 소자를 포함하여 구성되어 있다.
청구항22을 인용하는 청구항23의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로에는, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로가 더욱 설치되고, 상기 제2 전압 검지 회로에는, 상기 제4 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제5 저항 소자와의 접속 노드에 있어서의 신호를 증폭하고 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로가 더욱 설치되어 있다.
청구항20 또는 청구항21을 인용하는 청구항24의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 애노드, 캐소드사이의 전류 통로의 일단이 상기 제1 저항 소자의 타단에 접속되며, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 제1 저항 소자의 타단에 접속된 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되고, 상기 제2 전압 검지 회로는 일단이 전원 전압의 공급 노드에 접속된 제3 저항 소자와, 일단이 상기 제3 저항 소자의 타단에 접속된 제4 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제4 저항 소자의 타단에 접속되며, 전류 통로의 타단이 기준 전위의 노드에 접속된 제2 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제3 저항 소자의 타단에 접속되며, 상기 제1 MOS 트랜지스터와 동일 채널형의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제5 저항 소자를 포함하여 구성되어 있다.
청구항24을 인용하는 청구항25의 반도체 집적 회로에 있어서, 상기 제1 전압 검지 회로에는, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로가 더욱 설치되고, 상기 제2 전압 검지 회로에는 상기 제4 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제5 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로가 더욱 설치되어 있다.
청구항26의 반도체 집적 회로는 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압과 제2 전압을 검지하는 전압 검지 회로를 구비하고, 상기 전압 검지 회로는 전원 전압의 공급 노드와 제1 노드 사이에 직렬 접속된 적어도 3개의 제1 저항 소자와, 소스, 드레인 사이의 전류 통로가 상기 제1 노드와 기준 전위의 노드와의 사이에 접속되고, 게이트가 상기 제1 노드에 접속된 제1 채널형의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 제1 노드에 가까운 측의 제1 직렬 접속 노드에 접속된 제2채널형의 제2 MOS 트랜지스터와, 일단이 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되고, 타단이 기준 전위의 노드에 접속된 제2 저항 소자와, 상기 제2 저항 소자의 일단의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 전원 전압의 공급 노드에 가까운 측의 직렬 접속 노드로서 상기 제1 직렬 접속 노드와는 다른 제2 직렬 접속 노드에 접속된 제2 채널형의 제3 MOS 트랜지스터와, 일단이 상기 제3 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되고, 타단이 기준 전위의 노드에 접속된 제3 저항 소자와, 상기 제3 저항 소자의 일단의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로를 갖는다.
청구항27의 반도체 집적 회로는, 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압과 제2 전압을 검지하는 전압 검지 회로를 구비하고, 상기 전압 검지 회로는 전원 전압의 공급 노드와 제1 노드 사이에 직렬 접속된 적어도 3개의 제1 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제1 노드에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 제1 노드에 가까운 측의 제1 직렬 접속 노드에 접속된 제1 MOS 트랜지스터와, 일단이 상기 제1 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되고, 타단이 기준 전위의 노드에 접속된 제2 저항 소자와, 상기 제2 저항 소자의 일단의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 전원 전압의 공급 노드에 가까운 측의 직렬 접속 노드로서 상기 제1 직렬 접속 노드와는 다른 제2 직렬 접속 노드에 접속되고, 상기 제1 MOS 트랜지스터와 동일 채널형의 제2 MOS 트랜지스터와, 일단이 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되어, 타단이 기준 전위의 노드에 접속된 제3 저항 소자와, 상기 제3 저항 소자의 일단의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로를 갖는다.
청구항26 또는 27을 인용하는 청구항28의 반도체 집적 회로에 있어서, 상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능이다.
도 1은 발명에 관한 반도체 집적 회로를 플래쉬 EEPROM에 실시한 경우의 칩 내부 전체의 구성을 나타낸 블럭도.
도 2는 도 1의 플래쉬 EEPROM에 있어서의 데이타 기록 동작시의 처리를 나타낸 흐름도.
도 3은 도 1 중의 제1, 제2 전압 검지 회로의 회로도.
도 4는 도 1 중의 제1, 제2 전압 검지 회로의 회로도.
도 5는 도 1 중의 제1, 제2 전압 검지 회로의 회로도.
도 6은 도 1 중의 제1, 제2 전압 검지 회로의 회로도.
도 7은 도 1 중의 제2 전압 검지 회로의 회로도.
도 8은 도 1 중의 제2 전압 검지 회로의 회로도.
도 9는 도 1에서 사용 가능한 전압 검지 회로의 회로도.
도 10은 도 1에서 사용 가능한 전압 검지 회로의 회로도.
도 11은 종래의 전압 검지 회로의 회로도.
도 12는 불휘발성 트랜지스터의 심볼 및 데이타 판독/기록/소거시에 컨트롤게이트, 드레인, 소스 및 백게이트로 공급하는 전압을 통합하여 나타낸 도면.
도 13은 플래쉬 EEPROM에 내장되는 승압 회로의 회로도.
도 14는 종래의 전압 검지 회로의 회로도.
도 15는 도 14의 전압 검지 회로에서 사용되는 기준 전위를 발생시키는 BGR (Band Gap Reference) 회로의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 메모리셀 어레이
12 : 어드레스 버퍼
13 : 행 디코더
14 : 열 디코더
15 : 소스 디코더
16 : 입출력 컨트롤 회로
17 : 열 셀렉터
18 : 기록 회로
19 : 센스 증폭기 회로(S/A)
20 : I/O 버퍼
21 : 커맨드/사용자 인터페이스 회로
22 : 내부 컨트롤 회로
23 : 제1 전압 검지 회로
24 : 제2 전압 검지 회로
25 : 내부 전원/승압 회로
31, 31a, 31b : NMOS (N채널형 MOS 트랜지스터)
32, 32a, 32b : PMOS (P채널형 MOS 트랜지스터)
33, 34 : 인버터
35, 35a, 35b : 증폭 회로
36, 36a, 36b : PN 접합 다이오드
R1, R2, R2a, R2b, R3, R4, R11, R12, R21, R22, R23 : 저항
이하 도면을 참조하여 본 발명을 실시 형태에 의해 설명한다.
도 1은 본 발명에 관한 반도체 집적 회로를 플래쉬 EEPROM에 실시한 경우의 칩 내부의 구성을 나타낸 블럭도이다. 도면에 있어서, 메모리셀 어레이(11) 내에는, 각각 복수의 비트선 BL 및 워드선 WL(각각 1개만 도시)과, 각각 부유 게이트, 컨트롤 게이트, 소스 및 드레인을 지니고, 부유 게이트에 전자를 주입함으로써 컨트롤 게이트로부터 본 임계치가 변화함으로써 데이타의 프로그램(기록)이 행해져서, 데이타 소거가 전기적으로 행해지는 복수의 메모리셀(플래쉬셀, 1개만 도시) MC가 설치되어 있다. 또, 각 메모리셀 MC의 컨트롤 게이트는 복수의 워드선 WL 중 하나에 접속되고, 드레인은 복수의 비트선 BL 중 하나에 접속되어 있다. 또한, 각 메모리셀 MC의 소스는 예를 들면 비트선 단위 또는 후드선 단위 혹은 블럭 단위로 공통의 소스선(도시하지 않음)에 접속되어 있다.
어드레스 버퍼(12)는 외부로부터의 어드레스 신호를 수신하여 내부 어드레스 신호를 발생한다. 어드레스 버퍼(12)로 발생되는 내부 어드레스 신호는, 행 디코더(13), 열 디코더(14) 및 소스 디코더(15)로 각각 공급된다.
입출력 컨트롤 회로(16)는 외부로부터 입력되는 칩 인에이블 신호/CE, 기록 인에이블 신호/WE 및 출력 인에이블 신호/OE를 수신하여, 이들 입력 신호에 기초하여 내부 회로의 동작을 제어하기 위한 각종 제어 신호를 발생한다. 예를 들면, 칩 인에이블 신호/CE에 기초하는 제어 신호는 상기 어드레스 버퍼(12)로 공급되고, 어드레스 버퍼(12)에서는 이 제어 신호에 기초하여 내부 어드레스 신호의 발생 동작이 제어된다. 출력 인에이블 신호/OE에 기초하는 제어 신호는 후술하는 I/O 버퍼로 공급되고, I/O 버퍼에서는 이 제어 신호에 기초하여 데이타의 출력 동작이 가능하게 된다. 기록 인에이블 신호/WE에 기초하는 제어 신호는 후술하는 기록 회로에 공급되고, 기록 회로에서는 이 제어 신호에 기초하여 데이타의 기록 동작이 가능하게 된다.
상기 행 디코더(13)는, 상기 내부 어드레스 신호(내부 행 어드레스 신호)에 기초하여 , 상기 메모리셀 어레이(11) 내의 워드선 WL을 선택한다.
열 셀렉터(17)는, 상기 열 디코더(14)로부터의 디코드 출력에 기초하여, 상기 메모리셀 어레이(11) 내의 비트선 BL을 선택한다.
상기 소스 디코더(15)는, 상기 내부 어드레스 신호에 기초하여 상기 메모리셀 어레이(11) 내의 소스선을 선택하고, 이 선택한 소스선에 소정의 전압을 공급한다.
기록 회로(18)는, 데이타의 기록시에, 상기 메모리셀 어레이(11) 내의 선택된 메모리셀에 대해 기록 데이타를 공급하여 데이타를 기록한다.
센스 증폭기 회로(S/A: 19)는 데이타의 판독시에, 상기 메모리셀 어레이(11) 내의 선택된 메모리셀로부터의 판독 데이타를 센스한다.
I/O 버퍼(20)는 데이타의 기록시에는 외부로부터 공급되는 데이타를 상기 기록 회로(18)로 공급하고, 데이타의 판독시에는 상기 센스 증폭기 회로(19)로 센스되는 데이타를 외부로 출력한다. 또한, 이 I/O 버퍼(20)에는 각 동작 모드, 즉 데이타의 기록/소거/판독의 동작 모드를 설정하기 위한 커맨드 데이타도 공급된다.
또한, 상기 I/O 버퍼(20)에는 커맨드/사용자 인터페이스 회로(21)가 접속되어 있다. 이 커맨드/사용자 인터페이스 회로(21)에는 상기 입출력 컨트롤 회로(16)로부터 출력되는 제어 신호도 입력된다. 이 커맨드/사용자 인터페이스 회로(21)는, 상기 기록 인에이블 신호/WE가 활성화되는 타이밍시에 I/O 버퍼(20)로부터 입력되는 커맨드 데이타를 수신한다. 그리고, 이 커맨드/사용자 인터페이스 회로(21)의 출력은 내부 컨트롤 회로(22)로 공급된다.
상기 내부 컨트롤 회로(22)에는, 상기 커맨드/사용자 인터페이스 회로(21)가 수신한 커맨드 데이타 외에 각각 전원 전압을 검지하는 제1, 제2 전압 검지 회로(23, 24)로부터의 검지 출력이 공급된다. 제1 전압 검지 회로(23)는, 이 칩의 내부 회로의 모든 회로 기능을 정지시키는 상기 제1 전압 레벨 VPOWERON을 검지하며, 제2 전압 검지 회로(24)는 데이타의 판독 동작은 행할 수 있더라도 기록/소거 동작은 행하지 않도록 내부 동작을 제어하는 상기 제2 전압 레벨 VLVDD를 검지한다.
상기 내부 컨트롤 회로(22)는 상기 커맨드 데이타 및 상기 제1, 제2 전압 검지 회로(23, 24)로부터의 검지 출력에 따른 내부 제어 신호를 발생한다. 그리고, 이 내부 제어 신호는 내부 전원/승압 회로(25)로 공급된다.
내부 전원/승압 회로(25)는 외부로부터의 전원 전압을 수신하고, 이 외부 전원 전압으로부터 내부 전원 전압을 발생함과 동시에, 차지 펌프를 이용하여 플러스 극성이나 마이너스 극성의 고전압을 발생한다. 여기서 발생되는 전압은 동일 칩 내의 각 회로로 분배된다. 예를 들면, 플러스 극성의 고전압은 행 디코더(13), 소스 디코더(15) 등으로 공급되며, 마이너스 극성의 전압은 행 디코더(13) 등으로 공급된다.
다음에, 이와 같은 구성의 플래쉬 EEPROM의 동작을 간단히 설명한다. 데이타 판독/기록/소거를 행하는 경우, 어드레스 버퍼(12)에는 메모리셀을 선택하기 위한 어드레스 신호가 공급된다. 또한, 데이타 기록시에는 I/O 버퍼에 기록용의 데이타가 공급된다. 그리고, 어드레스 버퍼(12)로 공급된 어드레스 신호에 기초하여 메모리셀 어레이(11) 내의 메모리셀 MC가 선택된다.
도 2는 동작 모드의 하나인 데이타 기록 동작시의 처리의 흐름도를 나타내고 있다. 상기 I/O 버퍼(20)를 통해 커맨드/사용자 인터페이스 회로(21)에 커맨드가 입력되면, 내부 컨트롤 회로(22)의 제어에 의해, 내부 전원/승압 회로(25)로부터 데이타 기록을 위한 승압 전압이 발생되어 행 디코더(13)로 공급된다.
도 2에 나타낸 바와 같이, 데이타 기록시에는 우선 검증이 행해진다. 이 검증이란, 기록이 행해진 메모리셀로부터 데이타를 판독하고, 충분히 기록이 행해지는지의 여부를 체크하는 기능이다. 이 검증시에 충분한 기록이 행해지지 않으면, 그 메모리셀에 대해 기록이 행해진다. 이 기록시에는, 상기 도 12에서 나타낸 바와 같이, 선택 메모리셀의 컨트롤 게이트에 10V의 고전압(VG)을 소정 기간 공급함으로써 행해진다. 또, 이 때, 드레인에는 5V의 전압(VD)이 공급되고, 소스에는 0V의 전압(VS)이 각각 공급된다. 기록 동작의 종료 후에는 다시 검증이 행해진다. 그리고, 충분한 기록이 행해지고 있으면, 판독 모드로 이행하여 기록이 종료한다.
상기 설명은, 전원 전압 VDD의 값이 동작 보증 전압을 만족시키고 있는 경우, 즉 전압 검지 회로(23)에서는 VDD > VPOWERON에 따른 검지 신호가 발생되고, 전압 검지 회로(24)에서는 VDD > VLVDD에 따른 검지 신호가 발생되어 있는 경우이다.
한편, 데이타 기록시에 전압 검지 회로(24)에서 VDD < VLVDD로 되는 상태가 검지되고, 이 전압 검지 회로(24)에서 검지 신호 SLVDD가 발생되면, 어떠한 상태에서도 즉시 판독 모드로 이행한다. 이 결과, 전원 전압 저하에 기초하는 오기록을 방지할 수 있다. 또한, 도 2에는 도시하지 않지만, 데이타 기록시에 전압 검지 회로(23)에서 VDD < VPOWERON이 되는 상태가 검지되고, 이 전압 검지 회로(23)에서 검지 신호 SPOWERON이 발생되면, 판독 동작을 포함하는 모든 동작이 정지한다.
또, 데이타 소거시에도, 전압 검지 회로(24)에서 VDD < VLVDD로 되는 상태가 검지되어 검지 신호 SLVDD가 발생되면, 어떠한 상태에서도 즉시 판독 모드로 이행하고, 또한 전압 검지 회로(23)에서 VDD < VP0UERON으로 되는 상태가 검지되어 검지 신호 SPOWERON이 발생되면, 판독 동작을 포함하는 모든 동작이 정지한다.
도 3은 도 1 중에 설치된 VPOWERON 레벨 검지용의 제1 전압 검지 회로(23) 및 VLVDD 레벨 검지용의 제2 전압 검지 회로(24) 각각의 구체 회로 구성을 나타내고 있다.
도 3a에 나타낸 제1 전압 검지 회로(23)에서는, 전원 전압 VDD의 노드에 저항 R1의 일단이 접속되어 있다. 이 저항 R1의 타단에는 NMOS(31)의 드레인 및 게이트가 접속되어 있다. 상기 NMOS(31)의 소스는 접지 전위 GND의 노드에 접속되어 있다. 또한, 전원 전압 VDD의 노드에는 PMOS(32)의 소스가 접속되어 있다. 이 PMOS(32)의 게이트는 상기 저항 R1의 타단에 접속되어 있다. 상기 PMOS(32)의 드레인에는 저항 R2의 일단이 접속되어 있고, 이 저항(R2)의 타단은 접지 전위의 노드에 접속되어 있다. 그리고, 상기 PMOS(32)의 드레인과 상기 저항 R2와의 접속 노드에는, 이 노드에 있어서의 신호를 증폭하고, 전원 전압 VDD가 VPOWERON 레벨보다도 낮거나 혹은 VPOWERON 레벨 이상인 것을 나타낸 검지 신호SPOWERON을 발생시키기 위한 종속 접속 접속된 2개의 인버터(33, 34)로 이루어지는 증폭 회로(35)가 접속되어 있다.
도 3b에 나타낸 제2 전압 검지 회로(24)는 상기 제1 전압 검지 회로(23)와 동일한 회로 구성을 갖고 있지만, 제1 전압 검지 회로(22)와 다른 점은, 상기 저항 R1을 대신하여 저항 R3이 이용되어 있고, 또한 상기 저항 R2을 대신하여 저항 R4가 이용되고 있는 것이다. 그리고, 상기 저항 R1 내지 R4의 각 값은, 이하에 나타낸 3가지 관계 중 어느 하나를 만족시키도록 설정되어 있다.
(1) R3 < R1 또한 R4=R2
(2) R3=R1 또한 R4 < R2
(3) R3 < R1 또한 R4 < R2
또, NMOS(31) 및 PMOS(32) 각각의 소자 치수는 제1, 제2 전압 검지 회로(23, 24) 모두 동일하고, 각각의 등가 저항은 같다고 한다.
도 3a에 나타낸 제1 전압 검지 회로(23)에서는, 그 전압 검지 레벨인 VPOWERON 레벨은, 종래 예에서 설명한 바와 같이 NMOS(31)의 임계치 전압과 PMOS(32)의 임계치 전압과의 합 (VTHN+ |VTHP|)으로 제공된다.
도 3b에 나타낸 제2 전압 검지 회로(24)에서는, 상기 (1)의 관계인 R3 < R1 또한 R4=R2를 만족하도록 저항치가 설정되어 있다고 하면, NMOS(31)에는 제1 전압 검지 회로(23) 내의 NMOS(31)에 비해 큰 전류가 흐른다. 이 때문에, 이 NMOS(31)가 삼극관 동작하는 영역에서는, 제2 전압 검지 회로(24) 내의 NMOS(31)의 게이트 전위(임계치 전압)은 제1 전압 검지 회로(23) 내의 NMOS(31)의 게이트 전위보다도 높아진다. 따라서, 제2 전압 검지 회로(24)에 있어서의 전압 검지 레벨 VPOWERON 레벨은 제1 전압 검지 회로(23)보다도 높게 되며, NMOS(31)의 임계치 전압의 증가분을 α로 나타내면 (VTHN+|VTHP|+α)로 된다.
한편, 제2 전압 검지 회로(24)에 있어서, 상기 (2)의 관계인 R3=R1 또한 R4 < R2를 만족하도록 저항치가 설정되어 있는 경우, PMOS(32)에는 제1 전압 검지 회로(23) 내의 PMOS(32)에 비해 큰 전류가 흐른다. 이 때문에, 이 PMOS(32)가 삼극관 동작하는 영역에서는, 제2 전압 검지 회로(24) 내의 PMOS(32)의 임계치 전압은 제1 전압 검지 회로(23) 내의 PMOS(32)의 임계치 전압(어느 것이나 절대치)보다도 높아진다. 따라서, 제2 전압 검지 회로(24)에 있어서의 전압 검지 레벨 VPOWERON 레벨은 제1 전압 검지 회로(23) 보다도 높게 되고, PMOS(32)의 임계치 전압의 증가분을 β로 나타내면 (VTHN+|VTEP| +β)로 된다.
또한, 제2 전압 검지 회로(24)에 있어서, 상기 (3)의 관계인 R3 < R1 또한 R4 < R2를 만족하도록 저항치가 설정되어 있는 경우, NMOS(31) 및 PMOS(32)에는 각각 제1 전압 검지 회로(23) 내의 NMOS(31) 및 PMOS(32)에 비해 각각 큰 전류가 흐르므로, 이 경우의 제2 전압 검지 회로(24)에 있어서의 LVDD 레벨은 (VTHN+|VTHP|+α+β)로 된다.
상기한 3가지 중 어느 한 경우에도, 제2 전압 검지 회로(24)에 있어서의 검지 레벨은 제1 전압 검지 회로(23)에 있어서의 검지 레벨보다도 커진다. 더구나, 상기한 제1, 제2 전압 검지 회로(23, 24)에 있어서의 전원 전압 VDD의 검지 레벨 VPOWERON, VLVDD는, 전원 전압, 주위 온도, 공정의 변동 등의 영향을 받지 않으므로, 한번, 저항치를 설정하면 2개의 검지 레벨의 대소 관계는 반전하지 않고 항상 일정해진다.
이 결과, 도 1에 나타낸 플래쉬 EEPROM에서는, 기록/소거 동작시의 최악 보증 전압을, 판독 동작시의 최저 보증 전압보다도 항상 높게 설정할 수 있어, 전원 저하에 의한 오기록/오소거를 방지할 수 있다.
또, 도 3에 나타낸 제1, 제2 전압 검지 회로(23, 24)에 있어서, VPOWERON 레벨과 VLVDD 레벨과의 차를 크게 취할 필요가 있는 경우에는, R3 << R1 또는 R4 << R2로 설정하고, MOS 트랜지스터의 도통 저항에 비해 저항 R3, R4의 저항치가 낮게 되도록 설정할 수 있다.
도 4는 도 1 중에 설치된 VPOWERON 레벨 검지용의 제1 전압 검지 회로(23) 및 VLVDD 레벨 검지용의 제2 전압 검지 회로(24) 각각의 다른 회로 구성을 나타내고 있다. 도 4a에 나타낸 제1 전압 검지 회로(23) 및 도 4b에 나타낸 제2 전압 검지 회로(24)가 각각 도 3과 다른 점은, 상기 NMOS(31)를 대신해서 PN 접합 다이오드(36)를 설치하도록 한 것이다. 즉, 이 다이오드(36)의 애노드는 상기 저항 R1 또는 R3의 타단에 접속되고, 캐소드는 접지 전위의 노드에 접속되어 있다.
앞에서의 도 3의 회로에서는, 검지 레벨이 (VTHN+|VTHP|) 또는 (VTHN+|VTHP|+γ: 다만 γ은 α 또는 β 또는 α+β)로 결정되지만, 이 도 4의 것으로는 다이오드 접속된 NMOS(31)를 대신하여 PN 접합 다이오드(36)를 이용하도록 하고 있으므로, (VTHN+|VTHP|)에 상당하는 전압 레벨은 (Vf+|VTHP| : Vf는 PN 접합 다이오드의 순방향 전압)으로 된다.
이 경우에도, 제1, 제2 전압 검지 회로(23, 24)에 있어서의 검지 레벨은 전원 전압, 주위 온도, 공정의 변동 등의 영향을 받지 않고, 한번, 저항치를 설정하면 2개의 검지 레벨의 대소 관계는 반전하지 않는다.
도 5는 도 1 중에 설치된 VPOWERON 레벨 검지용의 제1 전압 검지 회로(23) 및 VLVDD 레벨 검지용의 제2 전압 검지 회로(24) 각각의 또 다른 회로 구성을 나타내고 있다. 상기 도 3에 나타낸 것으로는 제1, 제2 전압 검지 회로(23, 24)에서 각각 1개의 NMOS(31)를 이용하도록 하고 있지만, 도 5a, 도 5b의 것으로는, 상기 저항 R1 또는 R3의 타단과 접지 전위 사이에 2개의 NMOS(31a), NMOS(31b)를 직렬 접속함으로써, 상기 VPOWERON 레벨 및 VLVDD 레벨이 또한 NMOS 1개의 임계치 전압분만큼 높아지도록 한 것이다. 또, 이 예에서는 저항 R1 또는 R3의 타단과 접지 전위 사이에 2개의 NMOS를 직렬 접속하고 있지만, 이것은 2개 이상의 NMOS를 직렬 접속할 수도 있다.
도 6은 도 1 중에 설치된 VPOWERON 레벨 검지용의 제1 전압 검지 회로(23) 및 VLVDD 레벨 검지용의 제2 전압 검지 회로(24) 각각의 다른 회로 구성을 나타내고 있다. 도 6a에 나타낸 제1 전압 검지 회로(23) 및 도 6b에 나타낸 제2 전압 검지 회로(24)가 각각 도 5와 다른 점은, 상기 2개의 NMOS(31a, 31b)를 대신해서 직렬 접속된 2개의 PN 접합 다이오드(36a, 36b)를 설치하도록 한 것이다.
이 경우에는, 상기 도 4의 것에 비해 상기 VPOWERON 레벨 및 VLVDD 레벨이 다이오드 1개의 순방향 전압분만큼 높아진다. 또한, 도 5의 경우와 마찬가지로, 저항 R1 또는 R3의 타단과 접지 전위 사이에 2개 이상의 다이오드를 직렬 접속할 수도 있다.
도 7은 도 1 중에 설치된 VLVDD 레벨 검지용의 제2 전압 검지 회로(24)의 다른 회로 구성을 나타내고 있다. 또, 이 도 7에 나타낸 제2 전압 검지 회로(24)를 사용하는 경우, 제1 전압 검지 회로(23)로서 도 3a에 나타낸 것이 사용된다. 이 도 7의 제2 전압 검지 회로(24)는 도 3a의 제1 전압 검지 회로(23)에 비해, 상기 저항 R1을 대신해서 직렬 접속된 2개의 저항 R11, R12가 이용되고 있는 점과, 상기 PMOS(32)의 게이트가 이 저항 R11, R12의 직렬 접속 노드에 접속되어 있는 점이 다르다. 또, R11, R12의 직렬 저항치는 R1의 저항치와 같다.
이 제2 전압 검지 회로(24)에서는, 전원 전압 VDD와 NMOS(31)의 게이트 전위 VTHN 사이의 전위차(VDD - VTHN)를 2개의 저항 R11, R12로 분할하여 PMOS(32)의 게이트에 제공함으로써, 전원 전압 검지 레벨 VLVDD를, 도 3a의 제1 전압 검지 회로(23)에 있어서의 검지 레벨 VPOWERON에 비해 커지도록 하고 있다. 이 경우의 VLVDD 레벨은 하기의 수학식에서 얻어진다.
[수학식 2]
= VPOWERON + (R1/R11) |VTHP|
도 8은 도 1 중에 설치된 VLVDD 레벨 검지용의 제2 전압 검지 회로(24)의 다른 회로 구성을 나타내고 있다. 또, 이 도 8에 나타낸 제2 전압 검지 회로(24)를 사용하는 경우, 제1 전압 검지 회로(23)로서 도 4a에 나타낸 것이 사용된다. 이 도 8의 제2 전압 검지 회로(24)는 도 4a의 제1 전압 검지 회로(23)에 비해, 상기 저항 R1을 대신해서 직렬 접속된 2개의 저항 R11, R12이 이용되고 있는 점과, 상기 PMOS(32)의 게이트가 이 저항 R11, R12의 직렬 접속 노드에 접속되어 있는 점이 다르다. 또, 이 경우도 R11, R12의 직렬 저항치는 R1의 저항치와 같다.
이 도 8에 나타낸 제2 전압 검지 회로(24)는 도 7의 것과 비해 NMOS(31)가 다이오드(36)로 바뀐것 뿐이므로, 도 7과 마찬가지로 생각할 수 있어, VPOWERON 레벨보다도 높은 VLVDD 레벨을 얻을 수 있다.
또, 상기 도 7 및 도 8에 나타낸 회로를 제2 전압 검지 회로(24)로서 사용하는 경우에 대해 설명하였지만, 이것은 저항 R11과 R12의 저항비를 다르게 함으로써 제1 전압 검지 회로(23)로서도 사용할 수 있다. 이것은, 제2 전압 검지 회로(24)의 검지 레벨을 (VTHN+ |VTHP|) 이상으로 설정하는 요망이 있는 경우에 적합하다.
즉, 도 7 또는 도 8에 도시한 바와 같은 회로를 2회로 설치하고, 한쪽을 VPOWERON 레벨 검지용의 제1 전압 검지 회로로서 이용하고, 다른쪽을 VLVDD 레벨 검지용의 제2 전압 검지 회로로서 이용할 수 있다. 이 경우, VPOWERON 레벨 검지용의 제1 전압 검지 회로에 있어서의 저항 R11과 R12와의 비(R12/R11)의 값이, VLVDD 레벨 검지용의 제2 전압 검지 회로에 있어서의 저항 R11과 R12와의 비(R12/R11)의 값보다도 작아지도록 저항치를 설정함으로써, VPOWERON < VLVDD로 할 수 있다.
이와 같이 한 경우, 제1 전압 검지 회로에 비해 제2 전압 검지 회로에 있어서의 시상수가 짧게 되어, 보다 고속 동작시킬 수 있다.
상기 도 3 내지 도 8에 도시한 각 전압 검지 회로는 어느쪽의 경우에도 VPOWERON 레벨 검지용과 VLVDD 레벨 검지용의 둘로 나누고 있었지만, 이것은 반드시 나눌 필요는 없고, 도 9 및 도 10에 도시한 바와 같이 하나로 통합하는 것도 가능하게 된다.
도 9에 나타낸 전압 검지 회로는, 상기 도 3의 전압 검지 회로에 있어서의 저항 R1 혹은 R2를 대신해서 직렬 접속된 3개의 저항 R21, R22, R22를 설치하고, 상기 검지 신호 SPOWERON 발생용의 PMOS(32), 저항 R2 및 증폭 회로(35)로 이루어지는 회로에 상당하는 것으로서 PMOS(32a), 저항 R2a 및 증폭 회로(35a)로 이루어지는 회로를 설치하고, 상기 검지 신호 SLVDD 발생용의 PMOS(32), 저항 R4 및 증폭 회로(35)로 이루어지는 회로에 상당하는 것으로서 PMOS(32b), 저항 R2b 및 증폭 회로(35b)로 이루어지는 회로를 설치하고, PMOS(32a)의 게이트에는 상기 저항 R22와 R23의 직렬 접속 노드에 있어서의 전압을 공급하고, PMOS(32b)의 게이트에는 상기 저항 R21과 R22의 직렬 접속 노드에 있어서의 전압을 공급하도록 한 것이다.
이와 같은 회로에 있어서도 상호 검지 레벨이 다른 검지 신호 SPOWERON, SLVDD를 발생시킬 수 있다.
도 10에 도시한 전압 검지 회로는, 도9의 전압 검지 회로 내의 NMOS(31)를 대신하여 PN 접합 다이오드(36)를 이용하도록 한 점만이 다르다.
또, 상기 도 9, 도 10의 예에서는, 전원 전압 VDD와 NMOS(31)의 드레인 혹은 다이오드(36)의 애노드 사이에 3개의 저항 R21, R22, R23을 직렬 접속하는 경우에 대해 설명하였지만, 이것은 3개 이상의 저항을 직렬 접속할 수도 있다.
그런데, 상기 실시 형태에서는, 어떤 전원 전압 이하에서는 모든 회로 기능을 정지시키고, 전원 전압이 어느 정도 높을 때에는 기능의 일부를 정지시키고, 또한 전원 전압이 충분히 높을 때에는 모든 기능이 동작 가능해지는 반도체 집적 회로의 예로서 플래쉬 EEPROM을 예를 들었지만, 이것은 전원 전압을 2개의 전압 레벨로 검지함으로써 회로 기능의 제어를 행하는 반도체 집적 회로이면 어떠한 것에서도 적용이 가능한 것은 물론이다.
이상 설명한 바와 같이 본 발명에 의하면, 전원 전압을 2개의 전압 레벨로 검지함으로써 회로 기능의 제어를 행하는 반도체 집적 회로에 있어서, 2개의 전압 레벨의 대소 관계가 동작을 보증하는 전원 전압 레벨에 의해 반전하지 않고, 이것에 의해 오동작의 발생을 방지할 수 있다.

Claims (29)

  1. 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압을 검지하는 제1 전압 검지 회로와, 상기 제2 전압을 검지하는 제2 전압 검지 회로를 구비하고, 상기 제1 및 제2 전압 검지 회로는 각각 MOS 트랜지스터의 임계치 전압의 합의 전압 혹은 MOS 트랜지스터의 전압과 PN 접합 전압과의 합의 전압에 기초하여 전원 전압을 검지하고, 또한 제1 및 제2 전압 검지 회로는 동일한 회로 구성을 가지고 각각 내부의 저항값의 설정에 의해 상호 다른 전압을 검지하도록 구성한 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능인 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단 및 게이트가 상기 제1 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값과 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값이 거의 같게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제3항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자의 값과 거의 같게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  6. 제3항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  7. 제3, 4, 5, 6항 중 어느 한항에 있어서, 상기 제1 및 제2 전압 검지 회로에는 각각, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 및 제2 전압의 검지 신호를 발생하는 증폭 회로가 더 설치되는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 각각 소스, 드레인 사이의 전류 통로의 일단과 게이트가 접속되고, 소스, 드레인 사이의 전류 통로가 상기 제1 저항 소자의 타단과 기준 전위의 노드 사이에 직렬 접속된 2개 이상의 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값과 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값이 거의 같게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  10. 제8항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자의 값과 거의 같게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  11. 제8항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  12. 제8, 9, 10, 11항 중 어느 한항에 있어서, 상기 제1 및 제2 전압 검지 회로에는 각각, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드의 신호를 증폭하여 상기 제1 및 제2 전압의 검지 신호를 발생하는 증폭 회로가 더 설치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  13. 제1항에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제1 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값과 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값이 거의 같게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  15. 제13항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자의 값과 거의 같게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  16. 제13항에 있어서, 상기 제1 전압 검지 회로 내의 제1 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제1 저항 소자보다도 크게 설정되어 있고, 또한 상기 제1 전압 검지 회로 내의 제2 저항 소자의 값이 상기 제2 전압 검지 회로 내의 제2 저항 소자의 값보다도 크게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  17. 제13, 14, 15, 16항 중 어느 한항에 있어서, 상기 제1 및 제2 전압 검지 회로에는 각각, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 및 제2 전압의 검지 신호를 발생하는 증폭 회로가 더 설치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  18. 제1항에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 일단이 상기 제1 저항 소자의 타단에 접속된 제2 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단과 게이트가 접속되고, 소스, 드레인 사이의 전류 통로가 상기 제2 저항 소자의 타단과 기준 전위의 노드 사이에 접속된 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 및 제2 저항 소자의 접속점에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드와의 사이에 접속된 제3 저항 소자를 포함하여 구성되고, 제1, 제2 전압 검지 회로에 있어서의 제1, 제2 저항 소자의 값을 R11, R12로 했을 때에, 제1 전압 검지 회로에 있어서의 R12/R11의 비의 값이 제2 전압 검지 회로에 있어서의 R12/R11의 비의 값에 비해 작게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  19. 제1항에 있어서, 상기 제1 및 제2 전압 검지 회로는 각각, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 일단이 상기 제1 저항 소자의 타단에 접속된 제2 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제2 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 및 제2 저항 소자의 접속점에 접속된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제3 저항 소자를 포함하여 구성되고, 제1, 제2 전압 검지 회로에 있어서의 제1, 제2 저항 소자의 값을 R11, R12로 했을 때에, 제1 전압 검지 회로에 있어서의 R12/R11의 비의 값이 제2 전압 검지 회로에 있어서의 R12/R11의 비의 값에 비해 작게 설정되어 있는 것을 특징으로 하는 반도체 집적 회로.
  20. 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압을 검지하는 제1 전압 검지 회로와, 상기 제2 전압을 검지하는 제2 전압 검지 회로를 구비하고, 상기 제1 및 제2 전압 검지 회로는 각각 MOS 트랜지스터의 임계치 전압의 합의 전압 혹은 MOS 트랜지스터의 임계치 전압과 PN 접합 전압과의 합의 전압에 기초하여 전원 전압을 검지하고, 또한 제1 및 제2 전압 검지 회로는 각각 내부의 저항값의 설정에 의해 상호 다른 전압을 검지하도록 구성한 것을 특징으로 하는 반도체 집적 회로.
  21. 제20항에 있어서, 상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능인 것을 특징으로 하는 반도체 집적 회로.
  22. 제20항 또는 제21항에 있어서, 상기 제1 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단 및 게이트가 상기 제1 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 극성의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2 극성의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되고, 상기 제2 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제3 저항 소자와, 일단이 상기 제3 저항 소자의 타단에 접속된 제4 저항 소자와, 소스, 드레인 사이의 전류 통로의 일단 및 게이트가 상기 제4 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 극성의 제3 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제2 극성의 제4 MOS 트랜지스터와, 상기 제4 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제5 저항 소자를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  23. 제22항에 있어서, 상기 제1 전압 검지 회로에는, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로가 더 설치되고, 상기 제2 전압 검지 회로에는, 상기 제4 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제5 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로가 더 설치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  24. 제20항 또는 제21항에 있어서, 상기 제1 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제1 저항 소자와, 애노드, 캐소드사이의 전류 통로의 일단이 상기 제1 저항 소자의 타단에 접속되고, 전류 통로의 타단이 기준 전위의 노드에 접속된 제1 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제1 저항 소자의 타단에 접속된 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제2 저항 소자를 포함하여 구성되며, 상기 제2 전압 검지 회로는, 일단이 전원 전압의 공급 노드에 접속된 제3 저항 소자와, 일단이 상기 제3 저항 소자의 타단에 접속된 제4 저항 소자와, 애노드, 캐소드사이의 전류 통로의 일단이 상기 제4 저항 소자의 타단에 접속되며, 전류 통로의 타단이 기준 전위의 노드에 접속된 제2 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 제3 저항 소자의 타단에 접속되고, 상기 제1 MOS 트랜지스터와 동일 채널형의 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단과 기준 전위의 노드 사이에 접속된 제5 저항 소자를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  25. 제24항에 있어서, 상기 제1 전압 검지 회로에는, 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제2 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로가 더 설치되고, 상기 제2 전압 검지 회로에는, 상기 제4 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 일단과 상기 제5 저항 소자와의 접속 노드에 있어서의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로가 더 설치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  26. 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키고, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압과 제2 전압을 검지하는 전압 검지 회로를 구비하고, 상기 전압 검지 회로는, 전원 전압의 공급 노드와 제1 노드 사이에 직렬 접속된 적어도 3개의 제1 저항 소자와, 소스, 드레인 사이의 전류 통로가 상기 제1 노드와 기준 전위의 노드와의 사이에 접속되며, 게이트가 상기 제1 노드에 접속된 제1 채널형의 제1 MOS 트랜지스터와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 제1 노드에 가까운 측의 제1 직렬 접속 노드에 접속된 제2 채널형의 제2 MOS 트랜지스터와, 일단이 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되고, 타단이 기준 전위의 노드에 접속된 제2 저항 소자와, 상기 제2 저항 소자의 일단의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되고, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 전원 전압의 공급 노드에 가까운 측의 직렬 접속 노드로서 상기 제1 직렬 접속 노드와는 다른 제2 직렬 접속 노드에 접속된 제2 채널형의 제3 MOS 트랜지스터와, 일단이 상기 제3 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되며, 타단이 기준 전위의 노드에 접속된 제3 저항 소자와, 상기 제3 저항 소자의 일단의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로를 갖는 것을 특징으로 하는 반도체 집적 회로.
  27. 외부로부터 제공되는 전원 전압의 값이 제1 전압 이하일 때에는 모든 기능을 정지시키어, 전원 전압의 값이 제1 전압을 초과하고 또한 제1 전압보다도 높은 제2 전압 이하일 때에는 기능의 일부를 정지시키도록 한 반도체 집적 회로에 있어서, 상기 제1 전압과 제2 전압을 검지하는 전압 검지 회로를 구비하며, 상기 전압 검지 회로는, 전원 전압의 공급 노드와 제1 노드 사이에 직렬 접속된 적어도 3개의 제1 저항 소자와, 애노드, 캐소드 사이의 전류 통로의 일단이 상기 제공의 노드에 접속되며, 전류 통로의 타단이 기준 전위의 노드에 접속된 PN 접합 소자와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 제1 노드에 가까운 측의 제1 직렬 접속 노드에 접속된 제1 MOS 트랜지스터와, 일단이 상기 제1 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되고, 타단이 기준 전위의 노드에 접속되는 제2 저항 소자와, 상기 제2 저항 소자의 일단의 신호를 증폭하여 상기 제1 전압의 검지 신호를 발생하는 제1 증폭 회로와, 소스, 드레인 사이의 전류 통로의 일단이 전원 전압의 공급 노드에 접속되며, 게이트가 상기 적어도 3개의 제1 저항 소자의 직렬 접속 노드 중 상기 전원 전압의 공급 노드에 가까운 측의 직렬 접속 노드로서 상기 제1 직렬 접속 노드와는 다른 제2 직렬 접속 노드에 접속되고, 상기 제1 MOS 트랜지스터와 동일 채널형의 제2 MOS 트랜지스터와, 일단이 상기 제2 MOS 트랜지스터의 소스, 드레인 사이의 전류 통로의 타단에 접속되고, 타단이 기준 전위의 노드에 접속된 제3 저항 소자와, 상기 제3 저항 소자의 일단의 신호를 증폭하여 상기 제2 전압의 검지 신호를 발생하는 제2 증폭 회로를 갖는 것을 특징으로 하는 반도체 집적 회로.
  28. 제26항에 있어서,상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능인 것을 특징으로 하는 반도체 집적 회로.
  29. 제27항에 있어서, 상기 반도체 집적 회로가 플래쉬 EEPROM이고, 상기 제2 전압 이하에서 정지하는 기능이 메모리셀에 대한 데이타의 기록 기능 및 메모리셀의 데이타 소거 기능인 것을 특징으로 하는 반도체 집적 회로.
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