JP5085744B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリに関するものである。

近年、携帯電話等のモバイル機器が普及していくにつれ、それらに使用されるメモリに対しては低電圧化が要求されている。これらモバイル機器のメモリにはＮＡＮＤ型フラッシュメモリが広く使用されており、このＮＡＮＤ型フラッシュメモリの低電圧動作マージンを大きくすることは極めて重要である。

特開２００２−２９６３０６号公報

電源遮断による誤書き込みを抑制し、信頼性の高い半導体記憶装置を提供する。

一実施態様の半導体記憶装置は、ワード線及びビット線に接続された複数のメモリセルを有するメモリセルアレイと、外部から供給される外部電源が第１所定電圧以上であるか否かを検知し、第１検知信号を出力する低速検知回路と、前記外部電源が前記第１所定電圧以上であるか否かを前記低速検知回路より速く検知し、第２検知信号を出力する高速検知回路と、前記メモリセルに接続されたワード線に書き込み電圧を印加する書き込み動作では前記高速検知回路から出力される前記第２検知信号を出力し、前記書き込み動作以外の動作では前記低速検知回路から出力される前記第１検知信号を出力する切替回路と、前記切替回路から出力される前記第２検知信号に応じて、前記書き込み動作を終了させるリカバリ制御回路とを具備することを特徴とする。

第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第１実施形態におけるプレーンの構成を示す図である。 第１実施形態におけるプレーンの構成を示す図である。 第１実施形態におけるプレーン内のブロックの構成を示す図である。 第１実施形態におけるブロック内のＮＡＮＤストリングの構成を示す図である。 第１実施形態におけるＮＡＮＤストリングの構成を示す図である。 第１実施形態における書き込み電圧発生回路の構成を示す回路図である。 第１実施形態におけるＣＧドライバの構成を示す回路図である。 ＮＡＮＤ型フラッシュメモリにおけるプログラム動作を示す図である。 ＮＡＮＤ型フラッシュメモリにおけるプログラムベリファイ動作を示す図である。 第１実施形態における外部電源の検知回路例を示す図である。 第１実施形態における外部電源の検知電圧の例を示す図である。 第１実施形態におけるリカバリ電圧検知回路の回路図である。 第１実施形態における外部電源遮断時のリカバリ動作時間を示す図である。 第２実施形態における電源検知回路とワード線リカバリ制御回路を含むブロック図である。 第２実施形態における書き込み電圧発生回路の回路図である。 第３実施形態におけるＣＧドライバの回路図である。 第４実施形態における電源検知回路とワード線リカバリ制御回路を含むブロック図である。

以下、図面を参照して実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

以下に、ＮＡＮＤ型フラッシュメモリの回路構成について説明し、次にＮＡＮＤ型フラッシュメモリの基本動作の１つである書き込み（プログラム／プログラムベリファイ）動作(ここでは２値の動作)を説明し、その後、プログラム動作中の電源遮断時の問題点とその解決策を説明する。

［１］回路構成
まず、ＮＡＮＤ型フラッシュメモリの構成について説明する。

図１は、ＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリ（以下、フラッシュメモリと記す）は、複数のプレーン（District）Ｐ０，Ｐ１、電源検知回路１１、内部電源発生回路１２、書き込み電圧発生回路１３、論理回路１４、コントロールゲートドライバ（以下、ＣＧドライバと記す）１５、アドレスドライバ１６、及びスイッチ回路ＳＷ０，ＳＷ１を備える。

電源検知回路１１は、外部から供給される電源（外部電源）ＶEXTの電圧を検知し、その検知結果に応じたフラグ信号ＦＬＧを、書き込み電圧発生回路１３、論理回路１４、ＣＧドライバ１５、アドレスドライバ１６にそれぞれ出力する。

内部電源発生回路１２は、電源ＶEXTを受け取り、電源ＶEXTから内部電源電圧ＶDDを発生する。書き込み電圧発生回路１３は、プログラム動作が開始されると、書き込み電圧ＶPGMと電圧ＶPGMHを発生する。書き込み電圧ＶPGM及び電圧ＶPGMHは、ＣＧドライバ１５に出力される。書き込み電圧ＶPGMは、プログラム動作時に選択ワード線ＷＬに印加する電圧である。電圧ＶPGMHは、書き込み電圧ＶPGMをｎＭＯＳトランジスタで完全に転送することが可能な電圧であり、書き込み電圧ＶPGMよりｎＭＯＳトランジスタのしきい値分高い電圧である。

論理回路１４には、外部よりアドレス信号ＡＤＤ、各種の制御信号ＣＴＬ、データ(I/0)等が入力される。論理回路１４は、アナログ回路の動作や制御信号ＣＴＬ０及びブロックアドレスＡＤＤ０などの出力を制御する。

ＣＧドライバ１５は、論理回路１４からの制御信号ＣＴＬ０によりコントロールゲート線ＣＧ＜０：ｎ＞を選択し、駆動する。アドレスドライバ１６は、論理回路１４からのブロックアドレスＡＤＤ０に基づいてプレーン内のブロックデコーダを選択し、駆動する。スイッチ回路ＳＷ０，ＳＷ１は、プレーンＰ０，Ｐ１をそれぞれ選択する。

また、プレーンＰ０にはブロックデコーダ１７０が配置され、プレーンＰ１にはブロックデコーダ１７１が配置されている。ブロックデコーダ１７０はプレーンＰ０内のブロックを選択し、ブロックデコーダ１７１はプレーンＰ１内のブロックを選択する。

図２及び図３は、フラッシュメモリにおけるプレーンの構成を示す図である。ここでは、プレーンＰ０の構成を示すが、プレーンＰ１の構成も同様である。

図２に示すように、プレーンＰ０は複数のブロックＢ０，Ｂ１，Ｂ２，…，Ｂ(ｍ−１)，Ｂｍを有する。なお、ｍは１以上の自然数を示す。これら複数のブロックには、複数のブロックデコーダ１７０が配置されている。すなわち、図３に示すように、ブロックＢ０，Ｂ１，…，Ｂ(ｍ−１)，Ｂｍには、対応するブロックデコーダ１７０−０，１７０−１，…，１７０−(ｍ−１)，１７０−ｍがそれぞれ位置されている。

ブロックデコーダ１７０−０〜１７０−ｍは、デコーダＤＥ０〜ＤＥｍをそれぞれ有する。ブロックデコーダ１７０−０〜１７０−ｍの各々は、転送トランジスタＴＲ０〜ＴＲｎを有する。ＣＧドライバ１５に接続されたコントロールゲート線ＣＧＩ０＜０＞〜ＣＧＩ０＜ｎ＞は、転送トランジスタＴＲ０〜ＴＲｎを介してワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。

あるブロックのメモリセルにアクセスする場合、ブロックデコーダはブロックアドレスＡＤＤ０に基づいて、ブロックデコーダに対応するブロックを選択する。そして、デコーダは、転送トランジスタＴＲ０〜ＴＲｎのゲートに接続された転送ノードＴＲＮを“Ｈ”にして、転送トランジスタをオンにする。これにより、コントロールゲート線ＣＧＩ０＜０＞〜ＣＧＩ０＜ｎ＞の電圧を、ワード線ＷＬ０〜ＷＬｎにそれぞれ転送する。このようにして、メモリセルのワード線が選択される。

図４は、プレーン内のブロックの構成を示す図である。

図示するように、ブロックはＮＡＮＤストリングＮＳがページ長分、配列されて構成される。ＮＡＮＤストリングＮＳの一端には、ビット線ＢＬｅ，ＢＬｏがそれぞれ交互に接続される。ビット線の偶数番目をＢＬｅで表し、ビット線の奇数番目をＢＬｏで表す。ビット線ＢＬｏ，ＢＬｅには、センスアンプ（Ｓ／Ａ）１８が接続されている。１対のビット線ＢＬｅとビット線ＢＬｏは、１つのセンスアンプ１８を共有している。ＮＡＮＤストリングＮＳの他端にはソース線ＳＬが接続されている。

図５は、ブロック内のＮＡＮＤストリングの構成を示す図である。

図示するように、ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ０〜ＭＣ３１と選択ゲートトランジスタＴＳＧＤ，ＴＳＧＳを有する。選択ゲートトランジスタＴＳＧＤ，ＴＳＧＳは、フローティングゲートを持たず、スイッチ機能を有するｎＭＯＳトランジスタである。

複数のメモリセルＭＣ０〜ＭＣ３１は、各々のソース及びドレインが直列に接続されている。直列接続された複数のメモリセルの一端（メモリセルＭＣ３１）には、選択ゲートトランジスタＴＳＧＤの電流通路の一端が接続される。選択ゲートトランジスタＴＳＧＤの電流通路の他端には、ビット線ＢＬ（ＢＬｅまたはＢＬｏ）が接続される。

一方、直列接続された複数のメモリセルの他端（メモリセルＭＣ０）には、選択ゲートトランジスタＴＳＧＳの電流通路の一端が接続される。選択ゲートトランジスタＴＳＧＳの電流通路の他端には、ソース線ＳＬが接続される。

また、メモリセルＭＣ０〜ＭＣ３１のゲートには、図４及び図５に示すように、ワード線ＷＬ０〜ＷＬ３１がそれぞれ接続される。選択ゲートトランジスタＴＳＧＤのゲートには選択ゲート線ＳＧＤが接続され、選択ゲートトランジスタＴＳＧＳのゲートには選択ゲート線ＳＧＳが接続されている。

図６（ａ）はＮＡＮＤストリング内のメモリセルの断面構造を示し、図６（ｂ）はメモリセルの回路シンボルを、図６（ｃ）はメモリセルの閾値分布を示す。

図６（ａ）に示すように、フラッシュメモリにおける１つのメモリセルは、フローティングゲート２１とコントロールゲート２２を有するトランジスタ（セルトランジスタ）からなる。

半導体基板２０には、ソース２０Ｓとドレイン２０Ｄが形成されている。ソース２０Ｓとドレイン２０Ｄ間の半導体基板（チャネル）上には、トンネル絶縁膜２３を介してフローティングゲート２１が配置されている。フローティングゲート２１上には、ゲート間絶縁膜２４を介してコントロールゲート２２が配置されている。

電気的に絶縁されたフローティングゲート２１に電子を“注入あるいは放出”することにより、図６（ｃ）に示すように、セルトランジスタに２つの閾値分布を持たせる。これら２つの閾値分布にそれぞれデータ“０”とデータ“１”を割り付けることで、セルトランジスタにデータを記憶させる。なおここでは、セルトランジスタが２値を記憶する場合を示すが、多値を記憶する場合にも本実施形態は適用可能である。

次に、図１に示したフラッシュメモリにおける書き込み電圧発生回路１３及びＣＧドライバ１５について詳述する。

図７は、書き込み電圧発生回路の構成を示す回路図である。

図示するように、書き込み電圧発生回路１３は、昇圧回路３１、レベルシフタ３２、比較回路ＣＰ１、抵抗Ｒｓ，Ｒ１，Ｒ２、インバータＩＶ１、ｎＭＯＳトランジスタＮＴ１，ＮＴ２を有する。比較回路ＣＰ１、抵抗Ｒｓ，Ｒ１，Ｒ２、及びｎＭＯＳトランジスタＮＴ１は、リミッタ回路を構成する。昇圧回路３１には、信号ＶENB、フィードバック信号ＦＢ、及びクロックＣＬＫが入力される。なおここでは、電圧ＶPGMHを発生する回路は省略する。

書き込みコマンドが入力される前では、論理回路１４から出力される信号ＶENBは“Ｌ”であり、昇圧回路３１がディセーブル状態になり、ｎＭＯＳトランジスタＮＴ２がオン状態となる。これにより、書き込み電圧ＶPGMが供給される電圧供給線ＰＧは、内部電圧ＶDDにリセットされている。ここで、リセット時に、ｎＭＯＳトランジスタＮＴ２により内部電圧ＶDDを電圧供給線ＰＧに完全に転送するためにレベルシフタ３２が使用されている。

次に、書き込みコマンドが入力されると、信号ＶNEBは“Ｈ”となり、オッシレータ（図示しない）からクロックＣＬＫが供給される。また、信号ＶENB（＝“Ｈ”）を受けてｎＭＯＳトランジスタＮＴ１がオンし、リミッタ回路が動作を開始する。リミッタ回路の比較回路ＣＰ１には、モニタ電圧ＭＯＮ１、参照電圧ＶREF、及び信号ＶENBが入力される。リミッタ回路は、電圧ＶPGMを抵抗Ｒｓ，Ｒ１とＲ２で分圧した電圧と参照電圧ＶREFとを比較することにより、昇圧回路３１に信号ＦＢをフィードバックする。このとき、書き込み電圧ＶPGMが設定値に到達していない時は、ＦＢ＝“Ｈ”となって昇圧回路３１を動作させる。電圧ＶPGMが設定値に到達すると、ＦＢ＝“Ｌ”となり昇圧回路３１が停止する。これにより、昇圧回路３１から出力される書き込み電圧VPGMを設定値に制御(昇圧)する。

図８は、図１中のＣＧドライバの構成を示す回路図である。

図示するように、ＣＧドライバ１５は、スイッチ回路ＳＷ２、及びｎＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４，ＮＴ１５，ＮＴ１６を有する。

ＣＧドライバ１５は、各種電圧のマルチプレクサとなっており、論理回路１４から入力されるイネーブル信号ENB_PROによりコントロールゲート線ＣＧにどの電圧を転送するかを決定する。例えば、プログラム動作では、イネーブル信号ENB_PROが“Ｈ”となり、スイッチ回路ＳＷ２によってｎＭＯＳトランジスタＮＴ１１がオン状態となる。これにより、書き込み電圧ＶPGMがコントロールゲート線ＣＧに転送される。

このようにして決定されたコントロールゲート線ＣＧの電圧は、デコードによりスイッチ回路ＳＷ０，ＳＷ１によって決められたプレーンに入力され、その後、図３に示すように、選択されたブロックデコーダにコントロールゲート線ＣＧＩ０＜０：ｎ＞によって入力される。こうして、コントロールゲート線の電圧は、ワード線ＷＬ＜０：ｎ＞に転送されてセルトランジスタが選択される。

また、コントロールゲート線ＣＧに供給された電圧は、必要に応じて放電制御信号ＤＩＳ１あるいはＤＩＳ２により０Ｖあるいは電圧ＶDDにそれぞれ放電される。

［２］プログラム／プログラムベリファイの基本動作
次に、ＮＡＮＤ型フラッシュメモリにおけるプログラム／プログラムベリファイの基本動作を説明する。ここでは、ページ内の偶数番目のビット線ＢＬｅに接続されたメモリセル（以下、偶数ページと記す）にプログラムする場合を想定して説明する。

図９（ａ）及び図９（ｂ）は、ＮＡＮＤ型フラッシュメモリにおけるプログラム動作を示す図である。

選択セルに“０”データを書き込む場合は以下の通りである。図９（ａ）に示すように、選択ゲートトランジスタＴＳＧＤのゲートを電圧ＶSGとし、選択ゲートトランジスタＴＳＧＳのゲートを０Ｖとし、ビット線ＢＬｅから０Ｖを印加する。この状態で、非選択セルのゲートを電圧ＶPASSとし、選択セルのゲートを電圧ＶPGMにする。

これにより、ＮＡＮＤストリングのチャネル電圧(＝０Ｖ)と選択セルのゲート電圧との電位差を大きくすることにより、電子(e-)を選択セルのフローティングゲート２１に注入する。この電子の注入は、ＦＮトンネル電流により行われる。フローティングゲート２１に電子を注入することにより、選択セルは図６（ｃ）に示した“０”データの閾値分布となる。

次に、選択セルに“１”データを書き込む場合は以下の通りである。図９（ｂ）に示すように、選択ゲートトランジスタＴＳＧＤのゲートを電圧ＶSGとし、選択ゲートトランジスタＴＳＧＳのゲートを０Ｖとし、ビット線ＢＬｅから電圧ＶDDを印加する。ここでの電圧ＶSGは、電圧ＶDDを転送できる電圧レベルである。ここでは、ＶSG＝ＶDD＋Ｖthであり、Ｖthは選択ゲートトランジスタＴＳＧＤの閾値とする。

このとき、ＮＡＮＤストリングのチャネルは、電圧ＶDDを転送した状態でフローティング状態になる。これは、ビット線ＢＬｅ側の選択ゲートトランジスタＴＳＧＤにかかるゲート−ソース間の電圧がちょうど閾値電圧Ｖthになるためである。この状態で非選択セルのゲートを電圧ＶPASSにし、選択セルのゲートを電圧ＶPGMにすると、ＮＡＮＤストリングのチャネルは選択セルとのカップリングにより上昇する。この上昇した電位をＶinhibitとする。

このとき、選択セルのゲートとＮＡＮＤストリングのチャネルとの間にかかる電圧の差は小さいため、フローティングゲート２１への電子の注入は行われない。この電子の注入が行われない状態は、図６（ｃ）に示した“１”データの閾値分布となる。また、偶数番目のビット線ＢＬｅでプログラムする際、奇数番目のビット線ＢＬoに接続されたセルは非選択となるため、図９（ｂ）に示したプログラム動作(“１”データ書き込み)と同様の動作となる。

以上のようなプログラム動作を行った後、所望のデータが書き込まれたかを確認するためにプログラムベリファイ動作を行う。図１０（ｂ）、図１０（ｃ）及び図１０（ｄ）は、ＮＡＮＤ型フラッシュメモリにおけるプログラムベリファイ動作を示す図である。

図１０（ａ）のような閾値分布のデータがプログラムされている場合を考える。選択セルに対して前述したように、“０”、“１”のデータを書き込んだ後、選択セルのワード線ＷＬを電圧ＶSENとし、ビット線ＢＬｅを電圧ＶDD（初期充電レベル）にする。また、非選択ページ側のビット線ＢＬｏは０Ｖに固定する。

さらに、非選択セルのゲートを電圧ＶREADとし、選択ゲートトランジスタＴＳＧＤ，ＴＳＧＳのゲートを電圧ＶSGとする。ここで、電圧ＶREADは、図１０（ａ）に示ように、“０”データの閾値分布の中で最も高い電圧レベルよりも高い電圧レベルである。このため、電圧ＶREADがゲートに印加されるセルは、データ“０”、“１”によらず電流を流すことができる。

その後、ビット線ＢＬｅをフローティングにして、図１０（ｂ）及び図１０（ｃ）に示ように、ビット線ＢＬｅの初期充電レベルが放電されるか保持されるかによって、所望のデータがプログラムされたかどうかを確認する。このとき、ビット線ＢＬｅはフローティングとなるため、ノイズの影響による誤センスが発生しやすい。この誤センスを防ぐために、図１０（ｄ）に示ように、ビット線ＢＬｅの両隣のビット線ＢＬｏを０Ｖに固定して、ビット線ＢＬｅをシールドしながらセンスする。

［３］プログラム動作時の電源遮断とその問題点
ここで、プログラム動作時における電源ＶEXTの遮断の動作を考える。

まず、アドレスＡＤＤ０に応じて、プログラム対象のブロックをブロックデコーダ１７０により選択する。選択されたブロックデコーダ内の転送ノードＴＲＮは昇圧されて、コントロールゲート線ＣＧＩ０とワード線ＷＬを接続する。

プログラム動作時は選択セルのゲートには書き込み電圧ＶPGMが印加され、ワード線ＷＬを同じとするセル(非選択セル)にも同様に書き込み電圧ＶPGMが印加される。但し、非選択ＮＡＮＤストリングのチャネルはブースト(フローティングノードがカップリングにより電位上昇)されるため、ゲート−チャネル間の電位差は大きくならず書き込みは行われない。

例えば、偶数番目のビット線ＢＬｅに接続されたセル（偶数ページ）には既にデータが書き込まれている状態で、次に奇数番目のビット線ＢＬｏに接続されたセル（以下、奇数ページと記す）にデータを書き込む際、奇数ページの選択セルのゲートには書き込み電圧ＶPGMが印加される。このとき、偶数ページは非選択のため、チャネルはブーストされ、本来書き込みは行われない。

しかし、選択セルのゲートに書き込み電圧ＶPGMが印加されている状態で電源ＶEXTの遮断が起こると、問題が生じる可能性がある。例えば、偶数ページのプログラムは終了している状態で、次に奇数ページをプログラムする際、選択セルに電圧ＶPGMが印加されているときに電源ＶEXTの遮断が生じると、コントロールゲート線ＣＧからワード線ＷＬを０Ｖに放電するよりも先に、ブロックデコーダ内の転送ノードＴＲＮの電荷が抜けてしまう。すると、ワード線ＷＬがフローティング状態となり、ワード線ＷＬには書き込み電圧ＶPGMが残ってしまう。

このとき、ゲートに電圧ＶPGMが印加されている非書き込みセル(この場合、偶数ページか、奇数ページの“１”書き込みセル)のゲートにも電圧ＶPGMの電荷が残る。この状態で放置されると、ブーストされているチャネルの電位がリークで抜けて行き、ゲート−チャネル間の電位差が大きくなる。これにより、非選択セル及び選択“１”書き込みセルに対して誤書き込みが行われる可能性がある。特に問題となるのが、非選択セルの誤書き込みである。

従って、上記のような誤書き込みを防止するため、電源ＶEXTが低くなることを検知してプログラム動作を終了させる必要がある。ここで、図１１に電源ＶEXTの検知回路例を、図１２に検知電圧の例を示す。

まず、動作を保証する最も低い電源ＶEXTレベルが仕様によって決まっており、図１２に示すように、この電圧レベルを電圧Ｖminとする。電源ＶEXTを投入してから電圧Ｖminを越えると、ＲＯＭフューズあるいはメタルフューズを持っているフラッシュメモリではそのフューズ情報の取り込みを行い、周辺回路のレジスタ（例えば、論理回路１４内のレジスタ）にフューズ情報をラッチする。フューズ情報のラッチが正常に終了した後、フラッシュメモリはスタンバイ状態になる。

次に、電源ＶEXTが降下するときの動作(パワーオフ)を考える。このとき、フラッシュメモリが電源オフを検出する電圧レベルをオフ電圧Ｖoffとする。電源ＶEXTがオフ電圧Ｖoffよりも低くなると、フラッシュメモリはリセットされる。これにより、フラッシュメモリ内部のレジスタ情報は初期化されて、全ての論理制御信号がリセットされる。

フラッシュメモリが低電圧仕様になるほど、電圧Ｖminの電圧レベルは低くなり、オフ電圧Ｖoffもそれに合わせて下がる。例えば、Ｖmin＝１．５０Ｖ、Ｖoff＝１．４０Ｖなどである。

ここで、電源ＶEXTの遮断による誤書き込みを防止するために、リカバリ動作を電圧Ｖminとオフ電圧Ｖoffの中間の電圧で行うとすると、リカバリ動作を開始するリカバリ電圧Ｖrcvが例えば１．４５Ｖとなる。電源ＶEXTがリカバリ電圧Ｖrcvより低くなると、フラッシュメモリはプログラム動作中でもリカバリモードになり、プログラム動作を終了させる。ここで、リカバリ動作とは、電源ＶEXTがリカバリ電圧Ｖrcvより低くなった場合に、通常にプログラム動作が終了する際に実行される処理と同様の順序でプログラムを終了させる動作である。

しかし、リカバリ動作中であっても、電源ＶEXTがオフ電圧Ｖoffより低くなると、フラッシュメモリは初期化されて論理制御信号はリセットされてしまう。従って、正常にリカバリ動作を終了させるためには、電源ＶEXTが電圧Ｖrcvから電圧Ｖoffに下がるまでの間にリカバリ動作を終了させる必要がある。低電圧仕様のメモリほど、リカバリ電圧Ｖrcvと電圧Ｖoff間の電位差は小さくなり、電源ＶEXTの遮断に対するリカバリ動作マージンは減少する。

また、図１１に示した外部電源ＶEXTを検知する回路はスタンバイ状態であっても常時動作している必要があるため、通常は検知回路の電流を大幅に小さくしており検知速度が遅い。従って、電源ＶEXTがリカバリ電圧Ｖrcvより低くなったのを検出するのに時間がかかり、リカバリ動作中にさらに電源ＶEXTがオフ電圧Ｖoffより低くなってしまうことにより、正常にリカバリ動作が実行できなくなることも考えられる。

［４］第１実施形態における解決策
前述したように、電源遮断時の問題の一つとして、電源ＶEXTの電圧レベルを検知する回路の応答スピードが遅いことが挙げられる。これは以下の理由による。電源ＶEXTの検知回路は、フラッシュメモリがアクティブ／スタンバイ状態によらず、常に動作させておく必要があり、検知回路の消費電流を低減するために検知回路の電流を大幅に小さくしているためである。

図１１に示した電源検知回路では、抵抗Ｒ３とＲ４の抵抗比を検知したい電圧に設定し、抵抗Ｒ３とＲ４間のノードのモニタ電圧ＭＯＮ２と参照電圧ＶREFとが比較回路ＣＰ２により比較される。そして、比較結果としてフラグ信号ＦＬＧが出力される。

比較回路ＣＰ２は、モニタ電圧ＭＯＮ２が参照電圧ＶREF以上であれば、フラグ信号ＦＬＧとして“Ｈ”を出力する。一方、モニタ電圧ＭＯＮＳが参照電圧ＶREFより低ければ、フラグ信号ＦＬＧとして“Ｌ”を出力する。このとき、抵抗Ｒ３，Ｒ４を流れる電流や、比較回路ＣＰ２の電流は常に流れるため、スタンバイ電流が増加する。そこで、消費電流を低減するためにこれらの電流を小さくしているが、このために電源検知回路の応答スピードが遅くなる。

第１実施形態では、誤書き込みの恐れのあるプログラム動作時の電源遮断に対する対応手段として、プログラム動作時のみ電源検知回路の動作を高速化する。

図１３に、第１実施形態におけるリカバリ電圧検知回路の回路図を示す。

図示するように、リカバリ電圧検知回路は、電源ＶEXTを通常の速度で検知する低速検知回路４１と、電源ＶEXTを高速に検知する高速検知回路４２とを有する。

低速検知回路４１は、抵抗Ｒ５，Ｒ６、比較回路ＣＰＳ、及び論理積回路ＡＤＳを含む。低速検知回路４１は、スタンバイ状態及びアクティブ状態のいずれの状態でも常時動作している回路であり、プログラム動作以外の動作時に、電源ＶEXTがリカバリ電圧（第１所定電圧）Ｖrcv以上であるか否か、言い換えると、電源ＶEXTがリカバリ電圧Ｖrcvより低いか否かを検知する。

高速検知回路４２は、抵抗Ｒ７，Ｒ８、ｎＭＯＳトランジスタＮＴ１７、比較回路ＣＰＦ、及び論理積回路ＡＤＦを含む。高速検知回路４２は、プログラム動作時(イネーブル信号ＥＮＢが“Ｈ”のとき)のみ、電源ＶEXTがリカバリ電圧Ｖrcv（第１所定電圧）以上であるか否か、言い換えると、電源ＶEXTがリカバリ電圧Ｖrcvより低いか否かを、低速検知回路４１よりも高速に検知する。ここで、イネーブル信号ＥＮＢは、フラッシュメモリがプログラム動作（プログラムベリファイを含まない）中に“Ｈ”となり、プログラム動作以外の動作時に“Ｌ”となる論理信号である。ディセーブル信号ＥＮＢｎは、イネーブル信号ＥＮＢの反転信号である。

プログラム動作時のリカバリ電圧検知回路の動作は以下のようになる。

プログラム動作時に、イネーブル信号ＥＮＢが“Ｈ”となり、ディセーブル信号ＥＮＢｎが“Ｌ”となる。これにより、論理積回路ＡＤＳはディセーブル状態となり、論理積回路ＡＤＦはイネーブル状態となる。論理積回路ＡＤＳ，ＡＤＦの出力は論理和回路ＯＲ１に入力され、論理和回路ＯＲ１は論理積回路ＡＤＦの出力を、遅延回路ＤＥＬ１を介してフラグ信号ＦＬＧとして出力する。すなわち、フラグ信号ＦＬＧには、高速検知回路４２の検知結果が出力される。

詳述すると、高速検知回路４２では、イネーブル信号ＥＮＢとして“Ｈ”がｎＭＯＳトランジスタＮＴ１７のゲート、比較回路ＣＰＦ、及び論理積回路ＡＤＦにそれぞれ入力され、これらの回路がオン状態あるいはイネーブル状態となる。

抵抗Ｒ７とＲ８間のノードのモニタ電圧ＭＯＮＦと参照電圧ＶREFとが比較回路ＣＰＦにより比較され、比較結果としてフラグ信号ＦＬＧＦが出力される。論理積回路ＡＤＦにはイネーブル信号ＥＮＢとして“Ｈ”が入力されているため、論理積回路ＡＤＦからフラグ信号ＦＬＧＦが論理和回路ＯＲ１に出力される。

低速検知回路４１では、ディセーブル信号ＥＮＢｎとして“Ｌ”が論理積回路ＡＤＳに入力され、論理積回路ＡＤＳからは常時“Ｌ”が論理和回路ＯＲ１に出力される。

論理和回路ＯＲ１は、フラグ信号ＦＬＧＦを遅延回路ＤＥＬ１に出力する。フラグ信号ＦＬＧＦは、遅延回路ＤＥＬ１を介してフラグ信号ＦＬＧとして出力される。すなわち、高速検知回路４２の検知結果であるフラグ信号ＦＬＧＦがリカバリ電圧検知回路から出力される。

プログラム動作以外の動作時のリカバリ電圧検知回路の動作は以下のようになる。

プログラム動作以外の動作時には、イネーブル信号ＥＮＢが“Ｌ”となり、ディセーブル信号ＥＮＢｎが“Ｈ”となる。これにより、論理積回路ＡＤＳがイネーブル状態となり、論理積回路ＡＤＦがディセーブル状態となる。論理和回路ＯＲ１は、フラグ信号ＦＬＧＳを遅延回路ＤＥＬ１に出力する。フラグ信号ＦＬＧＳは、遅延回路ＤＥＬ１を介してフラグ信号ＦＬＧとして出力される。すなわち、低速検知回路４１の検知結果であるフラグ信号ＦＬＧＳがリカバリ電圧検知回路から出力される。

詳述すると、低速検知回路４１では、ディセーブル信号ＥＮＢｎとして“Ｈ”が論理積回路ＡＤＳに入力され、論理積回路ＡＤＳがイネーブル状態となる。

抵抗Ｒ５とＲ６間のノードのモニタ電圧ＭＯＮＳと参照電圧ＶREFとが比較回路ＣＰＳにより比較され、比較結果としてフラグ信号ＦＬＧＳが出力される。論理積回路ＡＤＳには信号ＥＮＢｎとして“Ｈ”が入力されているため、論理積回路ＡＤＳからフラグ信号ＦＬＧＳが論理和回路ＯＲ１に出力される。

高速検知回路４２では、イネーブル信号ＥＮＢとして“Ｌ”がｎＭＯＳトランジスタＮＴ１７のゲート、比較回路ＣＰＦ、及び論理積回路ＡＤＦにそれぞれ入力され、これらの回路がオフ状態あるいはディセーブル状態となる。このため、論理積回路ＡＤＦからは常時“Ｌ”が論理和回路ＯＲ１に出力される。

論理和回路ＯＲ１は、フラグ信号ＦＬＧＳを遅延回路ＤＥＬ１に出力する。フラグ信号ＦＬＧＳは、遅延回路ＤＥＬ１を介してフラグ信号ＦＬＧとして出力される。すなわち、低速検知回路４１の検知結果であるフラグ信号ＦＬＧＳがリカバリ電圧検知回路から出力される。

なお、イネーブル信号ＥＮＢが“Ｌ”の間は、高速検知回路４２は動作しないため、プログラム動作以外の動作時に消費される電流は増加しない。また、遅延回路ＤＥＬ１は、論理積回路ＡＤＳ，ＡＤＦが切り替わる際の電源ノイズ（グリッジ）の除去や、高速検知回路４２が動作している間の検知感度が上がることに対する電源ノイズのフィルタとして動作する。

このように、第１実施形態では、高速検知回路を導入することで電源を検知するスピードを上げ、かつ、高速検知回路はアクティブ動作時のみ(この場合、プログラム動作時のみ)活性化させる制御を加える。これにより、スタンバイ電流の増加を抑えつつ、図１４に示すように、電源遮断に対するリカバリ動作マージンを上げる(リカバリ時間を確保する)ことができる。これによって、電源遮断に対する信頼性を上げること、すなわち誤書き込みを防止することが可能である。

なお、前述した高速検知回路は、リカバリ電圧Ｖrcvの検知のみならず、オフ電圧Ｖoffの検知にも適用することが可能であり、その場合には高速検知回路のＤＣオフセット電圧のバラつきもキャンセルすることが可能となる。

本実施形態は、フラッシュメモリに供給される電源の遮断に対する制御において、書き込み(プログラム)動作のように、メモリセルのゲートに高電圧が印加されている間に電源が遮断されることによって発生する誤書き込みを抑制できる。

以上説明したように本実施形態によれば、例えばモバイル機器などに使用されるＮＡＮＤ型フラッシュメモリで大きな問題となる電源遮断による誤書き込みを抑制し、信頼性の高いＮＡＮＤフラッシュメモリを実現することができる。

［第２実施形態］
第１実施形態では、電源検知回路の高速化により電源ＶEXTの遮断を高速に検知し、リカバリ動作への移行を早めることにより、誤書き込みを抑制する。また、その際のリカバリ動作は通常のプログラム動作の処理を利用するため、外部電源を検知してから実際に選択ワード線に印加されている書き込み電圧ＶPGMを放電するまでには時間がかかる場合がある。

もし、リカバリ動作に移行した後、実際にワード線の電圧ＶPGMを放電するまでに時間がかかってしまうと、やはり誤書き込みが発生する懸念が生じる。これは、リカバリ動作が終了する前に、電源ＶEXTがオフ電圧Ｖoffより低くなることにより論理回路がリセットされてしまうことによるか、もしくは、電源ＶEXTが、論理回路が動作する最低の電圧より低くなってしまうためである。

そこで、第２実施形態では、第１実施形態のように高速検知回路４２で電源遮断を検知したフラグ信号ＦＬＧを利用して、高速に通常のリカバリ動作への移行を行うだけではなく、書き込み電圧発生回路におけるリカバリ動作を直接行うことにより誤書き込みを防止する。

図１５は、第２実施形態における電源検知回路とワード線リカバリ制御回路を含むブロック図である。

図１５には、電源ＶEXTの遮断時の電源検知回路として、リカバリ電圧検知回路５１とオフ電圧検知回路５２を示す。リカバリ電圧検知回路５１は、例えば図１３に示した回路を有し、オフ電圧検知回路５２は例えば図１１に示した回路を有する。ここで、図１１中の参照電圧ＶREFは、オフ電圧Ｖoffを検出するための所定電圧に設定されているものとし、比較回路ＣＰ２からはフラグ信号ＦＬＧＯが出力されるものとする。

リカバリ電圧検知回路５１は、電源ＶEXTがリカバリ電圧Ｖrcv以上であるか否かを検知し、その検知結果であるフラグ信号ＦＬＧをワード線リカバリ制御回路５３に出力する。ワード線リカバリ制御回路５３は、フラグ信号ＦＬＧに応じてワード線に対しリカバリ動作を行う。リカバリ電圧検知回路５１から出力されたフラグ信号ＦＬＧは、また論理回路１４に出力される。論理回路１４は、フラグ信号ＦＬＧに応じてリカバリ信号ＲＥＣをワード線リカバリ制御回路５３に出力する。ワード線リカバリ制御回路５３は、リカバリ信号ＲＥＣに応じてワード線に対しリカバリ動作を行う。リカバリ信号ＲＥＣは、信号ＶENB、信号ENB_PROを含む。

ここでは、プログラム動作時に電源ＶEXTが遮断され、電源ＶEXTがリカバリ電圧Ｖrcvより低くなった場合に、リカバリ電圧検知回路５１から出力されたフラグ信号ＦＬＧはワード線リカバリ制御回路５３へ直接出力される。プログラム動作以外の動作時に、例えば読み出しまたは消去時に、電源ＶEXTがリカバリ電圧Ｖrcvより低くなった場合は、フラグ信号ＦＬＧは論理回路１４へ出力され、論理回路１４からリカバリ信号ＲＥＣがワード線リカバリ制御回路５３へ出力される。これは、プログラム動作時に電源ＶEXTがリカバリ電圧Ｖrcvより低くなった場合は高速なリカバリ動作が必要であるが、プログラム動作以外の動作時では、高速なリカバリ動作は必要でなく、通常のリカバリ動作でよいからである。

また、オフ電圧検知回路５２は、電源ＶEXTがオフ電圧（第２所定電圧）Ｖoff以上であるか否かを検知し、その検知結果であるフラグ信号ＦＬＧＯを論理回路１４に出力する。論理回路１４は、フラグ信号ＦＬＧＯに応じてリセット信号ＲＥＳをワード線リカバリ制御回路５３に出力する。ワード線リカバリ制御回路５３は、リセット信号ＲＥＳに応じて回路内の動作を停止させるリセット動作を行う。

第２実施形態では、図１に示したブロック図において、書き込み電圧発生回路１３が以下に示す書き込み電圧発生回路１３Ａに置き換えられる。また、図１５ではワード線リカバリ制御回路５３が書き込み電圧発生回路１３Ａを有する。その他の構成は図１に示した構成と同様である。

図１６に、第２実施形態における書き込み電圧発生回路の回路図を示す。

図示するように、書き込み電圧発生回路１３Ａは、図７に示した回路において論理積回路ＡＤ１が追加される。論理積回路ＡＤ１には、論理回路１４から出力される信号ＶENBとリカバリ電圧検知回路５１から出力されるフラグ信号ＦＬＧが入力される。論理積回路ＡＤ１からは信号ＶENB1が、昇圧回路３１、インバータＩＶ１、及びｎＭＯＳトランジスタＮＴ１に出力される。

プログラム動作中に電源遮断が生じると、リカバリ電圧検知回路５１は、電源ＶEXTがリカバリ電圧Ｖrcvより低くなったことを高速に検知し、フラグ信号ＦＬＧが“Ｌ”に変化する。すると、論理積回路ＡＤ１から出力される信号ＶENB1が“Ｌ”となり、直ちに昇圧回路３１を停止する。さらに、信号ＶENB1は、インバータＩＶ１及びレベルシフタ３２を介してｎＭＯＳトランジスタ（放電回路）ＮＴ２のゲートに入力される。これにより、ｎＭＯＳトランジスタＮＴ２がオンし、電圧供給線ＰＧに供給されていた書き込み電圧ＶPGMを電圧ＶDDに放電する（リカバリ動作）。言い換えると、電圧供給線ＰＧに供給されていた書き込み電圧ＶPGMを放電し、電圧供給線ＰＧの電位を電圧ＶDDにする。

このように、電源ＶEXTの遮断を高速に検知し、ワード線ＷＬに印加されている電圧ＶPGMをＣＧドライバ１５でリカバリ（放電）せずに、書き込み電圧発生回路１３Ａ自体をリカバリすることにより、誤書き込みのさらなる防止を図る。第２実施形態では、検知信号（フラグ信号ＦＬＧ）を論理回路を介さずに、ワード線リカバリ制御回路５３、すなわち書き込み電圧発生回路１３Ａに直接入力するため、第１実施形態と比べて高速にリカバリ動作を行うことができる。その他の構成及び効果は第１実施形態と同様である。

［第３実施形態］
第１実施形態では、電源検知回路の高速化により電源ＶEXTの遮断を高速に検出し、リカバリ動作への移行を早めることにより、誤書き込みを抑制する。また、その際のリカバリ動作は通常のプログラム動作の処理を利用するため、外部電源を検知してから実際に選択ワード線に印加されている書き込み電圧ＶPGMを放電するまでには時間がかかる場合がある。もし、リカバリ動作に移行した後、実際にワード線の電圧ＶPGMを放電するまでに時間がかかってしまうと、やはり誤書き込みが発生する懸念が生じる。

そこで、第３実施形態では、第１実施形態のように高速検知回路４２で電源遮断を検知したフラグ信号ＦＬＧを利用して、高速に通常のリカバリ動作への移行を行うだけではなく、ＣＧドライバにおけるリカバリ動作を直接行うことにより誤書き込みを防止する。

第３実施形態では、図１に示したブロック図において、ＣＧドライバ１５が以下に示すＣＧドライバ１５Ａに置き換えられる。また、図１５ではワード線リカバリ制御回路５３がＣＧドライバ１５Ａを有する。その他の構成は図１に示した構成と同様である。

図１７は、第３実施形態におけるＣＧドライバの回路図であり、ワード線ＷＬに印加されている電圧ＶPGMを高速に放電するための回路を示す。

図示するように、ＣＧドライバ１５Ａは、図８に示した回路において論理積回路ＡＤ２と放電回路５４が追加される。論理積回路ＡＤ２には、論理回路１４から出力される信号ENB_PROとリカバリ電圧検知回路５１から出力されるフラグ信号ＦＬＧが入力される。論理積回路ＡＤ２の出力はスイッチ回路ＳＷ２に入力される。放電回路５４は、フラグ信号ＦＬＧに応じてコントロールゲート線（電圧供給線）ＣＧに印加されていた書き込み電圧ＶPGMを電圧ＶDDに放電する。言い換えると、コントロールゲート線ＣＧに供給されていた書き込み電圧ＶPGMを放電し、コントロールゲート線ＣＧの電位を電圧ＶDDにする。

プログラム動作中に、電源ＶEXTがリカバリ電圧Ｖrcv以上であれば、フラグ信号ＦＬＧが“Ｈ”となり、信号ENB_PROも“Ｈ”となる。このため、書き込み電圧ＶPGMをコントロールゲート線ＣＧに転送するためのスイッチ回路ＳＷ２はイネーブル状態になっている。これにより、ｎＭＯＳトランジスタ（転送回路）ＮＴ１１がオンし、書き込み電圧ＶPGMはコントロールゲート線ＣＧに転送される。

フラグ信号ＦＬＧが“Ｈ”のとき、デプレッション形のｎＭＯＳトランジスタＮＴ１８のゲートは“Ｌ（０Ｖ）”となり、ｐＭＯＳトランジスタＰＴ１のゲートは“Ｈ”となっている。このため、ｎＭＯＳトランジスタＮＴ１８及びｐＭＯＳトランジスタＰＴ１はオフとなり、放電回路５４は導通しない。つまり、通常動作ではこの放電回路５４は導通しない。なお、デプレッション形のｎＭＯＳトランジスタＮＴ１８は、閾値電圧が負のｎＭＯＳトランジスタである。

次に、プログラム動作中に、リカバリ電圧検知回路５１が、電源ＶEXTがリカバリ電圧Ｖrcvより低くなったことを検知すると、フラグ信号ＦＬＧが“Ｌ”になる。フラグ信号ＦＬＧが“Ｌ”となるため、スイッチ回路ＳＷ２はディセーブル状態となる。これにより、ｎＭＯＳトランジスタＮＴ１１がオフ状態となり、書き込み電圧ＶPGMとコントロールゲート線ＣＧ間の接続が遮断される（リカバリ動作）。

これと同時に、フラグ信号ＦＬＧ（“Ｌ”）は、ｐＭＯＳトランジスタＰＴ１のゲートに入力されると共に、インバータＩＶ２を介してｎＭＯＳトランジスタＮＴ１８のゲートに入力される。これにより、ｐＭＯＳトランジスタＰＴ１及びｎＭＯＳトランジスタＮＴ１８がオンし、コントロールゲート線ＣＧの電位は、放電回路５４を通して直ちに書き込み電圧ＶPGMから電圧ＶDDに放電される（リカバリ動作）。

このように、電源ＶEXTの遮断を高速に検知し、検知信号（フラグ信号ＦＬＧ）を直接ＣＧドライバ１５Ａに入力することにより、ＣＧドライバ１５Ａにおけるリカバリ動作を高速に行う。これにより、誤書き込みのさらなる防止を図る。第３実施形態では、検知信号（フラグ信号ＦＬＧ）を論理回路を介さず、ワード線リカバリ制御回路５３、すなわちＣＧドライバ１５Ａに直接入力するため、第１実施形態と比べて高速にリカバリ動作を行うことができる。その他の構成及び効果は第１実施形態と同様である。

［第４実施形態］
第１〜第３実施形態によれば、電源ＶEXTの遮断を高速に検知して、高速にリカバリ動作に移行させることにより誤書き込みを抑制できる。但し、電源ＶEXTの遮断がさらに高速に行われ、電源ＶEXTがオフ電圧Ｖoffより低くなるのがリカバリ動作の終了時間よりも早い場合には、フラッシュメモリがリセット動作に入ってしまう。このため、論理回路（制御回路）は全てのリカバリ動作を中止してリセットされるため、誤書き込みが行われる可能性がある。

そこで、第４実施形態では、リカバリ電圧Ｖrcvの検知から実際にリカバリ動作を完了するまでの時間と同等の遅延時間を持つ遅延回路を、オフ電圧Ｖoffを検知する回路と論理回路との間に配置する。この遅延回路により、オフ電圧Ｖoffを検知してから論理回路がリセット動作を開始するまでの時間を遅延させて、リカバリ動作時間を確保する。

図１８は、第４実施形態における電源検知回路とワード線リカバリ制御回路を含むブロック図である。

第４実施形態では、図１５に示したブロック図において、オフ電圧検知回路５２と論理回路１４との間に遅延回路５５が配置される。その他の構成は図１５に示した構成と同様である。

ここで、オフ電圧検知回路５２及びリカバリ電圧検知回路５１は第１実施形態に記載した高速検知回路を具備する電源検知回路である。リカバリ電圧検知回路５１によるリカバリ電圧Ｖrcv（例えば、１．４５Ｖ）の検知電圧レベルは、オフ電圧検知回路５２によるオフ電圧Ｖoff（例えば１．４０Ｖ）の検知電圧レベルより高い。なお、オフ電圧検知回路５２及びリカバリ電圧検知回路５１の後段にフィルタ回路をそれぞれ配置してもよい。フィルタ回路は、電源のノイズや、オフ電圧検知回路５２及びリカバリ電圧検知回路５１から出力されるフラグ信号のグリッジなどを処理するための回路である。

まず、プログラム動作時に電源ＶEXTの遮断により電源ＶEXTが低下し、電源ＶEXTがリカバリ電圧Ｖrcvより低くなると、リカバリ電圧検知回路５１から出力されるフラグ信号ＦＬＧが“Ｈ”から“Ｌ”へ遷移する。フラグ信号ＦＬＧ（“Ｌ”）はワード線リカバリ制御回路５３に入力される。ワード線リカバリ制御回路５３は、フラグ信号ＦＬＧに応じてリカバリ動作を行う。すなわち、ワード線リカバリ制御回路５３は、フラグ信号ＦＬＧに応じてワード線に供給された電圧を放電する。

このとき、フラグ信号ＦＬＧが“Ｈ”から“Ｌ”へ遷移してから、実際にワード線リカバリ動作が終了するまでの時間を模擬した遅延回路５５をフラグ信号ＦＬＧＯの伝送路に挿入する。すなわち、オフ電圧検知回路５２と論理回路１４との間に遅延回路５５を挿入する。この遅延回路５５が遅延時間として模擬するのは、論理段数やＲＣ遅延など、実際にフラグ信号ＦＬＧの伝送路に生じるワード線リカバリ制御回路５３までの遅延と、リカバリ動作時間を合わせた時間である。

前述したように第４実施形態では、フラグ信号ＦＬＧＯの伝送路に、リカバリ電圧Ｖrcvの検知からリカバリ動作終了までの時間を模擬した遅延回路５５を挿入している。これにより、高速な電源遮断が生じ、フラグ信号ＦＬＧが“Ｈ”から“Ｌ”に遷移してからリカバリ動作が終了するまでの時間より、電源ＶEXTが電圧Ｖrcvから電圧Ｖoffまで低下する時間のほうが早い場合でも、フラグ信号ＦＬＧＯが“Ｈ”から“Ｌ”に遷移することで生じる論理回路１４のリセット動作は、リカバリ動作が終了してから行われることが保証される。これにより、さらなる高速な電源遮断に対して誤書き込みを抑制することが可能となる。その他の構成及び効果は第１実施形態と同様である。

なお前記例では、フラグ信号ＦＬＧがワード線リカバリ制御回路５３に直接入力され、ワード線リカバリ制御回路５３がリカバリ動作を行う例を示したが、フラグ信号ＦＬＧが論理回路１４に入力され、論理回路１４からのリカバリ信号ＲＥＣによりリカバリ動作を行う場合にも適用可能である。この場合、遅延回路５５による遅延時間は、フラグ信号ＦＬＧが“Ｈ”から“Ｌ”へ遷移してから、論理回路１４からのリカバリ信号ＲＥＣによりリカバリ動作が終了するまでの時間とすればよい。

以上説明したように第１〜第４実施形態によれば、電源遮断による誤書き込みを抑制し、信頼性の高い半導体記憶装置を提供することができる。

なお、第１〜第４実施形態では、参照電圧をすべてＶREFにて示したが、参照電圧ＶREFはそれぞれの回路において必要な所定電圧に設定されているものとする。例えば、書き込み電圧発生回路では、書き込み電圧を設定値に制御するための所定電圧に設定される。さらに、リカバリ電圧検知回路ではリカバリ電圧Ｖrcvを検出するための所定電圧に設定され、オフ電圧検知回路ではオフ電圧Ｖoffを検出するための所定電圧に設定される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…電源検知回路、１２…内部電源発生回路、１３…書き込み電圧発生回路、１４…論理回路、１５…コントロールゲートドライバ（ＣＧドライバ）、１６…アドレスドライバ、１８…センスアンプ（Ｓ／Ａ）、１７０，１７１…ブロックデコーダ、２０…半導体基板、２０Ｓ…ソース、２０Ｄ…ドレイン、２１…フローティングゲート、２２…コントロールゲート、２３…トンネル絶縁膜、２４…ゲート間絶縁膜、３１…昇圧回路、３２…レベルシフタ、４１…低速検知回路、４２…高速検知回路、５１…リカバリ電圧検知回路、５２…オフ電圧検知回路、５３…ワード線リカバリ制御回路、５４…放電回路、５５…遅延回路、ＣＰ１，ＣＰ２，ＣＰＳ，ＣＰＦ…比較回路、Ｐ０，Ｐ１…プレーン、ＳＷ０，ＳＷ１，ＳＷ２…スイッチ回路。

Claims (5)

1. ワード線及びビット線に接続された複数のメモリセルを有するメモリセルアレイと、
   外部から供給される外部電源が第１所定電圧以上であるか否かを検知し、第１検知信号を出力する低速検知回路と、
   前記外部電源が前記第１所定電圧以上であるか否かを前記低速検知回路より速く検知し、第２検知信号を出力する高速検知回路と、
   前記メモリセルに接続されたワード線に書き込み電圧を印加する書き込み動作では前記高速検知回路から出力される前記第２検知信号を出力し、前記書き込み動作以外の動作では前記低速検知回路から出力される前記第１検知信号を出力する切替回路と、
   前記切替回路から出力される前記第２検知信号に応じて、前記書き込み動作を終了させるリカバリ制御回路と、
   を具備することを特徴とする半導体記憶装置。
2. 前記書き込み動作時に前記切替回路から出力される前記第２検知信号に応じて、前記ワード線に接続された第１電圧供給線に前記書き込み電圧を供給する昇圧回路をさらに具備し、
   前記リカバリ制御回路は、前記切替回路から出力される前記第２検知信号に応じて、前記第１電圧供給線に供給された前記書き込み電圧を放電する放電回路を有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１電圧供給線と前記ワード線との間に接続された第２電圧供給線と、
   前記第１電圧供給線と前記第２電圧供給線との間を導通状態あるいは遮断状態のいずれかの状態にする転送回路と、
   前記転送回路を前記導通状態あるいは前記遮断状態のいずれかの状態に切り替えるスイッチ回路とをさらに具備し、
   前記リカバリ制御回路は、前記切替回路から出力される前記第２検知信号に応じて、前記第２電圧供給線に転送された前記書き込み電圧を放電する放電回路を有することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記外部電源が第２所定電圧以上であるか否かを検知し、第３検知信号を出力する検知回路と、
   前記検知回路から出力される前記第３検知信号に応じて、前記リカバリ制御回路の動作をリセットする制御回路と、
   前記リカバリ制御回路が前記第２検知信号を受信してから前記書き込み動作を終了させるまでの時間、前記第３検知信号が前記制御回路に入力されるのを遅らせる遅延回路と、
   をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記ビット線は偶数番目に配列された偶数ビット線と奇数番目に配列された奇数ビット線とを含み、
   前記書き込み動作は、前記偶数ビット線あるいは前記奇数ビット線のいずれか一方に第１書き込みを行った後、前記偶数ビット線あるいは前記奇数ビット線のいずれか他方に第２書き込みを行うことを特徴とする請求項１に記載の半導体記憶装置。

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