JP2021002415A - 半導体装置およびその動作方法 - Google Patents
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Abstract
Description
コントローラ140は、読出し動作、プログラム動作および消去動作時に、選択プレーンおよび非選択プレーンを個別に制御することが可能である。ワード線選択・駆動回路150は、アドレス情報Axに基づきブロックを選択するためのHレベルのブロック選択信号BSELをパストランジスタのゲートに出力し、パストランジスタをオンさせるが、このブロック選択信号BSELは、同時に非選択プレーンにも出力される。つまり、選択プレーンのブロックに対応する非選択プレーンのブロックに接続されたパストランジスタもオンされる。また、上記したように、駆動制御回路10から出力される選択信号SGS/SGDは、フラッシュメモリの動作に応じた電圧で駆動され(図7を参照)、この駆動電圧がオン状態のパストランジスタを介して非選択プレーンのブロックに供給され、これが原因となって、非選択プレーンのNANDストリングに不所望のセル電流Icが流れる(図5を参照)。
20:ビット線選択回路
Ic:セル電流
BLE/BLO:グローバルビット線
LBLE/LBLO:ローカルビット線
PU:プルアップトランジスタ
PD、PD_W:プルダウントランジスタ
100:フラッシュメモリ
Claims (11)
- メモリセルアレイが複数のプレーンを有し、各プレーンには、ビット線とソース線との間にNANDストリングが形成された半導体装置の動作方法であって、
読出し動作、書込み動作または消去動作を行うための少なくとも1つのプレーンを複数のプレーンの中から選択するステップと、
非選択プレーンのビット線を基準電圧に電気的に接続するステップと、
を有する方法。 - 前記接続するステップは、非選択プレーンのビット線を、偶数ビット線または奇数ビット線を選択するビット線選択回路を介して仮想電源の基準電圧に接続する、請求項1に記載の方法。
- 前記ビット線選択回路は、非選択プレーンの偶数ビット線および奇数ビット線を仮想電源に接続する、請求項2に記載の方法。
- 仮想電源は、基準電圧を生成するための駆動能力の強いトランジスタと駆動能力の弱いトランジスタとを含み、非選択プレーンのビット線を基準電圧に接続するとき、前記駆動能力の弱いトランジスタがオンされ、前記駆動能力の強いトランジスタがオフされる、請求項2または3に記載の方法。
- NANDストリングは、ビット線側選択トランジスタと複数のメモリセルとソース線側選択トランジスタとを含み、
動作時、選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタと非選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタとに共通のゲート選択信号が印加される、請求項1ないし4いずれか1つに記載の方法。 - 複数のプレーンを含み、各プレーンには、ビット線とソース線との間にNANDストリングが形成されたメモリセルアレイと、
読出し動作、書込み動作または消去動作を行うための少なくとも1つのプレーンを選択する選択手段と、
前記選択手段によって選択されない非選択プレーンのビット線を基準電圧に電気的に接続する接続手段と、
を有する半導体装置。 - 前記接続手段は、偶数ビット線または奇数ビット線を選択するビット線選択回路を含み、非選択プレーンのビット線は、前記ビット線選択回路を介して仮想電源に接続される、請求項6に記載の半導体装置。
- 前記ビット線選択回路は、非選択プレーンの偶数ビット線および奇数ビット線を仮想電源に接続する、請求項7に記載の半導体装置。
- 仮想電源は、基準電圧を生成するための駆動能力の強いトランジスタと駆動能力の弱いトランジスタとを含み、非選択プレーンのビット線を基準電圧に接続するとき、前記駆動能力の弱いトランジスタがオンされ、前記駆動能力の強いトランジスタがオフされる、請求項7または8に記載の半導体装置。
- NANDストリングは、ビット線側選択トランジスタと複数のメモリセルとソース線側選択トランジスタとを含み、
動作時、選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタと非選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタとに共通のゲート選択信号が印加される、請求項6ないし9いずれか1つに記載の半導体装置。 - 複数のプレーンに共通に、前記ゲート選択信号を生成するための駆動制御回路が設けられる、請求項10に記載の半導体装置。
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