CN113782083B - 半导体存储装置及预充电方法 - Google Patents

Abstract

本发明提供一种既能抑制预充电动作时的波峰电流，又能实现读出时间的缩短的半导体存储装置。本发明的NAND型快闪存储器的位线的预充电方法是在时刻(t1)，使晶体管(BLPRE)导通，对读出节点(SNS)供给预充电用电压，在时刻(t2)，使连接于读出节点(SNS)且用于生成钳位电压的晶体管(BLCLAMP)与连接于节点(BLS)的晶体管(BLCN)导通，在时刻(t3)，使连接在节点(BLS)与位线(GBLe/GBLo)之间的晶体管(BLSe/BLSo)导通，对位线进行预充电。

Description

半导体存储装置及预充电方法

技术领域

本发明涉及一种快闪存储器(flash memory)等半导体存储装置，尤其涉及一种位线(bit line)的预充电方法。

背景技术

在与非(Not AND，NAND)型快闪存储器的读出动作中，进行所谓的屏蔽(shield)读出，即，通过交替地读出偶数位线的页面或奇数位线的页面，从而降低因邻接的位线间的电容耦合所引起的噪声(例如专利文献1)。而且，为了在读出动作中抑制对位线进行预充电时的波峰电流，专利文献2中公开了下述方法：将读出节点的预充电分为多次，且将对选择位线的预充电分为多次。

[现有技术文献]

[专利文献]

专利文献1：日本专利特开平11-176177号公报

专利文献2：日本专利第6164713号公报

发明内容

[发明所要解决的问题]

图1的(A)是表示NAND型快闪存储器的页面缓冲器/读出电路的整体结构的图。如本图所示，一个页面缓冲器/读出电路是由一个偶数位线GBLe与一个奇数位线GBLo所共用，页面缓冲器/读出电路10包含一页面量的n个页面缓冲器/读出电路10_1、10_2、…、10_n(n例如为32K个)。

图1的(B)表示了一个页面缓冲器/读出电路和与其连接的位线选择电路的结构。页面缓冲器/读出电路10_1包含：读出电路20，读出被读出至位线上的数据，或者设置与应编程至位线的数据“0”或“1”相应的电压；以及锁存电路30，保持所读出的数据或应编程的数据。

此处，为了方便，将施加至栅极的信号用于晶体管的识别。而且，所有晶体管为N沟道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)晶体管。读出电路20包含：晶体管BLPRE，连接在电压供给节点V1与读出节点SNS之间，将预充电用电压供给至读出节点SNS；晶体管BLCLAMP，在节点TOBL生成钳位(clamp)电压；以及晶体管BLCN，连接在节点TOBL与位线选择电路40的节点BLS之间。读出电路20的读出节点SNS经由电荷传输用的晶体管而连接于锁存电路30，而且，晶体管BLCN连接于位线选择电路40的节点BLS。

位线选择电路40是包含用于选择偶数位线GBLe的晶体管BLSe、用于选择奇数位线GBLo的晶体管BLSo、用于将假想电源VIRPWR连接至偶数位线GBLe的晶体管YBLe、用于将假想电源VIRPWR连接至奇数位线GBLo的晶体管YBLo而构成。在偶数位线GBLe及奇数位线GBLo，分别连接有未图示的NAND串(string)。

读出电路20及位线选择电路40的动作是根据页面缓冲器控制12所生成的页面缓冲器控制信号(图1的(B)的BLPRE、BLCLAMP、BLCN、BLSe/BLSo、YBLe/YBLo等信号)而受到控制。

图2的(A)及图2的(B)是表示以往的位线的预充电动作的序列(专利文献2)，表示了页面缓冲器/读出电路的各部的电压波形。此处，假设通过位线选择电路40来选择偶数位线。

时刻t1：电压供给节点V1从GND迁移至Vcc(例如1.8V)。

时刻t2：对晶体管BLPRE的栅极施加Vcc，读出节点SNS被预充电至Vcc-Vth(Vth为晶体管BLPRE的阈值)。

时刻t3：晶体管YBLe断开，偶数位线GBLe从假想电源VIRPWR分离。

时刻t4：对晶体管BLCLAMP的栅极施加VCLAMP2+Vth，在节点TOBL生成比VCLAMP2或Vcc-Vth中的任一个小的电压(Vth为晶体管BLCLAMP的阈值)。

时刻t5：对晶体管BLCN的栅极施加比Vcc高的电压(例如5V)，将节点TOBL连接于位线选择电路40的节点BLS。晶体管BLCN强力导通，节点BLS以与节点TOBL大致相等的比VCLAMP2或Vcc-Vth中的任一个小的电压而受到预充电。

时刻t6：对晶体管BLSe的栅极施加比Vcc高的电压(例如5V)，将节点BLS连接于选择位线GBLe，选择位线GBLe以比VCLAMP2或Vcc-Vth中的任一个小的电压来开始预充电。

时刻t7：对晶体管BLCLAMP的栅极施加VCLAMP1+Vth，在节点TOBL生成比VCLAMP1或Vcc-Vth中的任一个小的电压。存在VCLAMP1＞VCLAMP2的关系。此时，读出节点SNS的预充电电位Vcc-Vth经由晶体管BLCLAMP而供给至节点TOBL、节点BLS及选择位线GBL_e，整体被预充电至比VCLAMP1或Vcc-Vth中的任一个小的电压。

时刻t8：对晶体管BLPRE的栅极施加比Vcc高的电压(例如4V)，晶体管BLPRE强力导通，读出节点SNS的电压升压至Vcc。存在Vcc＞VCLAMP1的关系。这样，最终，节点TOBL至选择位线GBLe被预充电至作为目标(target)的VCLAMP1。

这样，以往的预充电方法具有下述优点，即，通过使晶体管逐个导通，以免多个晶体管同时导通，从而能够抑制波峰电流，但另一方面存在下述问题，即，直至开始对位线的预充电为止的时间(时刻t6)变长，读出动作耗费时间。而且，在搭载串行外设接口(SerialPeripheral Interface，SPI)功能的NAND型快闪存储器中，若与外部串行时钟信号同步地高速进行页面的连续读出，则必须使存储器阵列的读出时间缩短，以满足固定的规格(spec)。

本发明的目的在于解决此种以往的问题，提供一种既能抑制预充电动作时的波峰电流，又能实现读出时间的缩短的半导体存储装置。

[解决问题的技术手段]

本发明的NAND型快闪存储器的位线的预充电方法是在第一时机，通过第一控制信号来使用于对读出节点施加预充电用电压的第一晶体管导通，在第二时机，通过第二控制信号来使连接于所述读出节点且用于生成钳位电压的第二晶体管导通，且通过第三控制信号来使连接在第二晶体管与位线侧的节点之间的第三晶体管导通，在第三时机，通过第四控制信号来使连接在所述节点与位线之间的第四晶体管导通。

一实施方式中，预充电方法进而在所述第一时机，使连接于第一晶体管的电压供给节点从GND电平迁移至供给电压电平。一实施方式中，预充电方法还包括下述步骤：在所述第三时机后的第四时机，将所述供给电压电平的驱动能力由低驱动能力切换为高驱动能力。一实施方式中，在所述第一时机，通过第五控制信号来将连接在位线与假想电源之间的第五晶体管设为非导通。一实施方式中，在所述第一时机，将NAND串的位线侧晶体管设为导通。一实施方式中，所述第一控制信号至所述第四控制信号在使第一晶体管至第四晶体管导通时被驱动为H电平。

本发明的半导体存储装置包括：NAND型的存储单元阵列；页面缓冲器/读出电路，连接于存储单元阵列；位线选择电路，连接于所述页面缓冲器/读出电路；以及读出部件，读出存储单元阵列的选择页面，所述页面缓冲器/读出电路包含电压供给节点、连接在所述电压供给节点与读出节点之间的第一晶体管、连接于所述读出节点且生成钳位电压的第二晶体管、以及连接在第二晶体管与所述位线选择电路的节点之间的第三晶体管，所述位线选择电路包含连接在所述节点与位线之间的第四晶体管，所述读出部件在第一时机，经由第一控制信号来使第一晶体管导通，在第二时机，经由第二控制信号及第三控制信号来使第二晶体管及第三晶体管导通，在第三时机，经由第四控制信号来使第四晶体管导通。

一实施方式中，所述读出部件在所述第一时机，使所述电压供给节点从接地电平迁移至供给电压电平。一实施方式中，所述读出部件在所述第三时机后的第四时机，将所述供给电压电平的驱动能力由低驱动能力切换为高驱动能力。一实施方式中，所述位线选择电路包含连接在偶数位线与假想电源之间的第五晶体管、以及连接在奇数位线与假想电源之间的第六晶体管，所述读出部件在所述第一时机，经由第五控制信号或第六控制信号来将第五或第六晶体管设为非导通，以阻断选择位线与假想电源之间的连接。一实施方式中，所述读出部件在所述第一时机，经由选择栅极线来将NAND串的位线侧晶体管设为导通。一实施方式中，半导体存储装置还包含内部电压生成部件，所述内部电压生成部件包括：内部电源电压生成电路，基于外部电源电压来生成内部电源电压；电荷泵，基于所述外部电源电压来生成高电压；以及调节器(regulator)，基于由所述电荷泵所生成的高电压而生成经调节的电压，所述读出部件使用由所述调节器所生成的电压来生成所述第一控制信号、第三控制信号及第四控制信号，且使用所述内部电源电压来生成所述电压供给节点的供给电压。一实施方式中，所述内部电压生成部件包括：另一电荷泵，基于所述外部电源电压来生成高电压；以及另一调节器，基于由所述电荷泵所生成的高电压来生成经调节的电压，所述第二控制信号是使用由所述另一调节器所生成的电压而生成。一实施方式中，所述内部电源电压生成电路基于来自所述读出部件的控制，而选择性地生成驱动能力高的内部电源电压或驱动能力低的内部电源电压。一实施方式中，所述读出部件使用由所述电荷泵所生成的高电压来生成所述选择栅极信号。

[发明的效果]

根据本发明，在第一时机至第三时机，经由第一控制信号至第四控制信号来使第一晶体管至第四晶体管，以进行位线的预充电，因此既能抑制预充电动作时的波峰电流，又能缩短直至开始预充电为止的时间，由此，能够实现读出时间的缩短。而且，第一控制信号、第三控制信号、第四控制信号并非被同时驱动为H电平，且并非使电压从电压供给节点同时预充电至位线，因此能够抑制预充电引起的波峰电流。

附图说明

图1的(A)是表示页面缓冲器/读出电路的整体结构的图，图1的(B)是表示一个页面缓冲器读出电路和与其连接的位线选择电路的结构的图。

图2的(A)是表示以往的位线的预充电动作的序列，图2的(B)是表示以往的预充电动作的六步骤的图。

图3是表示本发明的实施例的NAND型快闪存储器的结构的图。

图4是表示NAND型快闪存储器的NAND串单元的图。

图5是表示本发明的实施例的内部电压生成电路的结构的图。

图6是表示本发明的实施例的Vdd生成电路的结构的图。

图7是表示本发明的实施例的V1驱动电路的结构的图。

图8的(A)是表示本发明的实施例的位线的预充电动作的序列的图，图8的(B)是表示本实施例的预充电动作的四步骤的图。

[符号的说明]

10、10_1～10_n：页面缓冲器/读出电路

12：页面缓冲器控制

20：读出电路

30：锁存电路

40：位线选择电路

100：快闪存储器

110：存储单元阵列

120：输入/输出缓冲器

130：ECC电路

140：地址寄存器

150：控制器

160：字线选择电路

170：页面缓冲器/读出电路

180：列选择电路

190：内部电压生成电路

200：Vdd生成电路

210：电荷泵

220：调节器

300：V1驱动电路

310、320、330：逆变器

Ax：行地址信息

Ay：列地址信息

BLK(0)～BLK(m-1)：区块

BLCLAMP、BLCN、BLPRE、BLSe、BLSo、YBLe、YBLo：页面缓冲器控制信号(控制信号)

BLS、SNS、T0BL：节点

GBL：位线

GBLe：偶数位线

GBLo：奇数位线

NU：NAND串

PD：N型的下拉晶体管

PU1、PU2：P型的上拉晶体管

S1、S2、S3：控制信号

SGD、SGS：选择栅极信号

SL：源极线

t1～t7：时刻

V1：电压供给节点

Vcc：外部电源电压

Vth：BLCLAMP的阈值

VCLAMP1：目标电压

VCLAMP1+Vth、VCLAMP2+Vth：钳位电压

Vdd：内部电源电压

VIRPWR：假想电源

Vpgm：编程电压

Vread：读出电压

Vref：基准电压

Vreg：调节器电压

Vxd：高电压

VYPASSB：电压

具体实施方式

接下来，对本发明的实施方式进行说明。本发明的半导体存储装置包含NAND型快闪存储器。包含NAND型快闪存储器的形态为任意，半导体存储装置也可跟NAND型快闪存储器一同包含其他的易失性存储器(例如动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)等)、逻辑、数字信号处理器(Digital Signal Processor，DSP)、中央处理器(Central ProcessingUnit，CPU)等。

[实施例]

图3是表示本发明的实施例的NAND型快闪存储器的结构的图。本实施例的快闪存储器100是包含下述部分而构成，即：存储器阵列110，呈矩阵状地排列有多个存储单元；输入/输出电路120，连接于外部输入/输出端子I/O；ECC电路130，进行要编程至存储单元阵列110的数据或从其中读出的数据的错误检测/纠正；地址寄存器140，接收来自输入/输出电路120的地址数据；控制器150，基于来自外部主机装置的命令或控制信号来控制读出、编程、擦除等；字线选择电路160，对来自地址寄存器140的行地址信息Ax进行解码，并基于解码结果来进行区块的选择或字线的选择等；页面缓冲器/读出电路170，保持由字线选择电路160所选择的页面的读出数据，或者保持对所选择的页面编程的数据；列选择电路180，对来自地址寄存器140的列地址信息Ay进行解码，并基于所述解码结果来进行页面缓冲器/读出电路170内的列的选择等；以及内部电压生成电路190，生成读出、编程及擦除等所需的各种电压(读出电压Vread、编程电压Vpgm、内部电源电压Vdd、调节器电压Vreg等)。

存储单元阵列110包含m个区块BLK(0)、BLK(1)、…、BLK(m-1)。在一个区块中，如图4所示，形成有多个NAND串NU，所述NAND串NU是由存储单元串联连接而成。一个NAND串NU包含多个存储单元(图例中为64个)、位线侧选择晶体管以及源极线侧选择晶体管。位线侧选择晶体管基于对栅极施加的选择栅极信号SGD来将存储单元连接至位线，源极线侧选择晶体管基于对栅极施加的选择栅极信号SGS来将存储单元连接至源极线SL。图例中，在一个区块内形成有两页面量的NAND串NU，第偶数个NAND串NU连接于偶数位线GBLe，第奇数个NAND串NU连接于奇数位线GBLo。

存储单元阵列110既可二维地形成在基板表面，也可从基板表面沿垂直方向三维地形成。而且，存储单元既可为存储1位(2值数据)的单层单元(Single-Level Cell，SLC)型，也可为存储多位的多层单元(Multi-Level Cell，MLC)型。

ECC电路130可通过命令或出货时的设定等来设为动作或非动作。当ECC电路130运行时，ECC电路130进行从存储单元阵列110读出的数据的错误检测/纠正，或者进行应对存储单元阵列110编程的数据的错误检测/纠正。

控制器150包含状态机(state machine)或者微控制器，控制快闪存储器的各动作。在读出动作中，对位线施加某正电压，对选择字线施加某电压(例如0V)，对非选择字线施加通过电压，对选择栅极信号SGD、选择栅极信号SGS施加正电压，对源极线施加0V。在编程动作中，对选择字线施加高电压的编程电压Vpgm，对非选择的字线施加中间电位，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，对位线供给与数据“0”或“1”相应的电位。在擦除动作中，对区块内的所有选择字线施加0V，对P阱施加高电压的擦除电压，将浮动栅极的电子抽出至基板，以区块为单位来擦除数据。

如图1的(A)及图1的(B)所示，页面缓冲器/读出电路170包括读出电路20及锁存电路30。一个页面缓冲器/读出电路170经由位线选择电路40而被偶数位线与奇数位线共用，因此，页面缓冲器/读出电路170包含一页面(例如32K)的数量。页面缓冲器/读出电路170或位线选择电路40是根据图1的(A)及图1的(B)所示的页面缓冲器控制12所生成的页面缓冲器控制信号而受到控制。

如上所述，内部电压生成电路190生成读出动作、编程动作、擦除动作时所需的各种电压。与读出动作时所使用的电压相关，内部电压生成电路190如图5所示，包含Vdd生成电路200、电荷泵210及调节器210。

Vdd生成电路200使用外部电源电压Vcc来生成内部电源电压Vdd。外部电源电压Vcc例如为3.3V，内部电源电压Vdd例如为1.8V。内部电源电压Vdd例如被用于页面缓冲器/读出电路170的电压供给节点V1或假想电源VIRPWR的电压。

电荷泵210使用外部电源电压Vcc来生成高电压Vxd。高电压例如为5.4V。高电压Vxd被用于用以生成位线侧选择晶体管的选择栅极线SGD或源极线侧选择晶体管的选择栅极线SGS的调节器或电平转换器(level shifter)。

调节器220使用由电荷泵210所生成的高电压Vxd来生成电压VYPASSB。电压VYPASSB例如为4.4V。电压VYPSSB被用于用以控制页面缓冲器/读出电路170的页面缓冲器控制信号(BLPRE、BLCN、BLSe/BLSo、YBLe/YBLo)等。

图6表示Vdd生成电路200的一例。Vdd生成电路200包括串联连接在外部电源电压Vcc与GND之间的电流路径的PMOS晶体管与电阻分割器，还包括运算放大器(operationalamplifier)，所述运算放大器对经电阻分割器分压的节点的电压与基准电压Vref进行比较，并基于所述比较结果来控制PMOS晶体管。输出端子输出将外部电源电压Vcc降压的内部电源电压Vdd。所述内部电源电压Vdd被供给至V1驱动电路或假想电源VIRPWR的驱动电路等。

将V1驱动电路的结构示于图7。V1驱动电路300是对页面缓冲器/读出电路170的电压供给节点V1进行驱动的电路。V1驱动电路300以内部电源电压Vdd来运行，包括：P型的上拉晶体管PU1、上拉晶体管PU2，并联连接在内部电源电压Vdd与输出节点V1之间；N型的下拉晶体管PD，连接在输出节点V1与GND之间；以及逆变器310、逆变器320、逆变器330，输出连接于这些晶体管PU1、PU2、PD的各栅极。对于逆变器310、逆变器320、逆变器330，输入来自控制器150的控制信号S1、控制信号S2、控制信号S3。

构成上拉晶体管PU1、上拉晶体管PU2、下拉晶体管PD、逆变器310、逆变器320、逆变器330的PMOS/NMOS晶体管是以内部电源电压Vdd的低电压(例如1.8V)受到驱动，晶体管的耐压小即可，栅极长Lg为0.3μm。

而且，上拉晶体管PU2的驱动能力构成为比上拉晶体管PU1的驱动能力强。即，上拉晶体管PU2的W/L比大于上拉晶体管PU1的W/L比，因此，上拉晶体管PU2导通时流动的漏极电流大于上拉晶体管PU1导通时流动的漏极电流。

当控制信号S1为H电平，控制信号S2为L电平，控制信号S3为H电平时，上拉晶体管PU1导通，上拉晶体管PU2断开，下拉晶体管PD断开，在输出节点V1生成驱动能力弱的电压Vdd。而且，当控制信号S1为L电平，控制信号S2为H电平，控制信号S3为H电平时，上拉晶体管PU1断开，上拉晶体管PU2导通，下拉晶体管PD断开，在输出节点V1生成驱动能力强的电压Vdd。或者，当控制信号S1为H电平，控制信号S2为H电平，控制信号S3为H电平时，上拉晶体管PU1导通，上拉晶体管PU2导通，下拉晶体管PD断开，在输出节点V1生成驱动能力弱的电压Vdd与驱动能力强的电压Vdd的合成电压。当控制信号S1、控制信号S2、控制信号S3为L电平时，上拉晶体管PU1、上拉晶体管PU2断开，下拉晶体管PD导通，在输出节点V1生成GND电平。

接下来，对本实施例的读出动作/校验读出时的位线的预充电动作进行说明。页面缓冲器/读出电路170的数量非常庞大(一页面为例如32K个)，当使页面缓冲器控制信号(例如BLPRE、BLCN、BLSe/BLSo、YBLe/YBLo)由L电平变化为H电平时，为了驱动这些控制信号而要消耗大的电流。而且，由于读出节点SNS的容量或以跨及区块间的方式而配线的位线的容量大，因此在经由读出节点SNS来对位线进行预充电时，消耗电流变大。

若使页面缓冲器控制信号一起由L迁移为H，则被用于页面缓冲器控制信号的电压VYPASSB会暂时下降。由于电压VYPASSB是利用高电压Vxd，因此高电压Vxd也会同时暂时下降。高电压Vxd被用于选择栅极信号SGS/SGS的生成或电平转换器，若高电压Vxd的压降大，则在最差的情况下，电平转换器有可能使输出反转而造成误动作。而且，若使预充电用的电流从电压供给节点V1一起流向位线，则内部电源电压Vdd会暂时下降，甚而外部电源电压Vcc会暂时下降，从而造成快闪存储器的动作发生堆积(stack)或重置(reset)。因此，理想的是，尽可能抑制进行位线的预充电时的波峰电流。

本实施例中，基于此种观点，关于同时切换(从L向H的迁移、或从H向L的迁移)多个页面缓冲器控制信号的操作，具有一个限制。这一限制是：当使页面缓冲器控制信号从L变化为H时，不同时切换由电压VYPASSB所生成的多个页面缓冲器控制信号。即，不将控制信号BLPRE、控制信号BLCN、控制信号BLSe/BLSo这三个控制信号同时切换为H电平。若将这三个控制信号同时切换为H电平，则电压VYPASSB会产生大的压降。其原因在于，页面缓冲器/读出电路170的晶体管的栅极电容大，若其存在与一页面相应的数量，则将它们驱动为H电平要消耗大的电流。换言之，当将这三个控制信号中的任一个切换为H电平时，允许同时切换除此以外的控制信号。例如，允许将电压供给节点V1切换为H电平，或者将控制信号YBLe/YBLo切换为L电平，或者将控制信号BLCLAMP切换为H电平。

而且，当将所述的三个控制信号中的任一个切换为H电平时，也允许同时切换选择栅极信号SGD/SGS。例如，选择栅极信号SGD被驱动为H电平。选择栅极信号是使用由电荷泵210所生成的高电压Vxd，但NAND串的位线侧选择晶体管或源极线侧选择晶体管与存储单元同样尺寸小，因此，这些晶体管的栅极电容充分小于页面缓冲器读出电路170或位线选择电路40的晶体管。因此，即使与页面缓冲器控制信号的切换为同时，因选择栅极线造成的电压Vxd的下降也能够忽略。

为了在节点TOBL生成VCLAMP1或VCLAMP2，控制信号BLCLAMP对栅极施加VCLAMP1+Vth或VCLAMP2+Vth的钳位电压。VCLAMP1+Vth、VCLAMP2+Vth有时需要高于Vcc的电压电平。但是，与所述的三个控制信号不同，由于是钳位电压，因此期待始终维持固定的电压电平。例如，当通过未图示的调节器而生成从VYPASSB降压的VCLAMP1+Vth、VCLAMP2+Vth时，因所述的三个控制信号的切换，控制信号BLCLAMP有可能暂时引起压降。因此，理想的是，由与VYPASSB不同的高于Vcc的调节电压进行降压而生成。例如，图5所示的电压生成电路190还包括与电荷泵210不同的另一电荷泵、及对由所述另一电荷泵所生成的高电压进行调节的另一调节器，控制信号BLCLAMP的钳位电压(VCLAMP1+Vth、VCLAMP2+Vth)是利用所述另一调节器的电压而生成。

接下来，参照图8的(A)及图8的(B)的序列来说明本实施例的具体的位线的预充电方法。此处，假设通过位线选择电路来选择偶数位线。

时刻t1：电压供给节点V1由GND电平切换为内部电源电压Vdd。控制器150经由控制信号S1、控制信号S2、控制信号S3而使V1驱动电路300(参照图7)的输出节点V1生成驱动能力弱的内部电源电压Vdd(例如1.8V)。即，使上拉晶体管PU1导通，使上拉晶体管PU2及下拉晶体管PD断开。

进而，在时刻t1，控制信号BLPRE由L电平驱动为H电平(例如4.4V)，晶体管BLPRE导通，选择栅极信号SGD由L电平驱动为H电平(例如4.5V)，位线侧选择晶体管导通。而且，控制信号YBLe由H电平迁移为L电平，晶体管YBLe断开，偶数位线GBLe从假想电源VIRPWR切断。这样，在读出节点SNS，以内部电源电压Vdd进行充电。此充电是利用驱动能力弱的内部电源电压Vdd，因此充电速度相对较慢。

时刻t2：控制信号BLCLAMP由L电平驱动为H电平(电压VCLAMP1+Vth)，晶体管BLCLAMP导通，且控制信号BLCN由L电平驱动为H电平(例如4.4V)，晶体管BLCN导通。存在Vcc＞VCLAMP1的关系。这样，在节点TOBL及节点BLS，以VCLAMP1的电压进行充电。Vth是晶体管BLCLAMP的阈值。

时刻t3：控制信号BLSe由L电平驱动为H电平(例如4.4V)，晶体管BLSe导通。由此，偶数位线GBLe连接于节点BLS，开始对偶数位线GBLe的预充电。此充电是利用驱动能力弱的内部电源电压Vdd，因此充电速度相对较慢。

时刻t4：在从时刻t3经过固定时间后的时刻t4，从电压供给节点V1供给的内部电源电压Vdd切换为强的驱动能力。控制器150经由控制信号S1、控制信号S2、控制信号S3来使V1驱动电路300的输出节点V1生成驱动能力强的内部电源电压Vdd(例如1.8V)。例如，使上拉晶体管PU1与上拉晶体管PU2导通，使下拉晶体管PD断开。由此，偶数位线GBLe通过驱动能力强的内部电源电压Vdd来急速充电。

在时刻t1～时刻t4，由于从电压供给节点V1供给的内部电源电压Vdd为弱的驱动能力，因此在时刻t4的时间点，节点SNS有可能仅仅被初始充电至比目标电压即Vdd低的电压。同样，节点TOBL、节点BLS、偶数位线GBLe有可能仅仅被初始充电至比目标电压即VCLAMP1低的电压。由于在时刻t4从电源供给节点V1供给的内部电源电压Vdd切换为强的驱动能力，因此节点SNS、节点TOBL、节点BLS、偶数位线GBLe分别被充电至目标电压，因此既能减小因电压供给节点V1引起的波峰电流，又能预充电至目标电压。

图8的(B)表示本实施例的预充电方法的四步骤，若将其与图2的(B)的以往的预充电方法的六步骤进行对比，则可知的是：在本实施例中，开始预充电的时刻为t4，与此相对，以往为时刻t6，本实施例的预充电的开始时刻变快。

以往的预充电方法是将钳位电压从VCLAMP2分为两阶段升压至VCLAMP1，但在本实施例中是一次生成VCLAMP1。关于此，产生两个担忧。一个是波峰电流，另一个是位线的预充电电压电平。

关于波峰电流，最大的波峰电流是在对容量大的读出节点SNS或位线的预充电开始后产生。本实施例中，如上所述，在时刻t1～时刻t4的期间，从电压供给节点V1供给的内部电源电压Vdd为弱的驱动能力，即，在时刻t1，使用弱的驱动能力来进行对读出节点SNS的初始充电，在时刻t2进行对节点BLS的初始充电，然后，在时刻t3，按顺序阶段性地开始对位线的初始充电，因此，因VCLAMP1的生成引起的波峰电流不会造成太大的问题。

另外，关于位线的预充电电压电平，若节点SNS及节点TOBL的电压急遽变化，则晶体管BLCLAMP会因耦合效应而暂时变得不稳定。尽管也受到工艺/电压/温度(ProcessVoltage Temperature，PVT)的条件影响，但不稳定的晶体管BLCLAMP有可能引起更大的预充电电压电平。但是，在本实施例中，在生成VCLAMP1时，在时刻t1～时刻t4的期间，使用驱动能力弱的内部电源电压Vdd，由此来抑制节点SNS及节点TOBL的急遽的电压变动。进而，时刻t4以后，使用驱动能力强的内部电源电压Vdd，但由于节点SNS及节点TOBL已预先进行了初始充电，只要充入与目标电压的差值，因此能够抑制此现象。

这样，根据本实施例，与以往的预充电方法相比，既能缩短直至开始预充电为止的时间，又能抑制波峰电流，进而，抑制非所需的预充电电压电平的生成。

本实施例的预充电方法也适用于通常的读出动作或编程动作时的校验读出。进而，本实施例的预充电方法也能够适用于与外部串行时钟信号同步地连续读出页面的动作。

对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的本发明的主旨的范围内，能够进行各种变形/变更。

Claims (13)

1.一种预充电方法，是与非型快闪存储器的位线的预充电方法，所述预充电方法是：

在第一时机，通过第一控制信号来使用于对读出节点施加预充电用电压的第一晶体管导通，

在第二时机，通过第二控制信号来使连接于所述读出节点且用于生成钳位电压的第二晶体管导通，且通过第三控制信号来使连接在第二晶体管与位线侧的节点之间的第三晶体管导通，

在第三时机，通过第四控制信号来使连接在所述位线侧的节点与位线之间的第四晶体管导通，

在所述第三时机后的第四时机，将连接到所述第一晶体管的电压供给节点的供给电压电平的驱动能力由低驱动能力切换为高驱动能力。

2.根据权利要求1所述的预充电方法，其中

预充电方法进而在所述第一时机，使连接于第一晶体管的所述电压供给节点从接地电平迁移至所述供给电压电平。

3.根据权利要求1或2所述的预充电方法，其中

在所述第一时机，通过第五控制信号来将连接在位线与假想电源之间的第五晶体管设为非导通。

4.根据权利要求1或2所述的预充电方法，其中

在所述第一时机，将与非串的位线侧晶体管设为导通。

5.根据权利要求1所述的预充电方法，其中

所述第一控制信号至所述第四控制信号在使第一晶体管至第四晶体管导通时被驱动为H电平。

6.一种半导体存储装置，包括：

与非型的存储单元阵列；

页面缓冲器/读出电路，连接于存储单元阵列；

位线选择电路，连接于所述页面缓冲器/读出电路；以及

读出部件，读出存储单元阵列的选择页面，

所述页面缓冲器/读出电路包含电压供给节点、连接在所述电压供给节点与读出节点之间的第一晶体管、连接于所述读出节点且生成钳位电压的第二晶体管、以及连接在第二晶体管与所述位线选择电路的节点之间的第三晶体管，

所述位线选择电路包含连接在所述位线选择电路的节点与位线之间的第四晶体管，

所述读出部件在第一时机，经由第一控制信号来使第一晶体管导通，

在第二时机，经由第二控制信号来使第二晶体管导通及经由第三控制信号来使第三晶体管导通，

在第三时机，经由第四控制信号来使第四晶体管导通，

在所述第三时机后的第四时机，将所述电压供给节点的供给电压电平的驱动能力由低驱动能力切换为高驱动能力。

7.根据权利要求6所述的半导体存储装置，其中

所述读出部件在所述第一时机，使所述电压供给节点从接地电平迁移至所述供给电压电平。

8.根据权利要求6所述的半导体存储装置，其中

所述位线选择电路包含连接在偶数位线与假想电源之间的第五晶体管、以及连接在奇数位线与假想电源之间的第六晶体管，

所述读出部件在所述第一时机，经由第五控制信号或第六控制信号来将第五或第六晶体管设为非导通，以阻断选择位线与假想电源之间的连接。

9.根据权利要求6所述的半导体存储装置，其中

所述读出部件在所述第一时机，经由选择栅极线来将与非串的位线侧晶体管设为导通。

10.根据权利要求6所述的半导体存储装置，其中

半导体存储装置还包含内部电压生成部件，

所述内部电压生成部件包括：内部电源电压生成电路，基于外部电源电压来生成内部电源电压；电荷泵，基于所述外部电源电压来生成高电压；以及调节器，基于由所述电荷泵所生成的高电压而生成经调节的电压，

所述读出部件使用由所述调节器所生成的电压来生成所述第一控制信号、第三控制信号及第四控制信号，且使用所述内部电源电压来生成所述电压供给节点的供给电压。

11.根据权利要求10所述的半导体存储装置，其中

所述内部电压生成部件包括：另一电荷泵，基于所述外部电源电压来生成高电压；以及另一调节器，基于由所述另一电荷泵所生成的高电压来生成经调节的电压，所述第二控制信号是使用由所述另一调节器所生成的电压而生成。

12.根据权利要求10所述的半导体存储装置，其中

所述内部电源电压生成电路基于来自所述读出部件的控制，而产生具有低驱动能力的所述内部电源电压直到所述第三时机之后的所述第四时机，在所述第四时机之后，产生具有高驱动能力的所述内部电源电压。

13.根据权利要求10所述的半导体存储装置，其中

所述读出部件使用由电荷泵所生成的高电压来生成选择栅极信号。