JP2003257193A - 低電圧不揮発性半導体メモリ装置 - Google Patents
低電圧不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 低電圧不揮発性半導体メモリ装置を提供す
る。 【解決手段】本発明による不揮発性半導体メモリ装置
は、ビットラインとページバッファ回路との間に連結さ
れるＮＭＯＳトランジスタを制御するためにバイアス電
圧を生成するバイアス回路を含む。前記バイアス回路は
読み出し動作のプリチャージ区間の間では、電源電圧よ
り高い第１電圧を前記バイアス電圧として発生し、前記
読み出し動作の感知区間の間では、前記電源電圧より低
い第２電圧を前記バイアス電圧として発生する。
る。 【解決手段】本発明による不揮発性半導体メモリ装置
は、ビットラインとページバッファ回路との間に連結さ
れるＮＭＯＳトランジスタを制御するためにバイアス電
圧を生成するバイアス回路を含む。前記バイアス回路は
読み出し動作のプリチャージ区間の間では、電源電圧よ
り高い第１電圧を前記バイアス電圧として発生し、前記
読み出し動作の感知区間の間では、前記電源電圧より低
い第２電圧を前記バイアス電圧として発生する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、さらに具体的には、電源電圧より高
い内部電圧を使用する低電圧不揮発性半導体メモリ装置
に関するものである。
関するものであり、さらに具体的には、電源電圧より高
い内部電圧を使用する低電圧不揮発性半導体メモリ装置
に関するものである。
【０００２】
【従来の技術】電子装置に実装される半導体メモリ装置
の動作電圧は徐々に低くなる一方、半導体メモリ装置の
集積度は徐々に増加している。半導体メモリ装置の動作
電圧が低くなることによって、ビットラインをプリチャ
ージするのに必要な時間は徐々に増加する。半導体メモ
リ装置の集積度が増加することによって、ビットライン
に連結されるメモリセルの数が増加し、また、これはビ
ットラインプリチャージ時間の増加原因になる。さら
に、動作電圧の減少に比例してビットラインのプリチャ
ージ電圧も減少する。これはメモリセルのドレイン−ソ
ース電圧を減少させる。メモリセルのドレイン−ソース
電圧が減少することによって、メモリセルを通じて流れ
るセル電流が減少する。これはビットラインの電圧がデ
ィベロップされるのにかかる時間が、増加することを意
味する。結果として、動作電圧が低くなることによっ
て、半導体メモリ装置の読み出し時間が増加する。
の動作電圧は徐々に低くなる一方、半導体メモリ装置の
集積度は徐々に増加している。半導体メモリ装置の動作
電圧が低くなることによって、ビットラインをプリチャ
ージするのに必要な時間は徐々に増加する。半導体メモ
リ装置の集積度が増加することによって、ビットライン
に連結されるメモリセルの数が増加し、また、これはビ
ットラインプリチャージ時間の増加原因になる。さら
に、動作電圧の減少に比例してビットラインのプリチャ
ージ電圧も減少する。これはメモリセルのドレイン−ソ
ース電圧を減少させる。メモリセルのドレイン−ソース
電圧が減少することによって、メモリセルを通じて流れ
るセル電流が減少する。これはビットラインの電圧がデ
ィベロップされるのにかかる時間が、増加することを意
味する。結果として、動作電圧が低くなることによっ
て、半導体メモリ装置の読み出し時間が増加する。
【０００３】
【発明が解決しようとする課題】本発明の目的は、低い
電源電圧の動作条件下で、読み出し時間を短縮させるこ
とができる低電圧半導体メモリ装置を提供することであ
る。
電源電圧の動作条件下で、読み出し時間を短縮させるこ
とができる低電圧半導体メモリ装置を提供することであ
る。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
めの本発明の特徴によれば、不揮発性半導体メモリ装置
は、複数のワードライン、複数のビットライン対及び前
記ワードラインと前記ビットラインとの交差領域に配列
された複数のメモリセルを具備するメモリセルアレイを
含む。複数のビットライン選択及びバイアス回路は前記
ビットライン対に各々連結され、前記複数のビットライ
ン選択及びバイアス回路の各々は対応する対のビットラ
インのうちいずれか一つを選択する。ページバッファ回
路は前記ビットライン選択及びバイアス回路に各々対応
し、ページバッファ回路の各々は対応するビットライン
選択及びバイアス回路によって選択されたビットライン
を通じて前記メモリセルアレイからデータを読み出す。
前記各ビットライン選択及びバイアス回路は対応する対
のビットラインのうち第１ビットラインと対応するペー
ジバッファ回路との間に連結される第１トランジスタ
と、対応する対のビットラインのうち第２ビットライン
と前記対応するページバッファ回路との間に連結される
第２トランジスタとを含む。バイアス回路は、読み出し
動作の間では、バイアス電圧を発生し、スイッチ回路は
前記各ビットライン選択及びバイアス回路の第１及び第
２トランジスタを各々制御するために第１及び第２バイ
アス信号を出力する。前記スイッチ回路は前記読み出し
動作の間では、前記第１及び第２バイアス信号のうちい
ずれか一つに前記バイアス電圧をロードする。前記バイ
アス回路は、前記読み出し動作のプリチャージ区間の間
では、電源電圧より高い第１電圧を有する前記バイアス
電圧を発生し、前記読み出し動作の感知区間の間では、
前記電源より低い第２電圧を有する前記バイアス電圧を
発生する。
めの本発明の特徴によれば、不揮発性半導体メモリ装置
は、複数のワードライン、複数のビットライン対及び前
記ワードラインと前記ビットラインとの交差領域に配列
された複数のメモリセルを具備するメモリセルアレイを
含む。複数のビットライン選択及びバイアス回路は前記
ビットライン対に各々連結され、前記複数のビットライ
ン選択及びバイアス回路の各々は対応する対のビットラ
インのうちいずれか一つを選択する。ページバッファ回
路は前記ビットライン選択及びバイアス回路に各々対応
し、ページバッファ回路の各々は対応するビットライン
選択及びバイアス回路によって選択されたビットライン
を通じて前記メモリセルアレイからデータを読み出す。
前記各ビットライン選択及びバイアス回路は対応する対
のビットラインのうち第１ビットラインと対応するペー
ジバッファ回路との間に連結される第１トランジスタ
と、対応する対のビットラインのうち第２ビットライン
と前記対応するページバッファ回路との間に連結される
第２トランジスタとを含む。バイアス回路は、読み出し
動作の間では、バイアス電圧を発生し、スイッチ回路は
前記各ビットライン選択及びバイアス回路の第１及び第
２トランジスタを各々制御するために第１及び第２バイ
アス信号を出力する。前記スイッチ回路は前記読み出し
動作の間では、前記第１及び第２バイアス信号のうちい
ずれか一つに前記バイアス電圧をロードする。前記バイ
アス回路は、前記読み出し動作のプリチャージ区間の間
では、電源電圧より高い第１電圧を有する前記バイアス
電圧を発生し、前記読み出し動作の感知区間の間では、
前記電源より低い第２電圧を有する前記バイアス電圧を
発生する。
【０００５】この実施形態において、前記バイアス回路
は、前記電源電圧が供給され、前記電源電圧より低い基
準電圧を発生する基準電圧発生回路と、前記電源電圧が
供給され、前記電源電圧より高い高電圧を発生する電荷
ポンプと、前記基準電圧と前記電源電圧が供給され、前
記感知区間を知らせる第１フラグ信号に応答して前記バ
イアス電圧として前記電源電圧より低い第１電圧を発生
する第１電圧レギュレータと、前記基準電圧、前記電源
電圧、及び前記高電圧が供給され、前記プリチャージ区
間を知らせる第２フラグ信号に応答して前記バイアス電
圧として前記電源電圧より高い第２電圧を発生する第２
電圧レギュレータとを含む。
は、前記電源電圧が供給され、前記電源電圧より低い基
準電圧を発生する基準電圧発生回路と、前記電源電圧が
供給され、前記電源電圧より高い高電圧を発生する電荷
ポンプと、前記基準電圧と前記電源電圧が供給され、前
記感知区間を知らせる第１フラグ信号に応答して前記バ
イアス電圧として前記電源電圧より低い第１電圧を発生
する第１電圧レギュレータと、前記基準電圧、前記電源
電圧、及び前記高電圧が供給され、前記プリチャージ区
間を知らせる第２フラグ信号に応答して前記バイアス電
圧として前記電源電圧より高い第２電圧を発生する第２
電圧レギュレータとを含む。
【０００６】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【０００７】図１は本発明の望ましい実施形態による不
揮発性半導体メモリ装置のブロック図である。図１を参
照すると、不揮発性半導体メモリ装置１００は、ＮＡＮ
Ｄフラッシュメモリ装置である。しかし、本実施形態の
技術的思想がＮＡＮＤフラッシュメモリ装置に限定され
ないことは、当業者に自明である。本実施形態の不揮発
性半導体メモリ装置１００は、データ情報を貯蔵するた
めのメモリセルアレイ１１０を含み、メモリセルアレイ
１１０には、図示しないが、複数のメモリセルが行（ま
たはワードライン）と列（またはビットライン）のマト
リックス形態に配列される。各列（またはビットライ
ン）はセルストリングに連結され、セルストリングは、
図示しないが、ストリング選択トランジスタ、接地選択
トランジスタ及びこれらの選択トランジスタの間に直列
連結された複数のメモリセルトランジスタを含む。メモ
リセルアレイ１１０に配列される列はビットライン選択
及びバイアス回路１２０に連結されている。説明の便宜
上、図１には二つのビットラインＢＬｅ、ＢＬｏとこれ
らに関連した構成要素とが図示されている。ビットライ
ン選択及びバイアス回路１２０はビットラインＢＬｅ、
ＢＬｏのうちいずれか一つを選択し、選択されたビット
ラインをページバッファ回路１３０に電気的に連結す
る。
揮発性半導体メモリ装置のブロック図である。図１を参
照すると、不揮発性半導体メモリ装置１００は、ＮＡＮ
Ｄフラッシュメモリ装置である。しかし、本実施形態の
技術的思想がＮＡＮＤフラッシュメモリ装置に限定され
ないことは、当業者に自明である。本実施形態の不揮発
性半導体メモリ装置１００は、データ情報を貯蔵するた
めのメモリセルアレイ１１０を含み、メモリセルアレイ
１１０には、図示しないが、複数のメモリセルが行（ま
たはワードライン）と列（またはビットライン）のマト
リックス形態に配列される。各列（またはビットライ
ン）はセルストリングに連結され、セルストリングは、
図示しないが、ストリング選択トランジスタ、接地選択
トランジスタ及びこれらの選択トランジスタの間に直列
連結された複数のメモリセルトランジスタを含む。メモ
リセルアレイ１１０に配列される列はビットライン選択
及びバイアス回路１２０に連結されている。説明の便宜
上、図１には二つのビットラインＢＬｅ、ＢＬｏとこれ
らに関連した構成要素とが図示されている。ビットライ
ン選択及びバイアス回路１２０はビットラインＢＬｅ、
ＢＬｏのうちいずれか一つを選択し、選択されたビット
ラインをページバッファ回路１３０に電気的に連結す
る。
【０００８】ビットライン選択及びバイアス回路１２０
は四つのＮＭＯＳトランジスタ１０〜１３を含む。ＮＭ
ＯＳトランジスタ１０はビットラインＢＬｅとページバ
ッファ回路１３０との間に連結され、制御信号ＢＬ＿Ｓ
ＨＵＴＯＦＦ＿ｅによって制御される。ＮＭＯＳトラン
ジスタ１１はビットラインＢＬｏとページバッファ回路
１３０との間に連結され、制御信号ＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｏによって制御される。ＮＭＯＳトランジスタ１２
はビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ
＿Ｐｏｗｅｒとの間に連結され、制御信号ＶＢＬｅによ
って制御される。ＮＭＯＳトランジスタ１３はビットラ
インＢＬｏと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅ
ｒとの間に連結され、制御信号ＶＢＬｏによって制御さ
れる。
は四つのＮＭＯＳトランジスタ１０〜１３を含む。ＮＭ
ＯＳトランジスタ１０はビットラインＢＬｅとページバ
ッファ回路１３０との間に連結され、制御信号ＢＬ＿Ｓ
ＨＵＴＯＦＦ＿ｅによって制御される。ＮＭＯＳトラン
ジスタ１１はビットラインＢＬｏとページバッファ回路
１３０との間に連結され、制御信号ＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｏによって制御される。ＮＭＯＳトランジスタ１２
はビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ
＿Ｐｏｗｅｒとの間に連結され、制御信号ＶＢＬｅによ
って制御される。ＮＭＯＳトランジスタ１３はビットラ
インＢＬｏと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅ
ｒとの間に連結され、制御信号ＶＢＬｏによって制御さ
れる。
【０００９】制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏ、ＢＬ
＿ＳＨＵＯＦＦ＿ｅはスイッチ回路（ＳＷ）１４０から
出力され、スイッチ回路１４０はバイアス回路１５０か
ら出力される電圧を制御信号ラインＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｅ及びＢＬ＿ＳＨＵＴＯＦＦ＿ｏのうちいずれか一
つに伝達する。例えば、ビットラインＢＬｅが選択され
た場合には、スイッチ回路１４０は読み出し動作のプリ
チャージ区間の間に、バイアス回路１５０から出力され
る電圧を信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達
し、読み出し動作の感知区間の間に、バイアス回路１５
０から出力される電圧を信号ラインＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｅに伝達する。スイッチ回路１４０は読み出し動作
のディベロップ区間の間に、信号ラインＢＬ＿ＳＨＵＴ
ＯＦＦ＿ｅ、ＢＬ＿ＳＨＵＴＯＦＦ＿ｏが接地電圧のロ
ーレベルに維持されるようにする。
＿ＳＨＵＯＦＦ＿ｅはスイッチ回路（ＳＷ）１４０から
出力され、スイッチ回路１４０はバイアス回路１５０か
ら出力される電圧を制御信号ラインＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｅ及びＢＬ＿ＳＨＵＴＯＦＦ＿ｏのうちいずれか一
つに伝達する。例えば、ビットラインＢＬｅが選択され
た場合には、スイッチ回路１４０は読み出し動作のプリ
チャージ区間の間に、バイアス回路１５０から出力され
る電圧を信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達
し、読み出し動作の感知区間の間に、バイアス回路１５
０から出力される電圧を信号ラインＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｅに伝達する。スイッチ回路１４０は読み出し動作
のディベロップ区間の間に、信号ラインＢＬ＿ＳＨＵＴ
ＯＦＦ＿ｅ、ＢＬ＿ＳＨＵＴＯＦＦ＿ｏが接地電圧のロ
ーレベルに維持されるようにする。
【００１０】ビットライン選択及びバイアス回路１２０
によって選択されるビットラインはページバッファ回路
１３０の感知ノードＳＯに連結される。ページバッファ
回路１３０は読み出し動作時に、選択されたビットライ
ンを通じてメモリセルのデータを感知する感知回路とし
て動作し、書き込み動作時に、ロードされたデータに従
って前記選択されたビットラインにプログラム電圧（例
えば、接地電圧）またはプログラム禁止電圧（例えば、
電源電圧）を供給する書き込みドライバとして動作す
る。ページバッファ回路１３０は三つのＮＭＯＳトラン
ジスタ１４、１５、１６、ＰＭＯＳトランジスタ１７及
びインバーター１８、１９で構成されるラッチＬＡＴを
含む。
によって選択されるビットラインはページバッファ回路
１３０の感知ノードＳＯに連結される。ページバッファ
回路１３０は読み出し動作時に、選択されたビットライ
ンを通じてメモリセルのデータを感知する感知回路とし
て動作し、書き込み動作時に、ロードされたデータに従
って前記選択されたビットラインにプログラム電圧（例
えば、接地電圧）またはプログラム禁止電圧（例えば、
電源電圧）を供給する書き込みドライバとして動作す
る。ページバッファ回路１３０は三つのＮＭＯＳトラン
ジスタ１４、１５、１６、ＰＭＯＳトランジスタ１７及
びインバーター１８、１９で構成されるラッチＬＡＴを
含む。
【００１１】図１に示したように、ＰＭＯＳトランジス
タ１７は、電源電圧Ｖｄｄと感知ノードＳＯとの間に連
結され、制御信号ＳＯ＿ＰＲＥによって制御される。第
１ラッチノードＮＤ１と接地電圧ＧＮＤとの間にはＮＭ
ＯＳトランジスタ１４、１５が直列連結されている。Ｎ
ＭＯＳトランジスタ１４のゲートは感知ノードＳＯに連
結され、ＮＭＯＳトランジスタ１５のゲートは制御信号
ＰＢ＿ＬＡＴを受け入れるように連結されている。ＮＭ
ＯＳトランジスタ１６は感知ノードＳＯと第２ラッチノ
ードＮＤ２との間に連結され、制御信号ＳＥＬＥＣＴに
よって制御される。第２ラッチノードＮＤ２は列ゲート
回路１６０を構成するＮＭＯＳトランジスタ２０、２１
を通じてデータラインＤＬに連結される。
タ１７は、電源電圧Ｖｄｄと感知ノードＳＯとの間に連
結され、制御信号ＳＯ＿ＰＲＥによって制御される。第
１ラッチノードＮＤ１と接地電圧ＧＮＤとの間にはＮＭ
ＯＳトランジスタ１４、１５が直列連結されている。Ｎ
ＭＯＳトランジスタ１４のゲートは感知ノードＳＯに連
結され、ＮＭＯＳトランジスタ１５のゲートは制御信号
ＰＢ＿ＬＡＴを受け入れるように連結されている。ＮＭ
ＯＳトランジスタ１６は感知ノードＳＯと第２ラッチノ
ードＮＤ２との間に連結され、制御信号ＳＥＬＥＣＴに
よって制御される。第２ラッチノードＮＤ２は列ゲート
回路１６０を構成するＮＭＯＳトランジスタ２０、２１
を通じてデータラインＤＬに連結される。
【００１２】続けて、図１を参照すると、バイアス回路
１５０は読み出し動作時に、選択されたビットラインに
連結されるＮＭＯＳトランジスタ１０または１１のゲー
トに印加される電圧を発生する。読み出し動作は、ビッ
トラインプリチャージ区間、ビットラインディベロップ
区間、及び感知区間に分けられる。バイアス回路１５０
は読み出し動作の各区間で電源電圧Ｖｄｄより高い電
圧、またはそれより低い電圧を生成するが、これは以下
に詳細に説明される。
１５０は読み出し動作時に、選択されたビットラインに
連結されるＮＭＯＳトランジスタ１０または１１のゲー
トに印加される電圧を発生する。読み出し動作は、ビッ
トラインプリチャージ区間、ビットラインディベロップ
区間、及び感知区間に分けられる。バイアス回路１５０
は読み出し動作の各区間で電源電圧Ｖｄｄより高い電
圧、またはそれより低い電圧を生成するが、これは以下
に詳細に説明される。
【００１３】バイアス回路１５０は基準電圧発生回路１
５１、電荷ポンプ１５２、第１電圧レギュレータ１５３
及び第２電圧レギュレータ１５４を含む。基準電圧発生
回路１５１は制御信号ＲＥＦ＿ＥＮに応答して基準電圧
Ｖｒｅｆを発生する。基準電圧発生回路１５１は図２に
示したように連結される三つの抵抗器２２、２３、２４
と三つのＮＭＯＳトランジスタ２５、２６、２７とを含
む。基準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮが
ハイレベルである時に、電源電圧Ｖｄｄを利用して基準
電圧Ｖｒｅｆを発生する。例えば、本実施形態に係る基
準電圧発生回路１５１は電源電圧Ｖｄｄが１．６Ｖであ
る時に、０．９Ｖの基準電圧Ｖｒｅｆを発生する。その
ように生成される基準電圧Ｖｒｅｆは第１電圧レギュレ
ータ１５３と第２電圧レギュレータ１５４に共に供給さ
れる。
５１、電荷ポンプ１５２、第１電圧レギュレータ１５３
及び第２電圧レギュレータ１５４を含む。基準電圧発生
回路１５１は制御信号ＲＥＦ＿ＥＮに応答して基準電圧
Ｖｒｅｆを発生する。基準電圧発生回路１５１は図２に
示したように連結される三つの抵抗器２２、２３、２４
と三つのＮＭＯＳトランジスタ２５、２６、２７とを含
む。基準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮが
ハイレベルである時に、電源電圧Ｖｄｄを利用して基準
電圧Ｖｒｅｆを発生する。例えば、本実施形態に係る基
準電圧発生回路１５１は電源電圧Ｖｄｄが１．６Ｖであ
る時に、０．９Ｖの基準電圧Ｖｒｅｆを発生する。その
ように生成される基準電圧Ｖｒｅｆは第１電圧レギュレ
ータ１５３と第２電圧レギュレータ１５４に共に供給さ
れる。
【００１４】再び、図１を参照すると、電荷ポンプ１５
２は読み出し動作を知らせる制御信号ＲＤ＿ＥＮと発振
信号ＰＵＭＰ＿ＯＳＣに応答して電源電圧Ｖｄｄより高
い電圧Ｖｐｕｍｐを発生する。電荷ポンプ１５２は図３
に示したように連結されるインバーター２８、３４とＰ
ＭＯＳトランジスタ２９〜３３とを含む。このような電
荷ポンプ１５２は、例えば、１．６Ｖの電源電圧Ｖｄｄ
を利用して５Ｖの高電圧Ｖｐｕｍｐを発生する。そのよ
うに生成される高電圧Ｖｐｕｍｐは第２電圧レギュレー
タ１５４に供給される。図１に示したように、バイアス
回路１５０の第１電圧レギュレータ１５３は、基準電圧
発生回路１５１からの基準電圧Ｖｒｅｆを受け入れ、読
み出し動作の感知区間を知らせる制御信号ＳＥＮＳＥに
応答して感知電圧Ｖｓｅｎを発生する。ここで、感知電
圧Ｖｓｅｎは電源電圧Ｖｄｄより低い電圧（例えば、
１．６Ｖの電源電圧に対して１．３Ｖ）である。第１電
圧レギュレータ１５３は二つのインバーター２８、３
６、五つのＰＭＯＳトランジスタ２９、３０、３１、３
５、３７、二つの抵抗器３８、３９及び四つのＮＭＯＳ
トランジスタ３２、３３、３４、４０を含み、図４に示
したように連結されている。
２は読み出し動作を知らせる制御信号ＲＤ＿ＥＮと発振
信号ＰＵＭＰ＿ＯＳＣに応答して電源電圧Ｖｄｄより高
い電圧Ｖｐｕｍｐを発生する。電荷ポンプ１５２は図３
に示したように連結されるインバーター２８、３４とＰ
ＭＯＳトランジスタ２９〜３３とを含む。このような電
荷ポンプ１５２は、例えば、１．６Ｖの電源電圧Ｖｄｄ
を利用して５Ｖの高電圧Ｖｐｕｍｐを発生する。そのよ
うに生成される高電圧Ｖｐｕｍｐは第２電圧レギュレー
タ１５４に供給される。図１に示したように、バイアス
回路１５０の第１電圧レギュレータ１５３は、基準電圧
発生回路１５１からの基準電圧Ｖｒｅｆを受け入れ、読
み出し動作の感知区間を知らせる制御信号ＳＥＮＳＥに
応答して感知電圧Ｖｓｅｎを発生する。ここで、感知電
圧Ｖｓｅｎは電源電圧Ｖｄｄより低い電圧（例えば、
１．６Ｖの電源電圧に対して１．３Ｖ）である。第１電
圧レギュレータ１５３は二つのインバーター２８、３
６、五つのＰＭＯＳトランジスタ２９、３０、３１、３
５、３７、二つの抵抗器３８、３９及び四つのＮＭＯＳ
トランジスタ３２、３３、３４、４０を含み、図４に示
したように連結されている。
【００１５】回路動作において、感知区間を示す制御信
号ＳＥＮＳＥがハイレベルになると、ＰＭＯＳトランジ
スタ２９はインバーター２８を通じて伝達される制御信
号ＳＥＮＳＥによってターンオンされる。ターンオンさ
れたトランジスタ２９を通じて電源電圧Ｖｄｄがトラン
ジスタ２９〜３４で構成される差動増幅器（または電圧
比較器）に供給される。差動増幅器が動作することによ
って、Ｖ１の電圧が基準電圧Ｖｒｅｆと比較される。差
動増幅器の初期動作区間では、基準電圧ＶｒｅｆがＶ１
の電圧より高いので、ＰＭＯＳトランジスタ３５はター
ンオンされる。したがって、Ｖｓｅｎの電圧は徐々に増
加し、差動増幅器の動作によって目標電圧に到達する。
さらに具体的に説明すると、次の通りである。Ｖｓｅｎ
の電圧が目標電圧より低ければ、Ｖ１の電圧が入力され
る差動増幅器の動作によってＶ２の電圧はさらに減少し
てＰＭＯＳトランジスタ３５が更に強く導通する。一
方、Ｖｓｅｎの電圧が目標電圧より高くなると、Ｖ１の
電圧が高くなる。これはＶ２の電圧が増加し、その結
果、ＰＭＯＳトランジスタ３５の弱く導通してＶｓｅｎ
の電圧が減少するからである。上述の動作の反復により
Ｖｓｅｎの電圧は目標電圧を有する。
号ＳＥＮＳＥがハイレベルになると、ＰＭＯＳトランジ
スタ２９はインバーター２８を通じて伝達される制御信
号ＳＥＮＳＥによってターンオンされる。ターンオンさ
れたトランジスタ２９を通じて電源電圧Ｖｄｄがトラン
ジスタ２９〜３４で構成される差動増幅器（または電圧
比較器）に供給される。差動増幅器が動作することによ
って、Ｖ１の電圧が基準電圧Ｖｒｅｆと比較される。差
動増幅器の初期動作区間では、基準電圧ＶｒｅｆがＶ１
の電圧より高いので、ＰＭＯＳトランジスタ３５はター
ンオンされる。したがって、Ｖｓｅｎの電圧は徐々に増
加し、差動増幅器の動作によって目標電圧に到達する。
さらに具体的に説明すると、次の通りである。Ｖｓｅｎ
の電圧が目標電圧より低ければ、Ｖ１の電圧が入力され
る差動増幅器の動作によってＶ２の電圧はさらに減少し
てＰＭＯＳトランジスタ３５が更に強く導通する。一
方、Ｖｓｅｎの電圧が目標電圧より高くなると、Ｖ１の
電圧が高くなる。これはＶ２の電圧が増加し、その結
果、ＰＭＯＳトランジスタ３５の弱く導通してＶｓｅｎ
の電圧が減少するからである。上述の動作の反復により
Ｖｓｅｎの電圧は目標電圧を有する。
【００１６】図１に示したように、第２電圧レギュレー
タ１５４には、電荷ポンプ１５２で生成される高電圧Ｖ
ｐｕｍｐと基準電圧発生回路１５１で生成される基準電
圧Ｖｒｅｆが共に供給される。第２電圧レギュレータ１
５４はプリチャージ区間を示す制御信号ＰＲＥＣＨＡＲ
ＧＥに応答してプリチャージ電圧Ｖｐｒｅを発生する。
ここで、プリチャージ電圧Ｖｐｒｅは電源電圧Ｖｄｄよ
り高い電圧（例えば、１．６Ｖの電源電圧に対して２．
１Ｖ）である。第２電圧レギュレータ１５４は二つのイ
ンバーター４１、４９、五つのＰＭＯＳトランジスタ４
２、４３、４４、４８、５０、二つの抵抗器５１、５
２、及び四つのＮＭＯＳトランジスタ４５、４６、４
７、５３を含み、図５に示したように連結されている。
タ１５４には、電荷ポンプ１５２で生成される高電圧Ｖ
ｐｕｍｐと基準電圧発生回路１５１で生成される基準電
圧Ｖｒｅｆが共に供給される。第２電圧レギュレータ１
５４はプリチャージ区間を示す制御信号ＰＲＥＣＨＡＲ
ＧＥに応答してプリチャージ電圧Ｖｐｒｅを発生する。
ここで、プリチャージ電圧Ｖｐｒｅは電源電圧Ｖｄｄよ
り高い電圧（例えば、１．６Ｖの電源電圧に対して２．
１Ｖ）である。第２電圧レギュレータ１５４は二つのイ
ンバーター４１、４９、五つのＰＭＯＳトランジスタ４
２、４３、４４、４８、５０、二つの抵抗器５１、５
２、及び四つのＮＭＯＳトランジスタ４５、４６、４
７、５３を含み、図５に示したように連結されている。
【００１７】回路動作において、プリチャージ区間を示
す制御信号ＰＲＥＣＨＡＲＧＥがハイレベルになると、
ＰＭＯＳトランジスタ４２はインバーター４１を通じて
伝達される制御信号ＰＲＥＣＨＡＲＧＥによってターン
オンされる。ターンオンされたトランジスタ４２を通じ
て電荷ポンプ１５２から供給される高電圧Ｖｐｕｍｐが
トランジスタ４２〜４７で構成される差動増幅器に供給
される。差動増幅器が動作することによって、Ｖ３の電
圧が基準電圧Ｖｒｅｆと比較される。差動増幅器の初期
動作の区間では、基準電圧ＶｒｅｆがＶ３の電圧より高
いので、ＰＭＯＳトランジスタ４８はターンオンされ
る。したがって、Ｖｐｒｅの電圧は徐々に増加し、作動
増幅器の動作によって、目標電圧に到達する。さらに具
体的に説明すると、次の通りである。Ｖｐｒｅの電圧が
目標電圧より低ければ、Ｖ３の電圧が入力される差動増
幅器の動作によってＶ４の電圧はさらに減少してＰＭＯ
Ｓトランジスタ４８が更に強く導通する。一方、Ｖｐｒ
ｅの電圧が目標電圧より高くなれば、Ｖ３の電圧が高く
なる。これはＶ４の電圧が増加し、その結果、ＰＭＯＳ
トランジスタ４８が弱く導通して、Ｖｐｒｅの電圧が減
少するからである。上述の動作の反復によりＶｐｒｅの
電圧は目標電圧を有する。
す制御信号ＰＲＥＣＨＡＲＧＥがハイレベルになると、
ＰＭＯＳトランジスタ４２はインバーター４１を通じて
伝達される制御信号ＰＲＥＣＨＡＲＧＥによってターン
オンされる。ターンオンされたトランジスタ４２を通じ
て電荷ポンプ１５２から供給される高電圧Ｖｐｕｍｐが
トランジスタ４２〜４７で構成される差動増幅器に供給
される。差動増幅器が動作することによって、Ｖ３の電
圧が基準電圧Ｖｒｅｆと比較される。差動増幅器の初期
動作の区間では、基準電圧ＶｒｅｆがＶ３の電圧より高
いので、ＰＭＯＳトランジスタ４８はターンオンされ
る。したがって、Ｖｐｒｅの電圧は徐々に増加し、作動
増幅器の動作によって、目標電圧に到達する。さらに具
体的に説明すると、次の通りである。Ｖｐｒｅの電圧が
目標電圧より低ければ、Ｖ３の電圧が入力される差動増
幅器の動作によってＶ４の電圧はさらに減少してＰＭＯ
Ｓトランジスタ４８が更に強く導通する。一方、Ｖｐｒ
ｅの電圧が目標電圧より高くなれば、Ｖ３の電圧が高く
なる。これはＶ４の電圧が増加し、その結果、ＰＭＯＳ
トランジスタ４８が弱く導通して、Ｖｐｒｅの電圧が減
少するからである。上述の動作の反復によりＶｐｒｅの
電圧は目標電圧を有する。
【００１８】以上の説明から分かるように、ＮＭＯＳト
ランジスタ１０または１１のゲートに印加される制御信
号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅまたはＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｏはバイアス回路１５０で生成される電圧Ｖｐｒ
ｅ、ＧＮＤまたはＶｓｅｎを有する。すなわち、読み出
し動作のプリチャージ区間の間、またはプリチャージ区
間を知らせる制御信号ＰＲＥＣＨＡＲＧＥがハイレベル
に維持される間では、第１電圧発生器を構成する基準電
圧発生回路１５１、電荷ポンプ１５２及び第２電圧レギ
ュレータ１５４を通じて電源電圧Ｖｄｄより高いプリチ
ャージ電圧Ｖｐｒｅが生成される。そのように生成され
る電圧Ｖｐｒｅはスイッチ回路１４０を通じて選択され
たビットラインのＮＭＯＳトランジスタに連結された信
号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ／ｏにロードされ
る。この時に、選択されなかったビットラインのＮＭＯ
Ｓトランジスタに連結された信号ラインはスイッチ回路
１４０を通じて接地電圧を有する。読み出し動作の感知
区間の間、または感知区間を知らせる制御信号ＳＥＮＳ
Ｅがハイレベルに維持される間では、第２電圧発生器を
構成する基準電圧発生回路１５１及び第１電圧レギュレ
ータ１５３を通じて電源電圧Ｖｄｄより低い感知電圧Ｖ
ｓｅｎが生成される。そのように生成される電圧Ｖｓｅ
ｎはスイッチ回路１４０を通じて選択されたビットライ
ンのＮＭＯＳトランジスタに連結された信号ラインＢＬ
＿ＳＨＵＴＯＦＦ＿ｅ／ｏにロードされる。この時に、
選択されなかったビットラインのＮＭＯＳトランジスタ
に連結された信号ラインは接地電圧を有する。
ランジスタ１０または１１のゲートに印加される制御信
号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅまたはＢＬ＿ＳＨＵＴＯＦ
Ｆ＿ｏはバイアス回路１５０で生成される電圧Ｖｐｒ
ｅ、ＧＮＤまたはＶｓｅｎを有する。すなわち、読み出
し動作のプリチャージ区間の間、またはプリチャージ区
間を知らせる制御信号ＰＲＥＣＨＡＲＧＥがハイレベル
に維持される間では、第１電圧発生器を構成する基準電
圧発生回路１５１、電荷ポンプ１５２及び第２電圧レギ
ュレータ１５４を通じて電源電圧Ｖｄｄより高いプリチ
ャージ電圧Ｖｐｒｅが生成される。そのように生成され
る電圧Ｖｐｒｅはスイッチ回路１４０を通じて選択され
たビットラインのＮＭＯＳトランジスタに連結された信
号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ／ｏにロードされ
る。この時に、選択されなかったビットラインのＮＭＯ
Ｓトランジスタに連結された信号ラインはスイッチ回路
１４０を通じて接地電圧を有する。読み出し動作の感知
区間の間、または感知区間を知らせる制御信号ＳＥＮＳ
Ｅがハイレベルに維持される間では、第２電圧発生器を
構成する基準電圧発生回路１５１及び第１電圧レギュレ
ータ１５３を通じて電源電圧Ｖｄｄより低い感知電圧Ｖ
ｓｅｎが生成される。そのように生成される電圧Ｖｓｅ
ｎはスイッチ回路１４０を通じて選択されたビットライ
ンのＮＭＯＳトランジスタに連結された信号ラインＢＬ
＿ＳＨＵＴＯＦＦ＿ｅ／ｏにロードされる。この時に、
選択されなかったビットラインのＮＭＯＳトランジスタ
に連結された信号ラインは接地電圧を有する。
【００１９】ビットラインプリチャージ区間では、ＮＭ
ＯＳトランジスタ１０または１１のゲート電圧が電源電
圧Ｖｄｄより高いので、選択されたビットラインは短時
間で相対的に高い電圧にプリチャージされうる。これは
メモリセルのドレイン−ソース電圧が相対的に増加する
からである。メモリセルのドレイン−ソース電圧が増加
することによって、メモリセルを通じて流れるセル電流
が増加する。これはビットラインの電圧がディベロップ
されるのにかかる時間が相対的に短縮されることを意味
する。その結果、動作電圧が低くなることによって、読
み出し時間が増加することを防止することができる。
ＯＳトランジスタ１０または１１のゲート電圧が電源電
圧Ｖｄｄより高いので、選択されたビットラインは短時
間で相対的に高い電圧にプリチャージされうる。これは
メモリセルのドレイン−ソース電圧が相対的に増加する
からである。メモリセルのドレイン−ソース電圧が増加
することによって、メモリセルを通じて流れるセル電流
が増加する。これはビットラインの電圧がディベロップ
されるのにかかる時間が相対的に短縮されることを意味
する。その結果、動作電圧が低くなることによって、読
み出し時間が増加することを防止することができる。
【００２０】図６は本発明による不揮発性半導体メモリ
装置の読み出し動作を説明するための動作タイミング図
である。本実施形態に係る不揮発性半導体メモリ装置の
読み出し動作について参照図面に基づいて、以下、詳細
に説明される。説明の便宜上、ビットラインＢＬｅが選
択され、ビットラインＢＬｏが選択されないと仮定し
て、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅがスイッチ回
路１４０を通じてバイアス回路１５０の出力電圧から供
給され、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｏがスイッ
チ回路１４０を通じて接地されると仮定する。
装置の読み出し動作を説明するための動作タイミング図
である。本実施形態に係る不揮発性半導体メモリ装置の
読み出し動作について参照図面に基づいて、以下、詳細
に説明される。説明の便宜上、ビットラインＢＬｅが選
択され、ビットラインＢＬｏが選択されないと仮定し
て、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅがスイッチ回
路１４０を通じてバイアス回路１５０の出力電圧から供
給され、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｏがスイッ
チ回路１４０を通じて接地されると仮定する。
【００２１】読み出し動作を知らせる制御信号ＲＤ＿Ｅ
Ｎがローレベルからハイレベルに遷移すると同時に、基
準電圧発生回路１５１を活性化させるために制御信号Ｒ
ＥＦ＿ＥＮがローレベルからハイレベルに遷移する。基
準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮのローか
らハイへの遷移に応答して基準電圧Ｖｒｅｆ（この実施
形態では、約０．９Ｖ）を発生する。電荷ポンプ１５２
は制御信号ＲＤ＿ＥＮのローからハイへの遷移時に、発
振信号ＰＵＭＰ＿ＯＳＣに応答して高電圧Ｖｐｕｍｐ
（この実施形態では、約５Ｖ）を発生する。これと同時
に、ビットラインＢＬｅ、ＢＬｏは共に０Ｖに放電され
る。すなわち、電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗ
ｅｒには０Ｖの電圧が供給され、信号ラインＶＢＬｅ、
ＶＢＬｏには電源電圧Ｖｄｄが供給されることによっ
て、ビットラインＢＬｅ、ＢＬｏは０Ｖの電圧供給ライ
ンＶｉｒｔｕａｌ＿Ｐｏｗｅｒに電気的に連結される。
したがって、ビットラインＢＬｅ、ＢＬｏは共に０Ｖに
放電される。
Ｎがローレベルからハイレベルに遷移すると同時に、基
準電圧発生回路１５１を活性化させるために制御信号Ｒ
ＥＦ＿ＥＮがローレベルからハイレベルに遷移する。基
準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮのローか
らハイへの遷移に応答して基準電圧Ｖｒｅｆ（この実施
形態では、約０．９Ｖ）を発生する。電荷ポンプ１５２
は制御信号ＲＤ＿ＥＮのローからハイへの遷移時に、発
振信号ＰＵＭＰ＿ＯＳＣに応答して高電圧Ｖｐｕｍｐ
（この実施形態では、約５Ｖ）を発生する。これと同時
に、ビットラインＢＬｅ、ＢＬｏは共に０Ｖに放電され
る。すなわち、電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗ
ｅｒには０Ｖの電圧が供給され、信号ラインＶＢＬｅ、
ＶＢＬｏには電源電圧Ｖｄｄが供給されることによっ
て、ビットラインＢＬｅ、ＢＬｏは０Ｖの電圧供給ライ
ンＶｉｒｔｕａｌ＿Ｐｏｗｅｒに電気的に連結される。
したがって、ビットラインＢＬｅ、ＢＬｏは共に０Ｖに
放電される。
【００２２】この実施形態において、図６に示したよう
に、ＮＭＯＳトランジスタ１２のゲートに印加されるＶ
ＢＬｅ信号は所定の時間の間ハイに維持される一方、Ｎ
ＭＯＳトランジスタ１３のゲートに印加されるＶＢＬｏ
信号は続けてハイに維持される。これは選択されなかっ
たビットラインＢＬｏが読み出し動作の間では、接地電
圧ＧＮＤを有することを意味する。以後、読み出される
データを貯蔵するために、ページバッファ回路１３０の
ラッチＬＡＴの第１ラッチノードＮＤ１がハイレベルの
電源電圧Ｖｄｄを有するように、第２ラッチノードＮＤ
２が０Ｖに放電される。例えば、データラインＤＬを０
Ｖに維持した状態で列選択信号ＹＡｉ、ＹＢｉをハイに
活性化させることによって、第２ラッチノードＮＤ２が
０Ｖに放電される。
に、ＮＭＯＳトランジスタ１２のゲートに印加されるＶ
ＢＬｅ信号は所定の時間の間ハイに維持される一方、Ｎ
ＭＯＳトランジスタ１３のゲートに印加されるＶＢＬｏ
信号は続けてハイに維持される。これは選択されなかっ
たビットラインＢＬｏが読み出し動作の間では、接地電
圧ＧＮＤを有することを意味する。以後、読み出される
データを貯蔵するために、ページバッファ回路１３０の
ラッチＬＡＴの第１ラッチノードＮＤ１がハイレベルの
電源電圧Ｖｄｄを有するように、第２ラッチノードＮＤ
２が０Ｖに放電される。例えば、データラインＤＬを０
Ｖに維持した状態で列選択信号ＹＡｉ、ＹＢｉをハイに
活性化させることによって、第２ラッチノードＮＤ２が
０Ｖに放電される。
【００２３】上述の動作が完了すると、次の段階を通じ
て選択されたメモリセルのデータが読み出される。第１
段階は、選択されたビットラインＢＬｅを充電するプリ
チャージ段階であり、第２段階は、選択されたビットラ
インＢＬｅの電圧レベルがメモリセルの状態に従って減
少、またはそのまま維持されるディベロップ段階であ
り、第３段階は、選択されたビットラインＢＬｅの電圧
を感知する感知段階である。
て選択されたメモリセルのデータが読み出される。第１
段階は、選択されたビットラインＢＬｅを充電するプリ
チャージ段階であり、第２段階は、選択されたビットラ
インＢＬｅの電圧レベルがメモリセルの状態に従って減
少、またはそのまま維持されるディベロップ段階であ
り、第３段階は、選択されたビットラインＢＬｅの電圧
を感知する感知段階である。
【００２４】先ず、選択されたビットラインＢＬｅを所
定の電圧に充電するために、制御信号ＳＯ＿ＰＲＥはハ
イレベルからローレベルに遷移し、その結果、感知ノー
ドＳＯがＰＭＯＳトランジスタ１７を通じて電源電圧Ｖ
ｄｄに充電される。これと同時に、プリチャージ区間を
知らせる制御信号ＰＲＥＣＨＡＲＧＥがローレベルから
ハイレベルに遷移する。制御信号ＰＲＥＣＨＡＲＧＥは
所定の時間の間、ハイレベルに維持される。制御信号Ｐ
ＲＥＣＨＡＲＧＥがハイレベルになることによって、第
２電圧レギュレータ１５４は電荷ポンプ１５２からの高
電圧Ｖｐｕｍｐを利用して電源電圧Ｖｄｄ（例えば、
１．６Ｖ）より高いプリチャージ電圧Ｖｐｒｅ（例え
ば、２．１Ｖ）を発生する。そのように生成された電圧
Ｖｐｒｅはスイッチ回路１４０を通じて信号ラインＢＬ
＿ＳＨＵＴＯＦＦ＿ｅに伝達される。ＮＭＯＳトランジ
スタ１０は電圧Ｖｐｒｅを有する制御信号ＢＬ＿ＳＨＵ
ＴＯＦＦ＿ｅによってターンオンされ、ターンオンされ
たトランジスタ１０を通じて感知ノードＳＯからビット
ラインＢＬｅに所定の電流が供給される。ビットライン
ＢＬｅのプリチャージ電圧はトランジスタ１０のゲート
電圧でトランジスタ１０のしきい値電圧を引いた電圧に
なる。例えば、ＮＭＯＳトランジスタ１０のしきい値電
圧Ｖｔｈが０．６Ｖであると仮定すれば、ビットライン
ＢＬｅのプリチャージ電圧は１．５Ｖ（Ｖｐｒｅ−Ｖｔ
ｈ＝２．１Ｖ−０．６Ｖ）になる。
定の電圧に充電するために、制御信号ＳＯ＿ＰＲＥはハ
イレベルからローレベルに遷移し、その結果、感知ノー
ドＳＯがＰＭＯＳトランジスタ１７を通じて電源電圧Ｖ
ｄｄに充電される。これと同時に、プリチャージ区間を
知らせる制御信号ＰＲＥＣＨＡＲＧＥがローレベルから
ハイレベルに遷移する。制御信号ＰＲＥＣＨＡＲＧＥは
所定の時間の間、ハイレベルに維持される。制御信号Ｐ
ＲＥＣＨＡＲＧＥがハイレベルになることによって、第
２電圧レギュレータ１５４は電荷ポンプ１５２からの高
電圧Ｖｐｕｍｐを利用して電源電圧Ｖｄｄ（例えば、
１．６Ｖ）より高いプリチャージ電圧Ｖｐｒｅ（例え
ば、２．１Ｖ）を発生する。そのように生成された電圧
Ｖｐｒｅはスイッチ回路１４０を通じて信号ラインＢＬ
＿ＳＨＵＴＯＦＦ＿ｅに伝達される。ＮＭＯＳトランジ
スタ１０は電圧Ｖｐｒｅを有する制御信号ＢＬ＿ＳＨＵ
ＴＯＦＦ＿ｅによってターンオンされ、ターンオンされ
たトランジスタ１０を通じて感知ノードＳＯからビット
ラインＢＬｅに所定の電流が供給される。ビットライン
ＢＬｅのプリチャージ電圧はトランジスタ１０のゲート
電圧でトランジスタ１０のしきい値電圧を引いた電圧に
なる。例えば、ＮＭＯＳトランジスタ１０のしきい値電
圧Ｖｔｈが０．６Ｖであると仮定すれば、ビットライン
ＢＬｅのプリチャージ電圧は１．５Ｖ（Ｖｐｒｅ−Ｖｔ
ｈ＝２．１Ｖ−０．６Ｖ）になる。
【００２５】制御信号ＰＲＥＣＨＡＲＧＥがハイレベル
からローレベルに遷移することによって、第２電圧レギ
ュレータ１５４は非活性化される。この時に、上述のよ
うに、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅはスイッチ
回路１４０を通じて０Ｖを有し、その結果、プリチャー
ジされたビットラインＢＬｅは感知ノードＳＯと電気的
に切断される。このような条件で、選択されたビットラ
インＢＬｅに連結されたメモリセルのオン／オフ状態に
従ってビットラインＢＬｅ電圧が減少、またはそのまま
維持される。選択されたメモリセルが“０”データを貯
蔵している場合では、メモリセルはオフ状態になり、図
６の実線で表示したように、ビットラインＢＬｅのプリ
チャージ電圧１．５Ｖはそのまま維持される。選択され
たメモリセルが“１”データを貯蔵している場合では、
メモリセルはオン状態になり、プリチャージ電圧１．５
Ｖを有するビットラインＢＬｅはオン状態のメモリセル
を通じて接地される。すなわち、ビットラインＢＬｅの
プリチャージ電圧は、図６の点線で示したように、１．
５Ｖで接地電圧ＧＮＤに向けて徐々に低くなる。このよ
うなディベロップ過程を通じて選択されたビットライン
ＢＬｅの電圧レベルが決められる。
からローレベルに遷移することによって、第２電圧レギ
ュレータ１５４は非活性化される。この時に、上述のよ
うに、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅはスイッチ
回路１４０を通じて０Ｖを有し、その結果、プリチャー
ジされたビットラインＢＬｅは感知ノードＳＯと電気的
に切断される。このような条件で、選択されたビットラ
インＢＬｅに連結されたメモリセルのオン／オフ状態に
従ってビットラインＢＬｅ電圧が減少、またはそのまま
維持される。選択されたメモリセルが“０”データを貯
蔵している場合では、メモリセルはオフ状態になり、図
６の実線で表示したように、ビットラインＢＬｅのプリ
チャージ電圧１．５Ｖはそのまま維持される。選択され
たメモリセルが“１”データを貯蔵している場合では、
メモリセルはオン状態になり、プリチャージ電圧１．５
Ｖを有するビットラインＢＬｅはオン状態のメモリセル
を通じて接地される。すなわち、ビットラインＢＬｅの
プリチャージ電圧は、図６の点線で示したように、１．
５Ｖで接地電圧ＧＮＤに向けて徐々に低くなる。このよ
うなディベロップ過程を通じて選択されたビットライン
ＢＬｅの電圧レベルが決められる。
【００２６】図６に示したように、ビットラインＢＬｅ
のディベロップ過程が完了すると、感知区間を知らせる
制御信号ＳＥＮＳＥがローレベルからハイレベルに遷移
する。第１電圧レギュレータ１５３はハイレベルの制御
信号ＳＥＮＳＥに応答して電源電圧Ｖｄｄ（例えば、
１．６Ｖ）より低い感知電圧Ｖｓｅｎ（例えば、１．３
Ｖ）を発生する。そのように生成された電圧Ｖｓｅｎは
スイッチ回路１４０を通じて信号ラインＢＬ＿ＳＨＵＴ
ＯＦＦ＿ｅに伝達される。ＮＭＯＳトランジスタ１０は
電圧Ｖｓｅｎを有する制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿
ｅによってターンオンされる。この時に、ＮＭＯＳトラ
ンジスタ１０はビットラインＢＬｅの電圧に従ってター
ンオンまたはターンオフされる。
のディベロップ過程が完了すると、感知区間を知らせる
制御信号ＳＥＮＳＥがローレベルからハイレベルに遷移
する。第１電圧レギュレータ１５３はハイレベルの制御
信号ＳＥＮＳＥに応答して電源電圧Ｖｄｄ（例えば、
１．６Ｖ）より低い感知電圧Ｖｓｅｎ（例えば、１．３
Ｖ）を発生する。そのように生成された電圧Ｖｓｅｎは
スイッチ回路１４０を通じて信号ラインＢＬ＿ＳＨＵＴ
ＯＦＦ＿ｅに伝達される。ＮＭＯＳトランジスタ１０は
電圧Ｖｓｅｎを有する制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿
ｅによってターンオンされる。この時に、ＮＭＯＳトラ
ンジスタ１０はビットラインＢＬｅの電圧に従ってター
ンオンまたはターンオフされる。
【００２７】オフ状態のメモリセルがビットラインＢＬ
ｅに連結される場合に、ビットラインＢＬｅは初期にプ
リチャージ電圧を有する。感知ノードＳＯが電源電圧Ｖ
ｄｄを有し、ビットラインＢＬｅが約１．５Ｖの電圧を
有し、ＮＭＯＳトランジスタ１０のゲート電圧が１．３
Ｖであるので、ＮＭＯＳトランジスタ１０はシャットオ
フされる。結果的に、感知ノードＳＯの電圧は、図６の
実線で示したように、電源電圧に維持される。一方、オ
ン状態のメモリセルがビットラインＢＬｅに連結される
場合に、ビットラインＢＬｅの電圧は初期にプリチャー
ジされた電圧で徐々に低くなるので、ＮＭＯＳトランジ
スタ１０はターンオンされる。結果的に、感知ノードＳ
Ｏの電圧は、図６の点線で示したように、電源電圧Ｖｄ
ｄから接地電圧に向けて徐々に低くなる。
ｅに連結される場合に、ビットラインＢＬｅは初期にプ
リチャージ電圧を有する。感知ノードＳＯが電源電圧Ｖ
ｄｄを有し、ビットラインＢＬｅが約１．５Ｖの電圧を
有し、ＮＭＯＳトランジスタ１０のゲート電圧が１．３
Ｖであるので、ＮＭＯＳトランジスタ１０はシャットオ
フされる。結果的に、感知ノードＳＯの電圧は、図６の
実線で示したように、電源電圧に維持される。一方、オ
ン状態のメモリセルがビットラインＢＬｅに連結される
場合に、ビットラインＢＬｅの電圧は初期にプリチャー
ジされた電圧で徐々に低くなるので、ＮＭＯＳトランジ
スタ１０はターンオンされる。結果的に、感知ノードＳ
Ｏの電圧は、図６の点線で示したように、電源電圧Ｖｄ
ｄから接地電圧に向けて徐々に低くなる。
【００２８】前者の場合に、感知ノードＳＯが電源電圧
Ｖｄｄに維持されるので、ＮＭＯＳトランジスタ１４が
ターンオンされる。制御信号ＰＢ＿ＬＡＴがパルス形態
で活性化されることによって、第１ラッチノードＮＤ１
はターンオンされたトランジスタ１４、１５を通じて接
地電圧ＧＮＤと連結される。後者の場合に、感知ノード
ＳＯがトランジスタ１４のしきい値電圧より低くなるの
で、ＮＭＯＳトランジスタ１４はターンオフされる。制
御信号ＰＢ＿ＬＡＴがパルス形態で活性化されても、第
１ラッチノードＮＤ１は初期に設定された電圧Ｖｄｄに
維持される。このような過程を通じてメモリセルに貯蔵
されたデータが感知及びラッチされる。そのように感知
及びラッチされたデータは、最終的に、列ゲート回路１
６０を通じてデータラインＤＬに伝達される。
Ｖｄｄに維持されるので、ＮＭＯＳトランジスタ１４が
ターンオンされる。制御信号ＰＢ＿ＬＡＴがパルス形態
で活性化されることによって、第１ラッチノードＮＤ１
はターンオンされたトランジスタ１４、１５を通じて接
地電圧ＧＮＤと連結される。後者の場合に、感知ノード
ＳＯがトランジスタ１４のしきい値電圧より低くなるの
で、ＮＭＯＳトランジスタ１４はターンオフされる。制
御信号ＰＢ＿ＬＡＴがパルス形態で活性化されても、第
１ラッチノードＮＤ１は初期に設定された電圧Ｖｄｄに
維持される。このような過程を通じてメモリセルに貯蔵
されたデータが感知及びラッチされる。そのように感知
及びラッチされたデータは、最終的に、列ゲート回路１
６０を通じてデータラインＤＬに伝達される。
【００２９】以上のように、本実施形態に係る回路の構
成及び動作を上述の説明及び図面に従って図示したが、
これは一例を挙げて説明したことに過ぎず、本発明の技
術的思想及び範囲を逸脱しない範囲内で多様な変化及び
変更が可能なことはもちろんである。例えば、一つのビ
ットラインに一つのページバッファ回路が連結される構
造を有する半導体メモリ装置にも図１に示したバイアス
回路が適用されうる。
成及び動作を上述の説明及び図面に従って図示したが、
これは一例を挙げて説明したことに過ぎず、本発明の技
術的思想及び範囲を逸脱しない範囲内で多様な変化及び
変更が可能なことはもちろんである。例えば、一つのビ
ットラインに一つのページバッファ回路が連結される構
造を有する半導体メモリ装置にも図１に示したバイアス
回路が適用されうる。
【００３０】
【発明の効果】上述のように、ビットラインプリチャー
ジ区間で、ビットラインと感知回路との間に連結された
ＮＭＯＳトランジスタのゲート電圧を電源電圧Ｖｄｄよ
り高く設定することによって、選択されたビットライン
は短時間で相対的に高い電圧にプリチャージされうる。
これによってメモリ装置が低い電源電圧で動作する時で
も、メモリセルのドレイン−ソース電圧が相対的に増加
する。メモリセルのドレイン−ソース電圧が増加するこ
とによって、メモリセルを通じて流れるセル電流が増加
する。これはビットラインの電圧がディベロップされる
のにかかる時間が相対的に短縮されることを意味する。
結果として、電源電圧が低くなることによって、読み出
し時間が増加することを防止することができる。
ジ区間で、ビットラインと感知回路との間に連結された
ＮＭＯＳトランジスタのゲート電圧を電源電圧Ｖｄｄよ
り高く設定することによって、選択されたビットライン
は短時間で相対的に高い電圧にプリチャージされうる。
これによってメモリ装置が低い電源電圧で動作する時で
も、メモリセルのドレイン−ソース電圧が相対的に増加
する。メモリセルのドレイン−ソース電圧が増加するこ
とによって、メモリセルを通じて流れるセル電流が増加
する。これはビットラインの電圧がディベロップされる
のにかかる時間が相対的に短縮されることを意味する。
結果として、電源電圧が低くなることによって、読み出
し時間が増加することを防止することができる。
【図１】本発明による不揮発性半導体メモリ装置のブロ
ック図である。
ック図である。
【図２】図１に示した基準電圧発生回路の望ましい実施
形態である。
形態である。
【図３】図１に示した電荷ポンプ回路の望ましい実施形
態である。
態である。
【図４】図１に示した第１電圧レギュレータ回路の望ま
しい実施形態である。
しい実施形態である。
【図５】図１に示した第２電圧レギュレータ回路の望ま
しい実施形態である。
しい実施形態である。
【図６】本発明による不揮発性半導体メモリ装置の読み
出し動作を説明するための動作タイミング図である。
出し動作を説明するための動作タイミング図である。
１００ 不揮発性半導体メモリ装置
１１０ メモリセルアレイ
１２０ ビットライン選択及びバイアス回路
１３０ ページバッファ回路
１４０ スイッチ回路
１５０ バイアス回路
１６０ 列ゲート回路
フロントページの続き
(72)発明者 李景翰
大韓民国京畿道龍仁市器興邑農書里７−１
番地
Ｆターム(参考） 5B025 AD05 AD10 AD11 AE07
Claims (7)
- 【請求項１】 メモリセルに連結されるビットライン
と、 前記メモリセルに貯蔵されるデータを感知する感知回路
と、 前記ビットラインと前記感知回路との間に連結され、所
定のバイアス信号によって制御されるトランジスタと、 読み出し動作を知らせる制御信号に応答して前記バイア
ス信号を発生するバイアス回路と、 を含み、前記バイアス回路は、前記読み出し動作のプリ
チャージ区間の間では、電源電圧より高い第１電圧を有
する前記バイアス信号を発生し、前記読み出し動作の感
知区間の間では、前記電源電圧より低い第２電圧を有す
る前記バイアス信号を発生することを特徴とする不揮発
性半導体メモリ装置。 - 【請求項２】 前記バイアス回路は、 前記バイアス信号を出力するための出力端子と、 前記出力端子に連結され、前記プリチャージ区間を知ら
せる第１フラグ信号に応答して前記電源電圧より高い前
記第１電圧を発生する第１電圧発生部と、 前記出力端子に連結され、前記感知区間を知らせる第２
フラグ信号に応答して前記電源電圧より低い前記第２電
圧を発生する第２電圧発生部と、 を含み、前記第１電圧及び前記第２電圧は、各々の前記
出力端子に伝達されることを特徴とする請求項１に記載
の不揮発性半導体メモリ装置。 - 【請求項３】 メモリセルに連結されるビットライン
と、 前記メモリセルに貯蔵されるデータを感知する感知回路
と、 前記ビットラインと前記感知回路との間に連結され、所
定のバイアス電圧によって制御されるトランジスタと、 読み出し動作を知らせる制御信号に応答してバイアス電
圧を発生するバイアス回路と、 を含み、前記バイアス回路は、電源電圧が供給され、前
記電源電圧より低い基準電圧を発生する基準電圧発生器
と、前記電源電圧が供給され、前記電源電圧より高い高
電圧を発生する電荷ポンプと、前記基準電圧と前記電源
電圧が供給され、感知区間を知らせる第１フラグ信号に
応答して前記バイアス電圧として前記電源電圧より低い
第１電圧を発生する第１電圧レギュレータと、前記基準
電圧、前記電源電圧、及び前記高電圧が供給され、プリ
チャージ区間を知らせる第２フラグ信号に応答して前記
バイアス電圧として前記電源電圧より高い第２電圧を発
生する第２電圧レギュレータと、を含むことを特徴とす
る不揮発性半導体メモリ装置。 - 【請求項４】 前記バイアス電圧は、前記読み出し動作
のディベロップ区間の間では、接地電圧を有することを
特徴とする請求項３に記載の不揮発性半導体メモリ装
置。 - 【請求項５】 複数のワードライン、複数のビットライ
ン対、及び前記ワードラインと前記ビットラインとの交
差領域に配列された複数のメモリセルを具備したメモリ
セルアレイと、 前記ビットライン対に各々連結され、各々が対応する対
のビットラインのうちいずれか一つを選択する複数のビ
ットライン選択及びバイアス回路と、 前記ビットライン選択及びバイアス回路に各々対応し、
対応するビットライン選択及びバイアス回路によって選
択されたビットラインを通じて前記メモリセルアレイか
らデータを読み出すページバッファ回路と、 前記各ビットライン選択及びバイアス回路は対応する対
のビットラインのうち第１ビットラインと対応するペー
ジバッファ回路の間に連結される第１トランジスタと、
対応する対のビットラインのうち第２ビットラインと前
記対応するページバッファ回路の間に連結される第２ト
ランジスタと、 読み出し動作の間にバイアス電圧を発生するバイアス回
路と、 前記バイアス電圧が供給され、前記各ビットライン選択
及びバイアス回路の第１及び第２トランジスタを各々制
御するための第１及び第２バイアス信号を出力するスイ
ッチ回路と、 を含み、 前記スイッチ回路は、前記読み出し動作の間では、前記
第１及び第２バイアス信号のうちいずれか一つに前記バ
イアス電圧をロードし、前記バイアス回路は、前記読み
出し動作のプリチャージ区間の間では、電源電圧より高
い第２電圧を有する前記バイアス電圧を発生し、前記読
み出し動作の感知区間の間では、前記電源電圧より低い
第１電圧を有する前記バイアス電圧を発生する不揮発性
半導体メモリ装置。 - 【請求項６】 前記バイアス回路は、 前記電源電圧が供給され、前記電源電圧より低い基準電
圧を発生する基準電圧発生器と、 前記電源電圧が供給され、前記電源電圧より高い高電圧
を発生する電荷ポンプと、 前記基準電圧と前記電源電圧が供給され、前記感知区間
を知らせる第１フラグ信号に応答して前記バイアス電圧
として前記電源電圧より低い前記第１電圧を発生する第
１電圧レギュレータと、 前記基準電圧、前記電源電圧、及び前記高電圧が供給さ
れ、前記プリチャージ区間を知らせる第２フラグ信号に
応答して前記バイアス電圧として前記電源電圧より高い
前記第２電圧を発生する第２電圧レギュレータと、 を含むことを特徴とする請求項５に記載の不揮発性半導
体メモリ装置。 - 【請求項７】 前記スイッチ回路は、前記読み出し動作
のディベロップ区間の間では、前記各ビットライン選択
及びバイアス回路の第１及び第２トランジスタを各々制
御するために第１及び第２バイアス信号がローレベルに
することを特徴とする請求項５に記載の不揮発性半導体
メモリ装置。
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| JP4223427B2 (ja) * | 2004-03-30 | 2009-02-12 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
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| KR100680478B1 (ko) * | 2005-03-22 | 2007-02-08 | 주식회사 하이닉스반도체 | 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법 |
| KR100680484B1 (ko) * | 2005-03-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법 |
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2003
- 2003-02-28 US US10/376,615 patent/US6888756B2/en not_active Expired - Lifetime
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