KR100825788B1 - 메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을유지할 수 있는 플래쉬 메모리 장치의 센스 앰프 회로 및플래쉬 메모리 셀 센싱 방법 - Google Patents

메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을유지할 수 있는 플래쉬 메모리 장치의 센스 앰프 회로 및플래쉬 메모리 셀 센싱 방법 Download PDF

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Abstract

본 발명은 메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을 유지할 수 있는 플래쉬 메모리 장치의 센스 앰프 회로 및 플래쉬 메모리 셀 센싱 방법에 대하여 개시된다. 센스 앰프 회로는, 프리차아지시, 제2 프리차아지부에 의해 바이어스 신호의 전압 레벨을 충분히 높게 유지하여 제1 프리차아지부에 의한 비트라인의 프리차아지 전압 레벨을 안정적으로 유지한다. 이에 따라, 센스 앰프 회로는, 메모리 셀이 오프 셀인 경우, 비트라인의 안정적인 프리차아지 전압 레벨에 의해 오프 셀 센싱 동작이 안정적으로 이루어진다.
Figure R1020060105973
플래쉬 메모리 장치, 센스 앰프 회로, 프리차아지부, 프리차아지 레벨

Description

메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을 유지할 수 있는 플래쉬 메모리 장치의 센스 앰프 회로 및 플래쉬 메모리 셀 센싱 방법{Sense amplifier circuit of flash memory device for maintaining bit line precharge level before memory cell sensing and flash memory cell sensing method}
도 1은 종래의 플래쉬 메모리 장치의 센스 앰프 회로를 설명하는 도면이다.
도 2는 도 1의 센스 앰프 회로의 동작 타이밍 다이어그램을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 센스 앰프 회로를 설명하는 도면이다.
도 4는 도 3의 센스 앰프 회로의 동작 타이밍 다이어그램을 나타내는 도면이다.
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을 유지하기 위한 2단의 프리차아지부를 갖는 센스 앰프 회로 및 메모리 셀 센싱 방법에 관한 것이다.
플래쉬 메모리 장치는 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 포함한다. 플래쉬 메모리 셀들은 플로팅 게이트 트랜지스터들로 구성된다. 플로팅 게이트 트랜지스터는 제1 도전형, 예컨대 P형의 반도체 기판에 형성된 제2 도전형, 예컨대 N형의 소스 및 드레인 영역들, 얇은 터널 절연막을 사이에 두고 소스 및 드레인 영역들 사이의 채널 영역 상에 형성된 플로팅 게이트, 그리고 다른 절연막을 사이에 두고 플로팅 게이트 상에 형성된 콘트롤 게이트를 갖는다. 메모리 셀은 핫 일렉트론 인젝션 방식에 따라 프로그램되어 오프 상태를 갖는다. 프로그램된 메모리 셀은 F-N 터널링 방식에 따라 소거되어 온 상태를 갖는다.
플래쉬 메모리 장치들 중 특별히 노아형 플래쉬 메모리 장치는, 메모리 셀이 온 상태 또는 오프 상태 인지를 판별하기 위하여, 센스 앰프 회로를 채용한다.
도 1은 종래의 센스 앰프를 포함하는 플래쉬 메모리 장치를 설명하는 도면이다. 도 1을 참조하면, 플래쉬 메모리 장치(100)는 비트라인(B/L)에 연결되는 메모리 셀(110), 비트라인(B/L)과 데이터 라인(D/L) 사이에 연결되는 칼럼 선택 회로(120), 그리고 데이터 라인(D/L)과 연결되는 센스 앰프(130)를 포함한다. 메모리 셀(110)은 비트라인(B/L)과 접지 전압(VSS) 사이에 연결되고 콘트롤 게이트가 워드라인(W/L)에 연결되는 플로팅 게이트 트랜지스터로 구성된다. 칼럼 선택 회로(120)는 칼럼 어드레스 디코딩 신호(YA)에 응답하여 비트라인(B/L)과 데이터 라인(D/L)을 연결시킨다.
센스 앰프(130)는 센스 앰프 인에이블 신호(SAE)에 입력하여 바이어스 신호(BIAS)를 출력하는 제1 인버터(131), 바이어스 신호(BIAS)가 그 게이트에 연결되고 데이터 라인(D/L)이 그 소스에 연결되는 제1 엔모스 트랜지스터(133), 바이어스 신호(BIAS)가 그 드레인에 연결되고 데이터 라인(D/L)이 그 게이트에 연결되는 제2 엔모스 트랜지스터(135), 전원 전압(VCC)이 그 소스에 연결되고 프리차아지 신호(PRE)가 그 게이트에 연결되고 제1 엔모스 트랜지스터(133)의 드레인인 노드 NA가 그 드레인에 연결되는 제1 피모스 트랜지스터, 전원 전압(VCC)이 그 소스에 연결되고 프리차아지 신호(PRE)가 그 게이트에 연결되는 제2 피모스 트랜지스터(139), 제2 피모스 트랜지스터(139)의 드레인이 그 소스에 연결되고 바이어스 신호(BIAS)가 그 게이트에 연결되고 데이터 라인(D/L)이 그 드레인에 연결되는 제3 엔모스 트랜지스터(141), 노드 NA 신호를 입력하여 센스 앰프 출력 신호(SAOUT)를 출력하는 제2 인버터(143)를 포함한다.
센스 앰프(130)의 동작은 도 2의 타이밍 다이어그램과 연계하여 설명된다. 도 2를 참조하면, 센스 앰프 인에이블 신호(SAE)의 로직 로우 레벨로의 활성화에 응답하여 바이어스 신호(BIAS)는 로직 하이 레벨이 된다(ⓐ). 로직 하이 레벨의 바이어스 신호(BIAS)에 의해 제1 엔모스 트랜지스터(133)와 제3 엔모스 트랜지스터(141)가 턴온된다. 프리차아지시 프리차아지 신호(PRE)가 로직 로우 레벨로 활성화되면, 제1 피모스 트랜지스터(137)가 턴온된다. 이에 따라, 노드 NA, 데이터 라인(D/L) 그리고 비트라인(B/L)은 로직 하이 레벨로 프리차아지된다(ⓑ). 이 후, 워드라인(WL)이 로직 하이레벨로 인에이블되면, 메모리 셀(110)의 상태, 즉 온 셀 또는 오프 셀을 센싱함에 따라, 비트라인(B/L)의 전압 레벨이 결정된다. 메모리 셀(110)이 온 셀이면 비트라인(B/L)은 접지 전압 레벨이 되고, 오프 셀이면 비트라인(B/L)은 소정의 전압 레벨, 예컨대, 0.6V 정도의 레벨을 갖는다.
한편, 프리차아지시 로직 하이 레벨로 프리차아지되는 노드 NA에 의한 커플링 효과에 의해, 바이어스 신호(BIAS)의 전압 레벨이 상승한다. 이에 따라, 데이터 라인(D/L)의 전압 레벨도 상승하게 되고 비트라인(B/L)의 전압 레벨도 상승하게 된다(ⓒ). 데이터 라인(D/L)의 전압 레벨이 상승하게 되면, 제2 엔모스 트랜지스터(135)가 턴온되어 바이어스 신호(BIAS)의 전압 레벨을 하강시킨다(ⓓ). 이에 따라, 제1 엔모스 트랜지스터(133)와 제2 엔모스 트랜지스터(141)를 통해 흐르는 전류량이 작아지게 되어 비트라인(B/L)의 전압 레벨이 충분히 프리차아지되지 못한다.
이 후, 메모리 셀(110) 센싱시, 메모리 셀(110)이 온 셀인 경우에 턴온된 메모리 셀 트랜지스터에 의해 비트라인(B/L)이 접지 전압(VSS) 레벨이 되어 온 셀 센싱에 문제가 없으나, 메모리 셀(110)이 오프 셀인 경우 충분히 프리차아지되지 못한 비트라인(B/L)의 전압 레벨로 인하여, 오프 셀을 온 셀로 판단하는 센싱 불량 현상이 발생한다.
그러므로, 비트라인(B/L)의 프리차아지 전압 레벨을 유지하여 오프 셀 센싱 불량을 방지할 수 있는 센스 앰프 회로가 요구된다.
본 발명의 목적은 2단의 프리차아지부를 갖는 센스 앰프 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 센스 앰프 회로를 포함하는 플래쉬 메모리 장치를 제공하는 데 있다.
본 발명의 또다른 목적은 상기 센스 앰프 회로를 이용한 플래쉬 메모리 셀 센싱 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 센스 앰프 회로는, 센스 앰프 인에이블 신호를 입력하여 바이어스 신호를 출력하는 제1 인버터, 제1 프리차아지 신호에 응답하여 제1 노드와 제2 노드를 프리차아지시키는 제1 프리차아지부, 제2 프리차아지 신호에 응답하여 바이어스 신호를 프리차아지시키는 제2 프리차아지부, 바이어스 신호에 응답하여 제1 및 제2 노드들과 데이터 라인을 연결시키는 스위칭부, 바이어스 신호를 제어하여 데이터 라인 및 비트라인의 전압 레벨들을 유지시키는 피이드백부, 그리고 제1 노드의 신호를 입력하여 센스 앰프 출력 신호를 출력하는 제2 인버터를 포함한다.
본 발명의 실시예들에 따라, 제1 프리차아지부는 전원 전압이 그 소스에 연결되고 제1 프리차아지 신호가 그 게이트에 연결되고 제1 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터와, 전원 전압이 그 소스에 연결되고 제1 프리차아지 신호가 그 게이트에 연결되고 제2 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 프리차아지부는 전원 전압이 그 소스에 연결되고 제2 프리차아지 신호가 그 게이트에 연결되고 바이어스 신호가 그 드레인에 연결되는 피모스 트랜지스터로 구성될 수 있다.
본 발명의 실시예들에 따라, 스위칭부는 제1 노드가 그 드레인에 연결되고 바이어스 신호가 그 게이트에 연결되고 데이터 라인이 그 소스에 연결되는 제1 엔모스 트랜지스터와, 제2 노드가 그 드레인에 연결되고 바이어스 신호가 그 게이트에 연결되고 데이터 라인이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 피이드백부는 바이어스 신호가 그 드레인에 연결되고 데이터 라인이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터로 구성될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 플래쉬 메모리 장치는, 복수개의 플래쉬 메모리 셀들, 플래쉬 메모리 셀들과 각각 연결되는 비트라인들, 비트라인들 중 어느 하나와 데이터 라인을 연결시키는 칼럼 선택 회로, 그리고 제1 및 제2 프리차아지 신호들에 응답하여 데이터 라인 및 비트라인을 프리차아지시키고, 센스 앰프 인에이블 신호에 응답하여 플래쉬 메모리 셀의 온 셀 또는 오프 셀인지를 센싱하여 센스 앰프 출력 신호를 발생하는 센스 앰프 회로를 포함한다.
본 발명의 실시예들에 따라, 상기 플래쉬 메모리 장치는 노아형 플래쉬 메모리 장치일 수 있다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 플래쉬 메모리 장치의 메모리 셀 센싱 방법은, 제1 프리차아지 신호의 활성화에 응답하여 제1 및 제2 노드들을 제1 전압 레벨로 프리차아지시키는 단계, 센스 앰프 인에이블 신호 및 제2 프리차아지 신호의 활성화에 응답하여 바이어스 신호를 상기 제1 전압 레벨로 프리차아지시키는 단계, 제2 프리차아지 신호의 활성화 구간 동안 프리차아지된 바이어스 신호 레벨을 유지하는 단계, 프리차아지된 바이어스 신호에 응답하여 제1 및 제2 노드들과 연결되는 상기 데이터 라인을 제1 전압 레벨로 프리차아지시키고, 메모리 셀과 연결되는 비트라인을 제2 전압 레벨로 프리차아지시키는 단계, 그리고 센스 앰프 인에이블 신호의 활성화 구간 동안 메모리 셀의 워드라인을 인에이블시키고 메모리 셀의 온 셀 또는 오프 셀 타입에 따른 비트라인 및 상기 데이터 라인의 전압 레벨을 센싱하는 단계를 포함한다.
본 발명의 실시예들에 따라, 제1 전압 레벨은 전원 전압 레벨이고, 제2 전압 레벨은 전원 전압 레벨보다 낮은 전압 레벨 일 수 있다.
따라서, 본 발명은 2단의 프리차아지부를 갖는 센스 앰프 회로를 이용하여, 프리차아지시 제2 프리차아지부에 의해 바이어스 신호의 전압 레벨을 충분히 높게 유지하여 제1 프리차아지부에 의한 비트라인의 프리차아지 전압 레벨을 안정적으로 유지한다. 이에 따라, 센스 앰프 회로는, 메모리 셀이 오프 셀인 경우, 비트라인의 안정적인 프리차아지 전압 레벨에 의해 오프 셀 센싱 동작이 안정적으로 이루어진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 센스 앰프 회로를 설명하는 회로 다이어그램이다. 도 3을 참조하면, 센스 앰프 회로(300)는 앞서, 도 1에서 설명한 칼럼 선택 회로(120)를 통하여 메모리 셀(110)과 연결된다. 센스 앰프 회로(300)는 제1 인버터(310), 제1 프리차아지부(320), 제2 프리차아지부(330), 스위칭부(340), 피이드백부(350), 그리고 제2 인버터(360)를 포함한다.
제1 인버터(310)는 센스 앰프 인에이블 신호(SAE)를 입력하여 바이어스 신호(BIAS)를 출력한다.
제1 프리차아지부(320)는 제1 프리차아지 신호(PREA)에 응답하여 제1 노드(NA) 및 제2 노드(NB)를 전원 전압(VCC) 레벨로 프리차아지시킨다. 제1 프리차아지부(320)는 전원 전압(VCC)이 그 소스에 연결되고 제1 프리차아지 신호(PREA)가 그 게이트에 연결되고 제1 노드(NA)가 그 드레인에 연결되는 제1 피모스 트랜지스터(321)와, 전원 전압(VCC)이 그 소스에 연결되고 제1 프리차아지 신호(PREA)가 그 게이트에 연결되고 제2 노드(NB)가 그 드레인에 연결되는 제2 피모스 트랜지스터(322)를 포함한다.
제2 프리차아지부(330)는 제2 프리차아지 신호(PREB)에 응답하여 바이어스 신호(BIAS)를 전원 전압(VCC) 레벨로 프리차아지시킨다. 제2 프리차아지부(330)는 전원 전압(VCC)이 그 소스에 연결되고 제2 프리차아지 신호(PREB)가 그 게이트에 연결되고 바이어스 신호(BIAS)가 그 드레인에 연결되는 피모스 트랜지스터(331)로 구성된다.
스위칭부(340)는 바이어스 신호(BIAS)에 응답하여 제1 및 제2 노드들(NA, NB)의 전압 레벨을 데이터 라인(D/L)으로 전달한다. 스위칭부(340)는 제1 노드(NA)가 그 드레인에 연결되고 바이어스 신호(BIAS)가 그 게이트에 연결되고 데이터 라인(D/L)이 그 소스에 연결되는 제1 엔모스 트랜지스터(341)와, 제2 노드(NB)가 그 드레인에 연결되고 바이어스 신호(BIAS)가 그 게이트에 연결되고 데이터 라인(D/L)이 그 소스에 연결되는 제2 엔모스 트랜지스터(342)를 포함한다.
피이드백부(350)는, 데이터 라인(D/L) 및 비트라인(B/L)의 전압 레벨을 일정 레벨로 유지시키기 위하여, 데이터 라인(D/L)의 신호에 응답하여 바이어스 신호(BIAS)의 전압 레벨을 조절한다. 피이드백부(350)는 바이어스 신호(BIAS)가 그 드레인에 연결되고 데이터 라인(D/L)이 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 엔모스 트랜지스터(351)로 구성된다.
제2 인버터(360)는 제1 노드(NA) 신호를 입력하여 센스 앰프 출력 신호(SAOUT)를 출력한다.
센스 앰프 회로(300)의 동작은 도 4의 타이밍 다이어그램과 연계하여 설명된다. 도 4를 참조하면, 우선 제1 프리차아지 신호(PREA)가 로직 로우 레벨로 활성화되어(①), 제1 노드(NA)와 제2 노드(NB)가 전원 전압(VCC) 레벨로 프리차아지된다(미도시). 이 후 센스 앰프 인에이블 신호(SAE)와 제2 프리차아지 신호(PREB)가 로직 로우 레벨로 활성화되어, 바이어스 신호(BIAS)가 전원 전압(VCC) 레벨의 로직 하이 레벨로 프리차아지된다(②). 로직 하이 레벨의 바이어스 신호(BIAS)에 응답하여 스위칭부(340)의 제1 및 제2 엔모스 트랜지스터들(341, 342)이 턴온되어, 제1 및 제2 노드들(NA. NB)의 전원 전압(VCC) 레벨이 데이터 라인(D/L)으로 전달된다(③). 데이터 라인(D/L)은 칼럼 선택 회로(120)를 통하여 비트라인(B/L)과 연결되는 데, 칼럼 선택 회로(120)에 연결되는 복수개의 비트라인(B/L)들에 의한 부하 때문에, 비트라인(B/L)의 전압 레벨은 전원 전압(VCC) 레벨로까지 상승하지 못하고, 소정의 전압 레벨, 예컨대 0.6V 정도의 전압 레벨이 된다(③).
한편, 데이터 라인(D/L)의 로직 하이 레벨에 의해 피이드백부(350)의 엔모스 트랜지스터(351)가 턴온되어, 바이어스 신호(BIAS)의 전압 레벨을 떨어뜨리지만, 제2 프리차아지 신호(PREB)의 로직 로우 레벨 구간 동안 제2 프리차아지부(330)의 피모스 트랜지스터(331)에 의해, 바이어스 신호(BIAS)는 전압 전압(VCC) 레벨을 유지한다(④). 이를 위하여, 피이드백부(350)의 엔모스 트랜지스터(351)와 제2 프리차아지부(330)의 피모스 트랜지스터(331)의 크기가 조절될 수 있다. 일정하게 유지되는 전원 전압(VCC) 레벨의 바이어스 신호(BIAS)에 의해 데이터 라인(D/L)은 로직 하이 레벨을, 그리고 비트라인(B/L)은 0.6V 정도의 전압 레벨을 유지하면서(⑤) 프리차아지된다.
이 후, 제1 및 제2 프리차아지 신호들(PREA, PREB)가 로직 하이 레벨로 비활성화되면, 바이어스 신호(BIAS)는 데이터 라인(D/L)의 로직 하이 레벨에 응답하는 피이드백부(350)의 엔모스 트랜지스터(351)에 의해 전압 레벨이 조금 하강하게 된다.
데이터 라인(D/L)과 비트라인(B/L)이 충분히 안정된 전압 레벨로 프리차아지된 후, 인에이블되는 워드라인(W/L)과 연결되는 메모리 셀(110)의 온 셀 또는 오프 셀 상태를 센싱하게 된다.
메모리 셀(110)이 온 셀인 경우, 비트라인(B/L)은 접지 전압(VSS) 레벨이 되고, 칼럼 선택 회로(120)를 통하여 데이터 라인(D/L)은 로직 로우레벨이 된다. 로직 로우 레벨의 데이터 라인(D/L)은 스위칭부(341)의 제1 엔모스 트랜지스터(341)를 통하여 제1 노드(NA)로 전달되고, 센스 앰프 출력 신호(SAOUT)는 로직 하이 레벨로 출력된다. 로직 하이 레벨의 센스 앰프 출력 신호(SAOUT)는 메모리 셀(110)의 온 셀, 즉 "0"이 프로그램된 상태를 나타낸다.
메모리 셀(110)이 오프 셀인 경우, 프리차아지시 프리차아지된 비트라인(B/L)의 예컨대, 0.6V의 전압 레벨, 데이터 라인(D/L)의 로직 하이 레벨, 그리고 제1 노드(NA)의 로직 하이 레벨이 그대로 유지된다. 이에 따라, 센스 앰프 출력 신호(SAOUT)는 로직 로우 레벨로 출력된다. 로직 로우 레벨의 센스 앰프 출력 신호(SAOUT)는 메모리 셀(110)의 오프 셀, 즉 "1"이 프로그램된 상태를 나타낸다.
따라서, 센스 앰프 회로(300)는, 프리차아지시 제2 프리차아지부(330)에 의해 바이어스 신호(BIAS)의 전압 레벨을 충분히 높게 유지하여 제1 프리차아지부(320)에 의한 비트라인(B/L)의 프리차아지 전압 레벨이 안정적으로 유지한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은, 2단의 프리차아지부를 갖는 센스 앰프 회로를 이용하여, 프리차아지시 제2 프리차아지부에 의해 바이어스 신호의 전압 레벨을 충분히 높게 유지하여 제1 프리차아지부에 의한 비트라인의 프리차아지 전압 레벨을 안정적으로 유지한다. 이에 따라, 센스 앰프 회로는, 메모리 셀이 오프 셀인 경우, 비트라인의 안정적인 프리차아지 전압 레벨에 의해 오프 셀 센싱 동작이 안정적으로 이루어진다.

Claims (14)

  1. 센스 앰프 인에이블 신호를 입력하여 바이어스 신호를 출력하는 제1 인버터;
    제1 프리차아지 신호에 응답하여 제1 노드와 제2 노드를 프리차아지시키는 제1 프리차아지부;
    제2 프리차아지 신호에 응답하여 상기 바이어스 신호를 프리차아지시키는 제2 프리차아지부;
    상기 바이어스 신호에 응답하여 상기 제1 및 제2 노드들과 데이터 라인을 연결시키는 스위칭부;
    상기 바이어스 신호를 제어하여 비트라인과 연결되는 상기 데이터 라인의 전압 레벨들을 유지시키는 피이드백부; 및
    상기 제1 노드의 신호를 입력하여 센스 앰프 출력 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 센스 앰프 회로.
  2. 제1항에 있어서, 상기 제1 프리차아지부는
    전원 전압이 그 소스에 연결되고, 상기 제1 프리차아지 신호가 그 게이트에 연결되고, 상기 제1 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 프리차아지 신호가 그 게이트에 연결되고, 상기 제2 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 회로.
  3. 제1항에 있어서. 상기 제2 프리차아지부는
    전원 전압이 그 소스에 연결되고, 상기 제2 프리차아지 신호가 그 게이트에 연결되고, 상기 바이어스 신호가 그 드레인에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 센스 앰프 회로.
  4. 제1항에 있어서, 상기 스위칭부는
    상기 제1 노드가 그 드레인에 연결되고, 상기 바이어스 신호가 그 게이트에 연결되고, 상기 데이터 라인이 그 소스에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제2 노드가 그 드레인에 연결되고, 상기 바이어스 신호가 그 게이트에 연결되고, 상기 데이터 라인이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 센스 앰프 회로.
  5. 제1 항에 있어서, 상기 피이드백부는
    상기 바이어스 신호가 그 드레인에 연결되고, 상기 데이터 라인이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 센스 앰프 회로.
  6. 복수개의 플래쉬 메모리 셀들;
    상기 플래쉬 메모리 셀들과 각각 연결되는 비트라인들;
    상기 비트라인들 중 어느 하나와 데이터 라인을 연결시키는 칼럼 선택 회로; 및
    제1 및 제2 프리차아지 신호들에 응답하여 상기 데이터 라인 및 상기 비트라인을 프리차아지시키고, 센스 앰프 인에이블 신호에 응답하여 상기 플래쉬 메모리 셀의 온 셀 또는 오프 셀인지를 센싱하여 센스 앰프 출력 신호를 발생하는 센스 앰프 회로를 구비하고,
    상기 센스 앰프 회로는
    상기 센스 앰프 인에이블 신호를 입력하여 바이어스 신호를 출력하는 제1 인버터;
    상기 제1 프리차아지 신호에 응답하여 제1 노드와 제2 노드를 프리차아지시키는 제1 프리차아지부;
    상기 제2 프리차아지 신호에 응답하여 상기 바이어스 신호를 프리차아지시키는 제2 프리차아지부;
    상기 바이어스 신호에 응답하여 상기 제1 및 제2 노드들과 데이터 라인을 연결시키는 스위칭부;
    상기 바이어스 신호를 제어하여 상기 데이터 라인의 전압 레벨들을 유지시키는 피이드백부; 및
    상기 제1 노드의 신호를 입력하여 상기 센스 앰프 출력 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제6항에 있어서, 상기 제1 프리차아지부는
    전원 전압이 그 소스에 연결되고, 상기 제1 프리차아지 신호가 그 게이트에 연결되고, 상기 제1 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고, 상기 제1 프리차아지 신호가 그 게이트에 연결되고, 상기 제2 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 제6항에 있어서. 상기 제2 프리차아지부는
    전원 전압이 그 소스에 연결되고, 상기 제2 프리차아지 신호가 그 게이트에 연결되고 바이어스 신호가 그 드레인에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  9. 제6항에 있어서, 상기 스위칭부는
    상기 제1 노드가 그 드레인에 연결되고, 상기 바이어스 신호가 그 게이트에 연결되고, 상기 데이터 라인이 그 소스에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제2 노드가 그 드레인에 연결되고, 상기 바이어스 신호가 그 게이트에 연결되고, 상기 데이터 라인이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제6항에 있어서, 상기 피이드백부는
    상기 바이어스 신호가 그 드레인에 연결되고, 상기 데이터 라인이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  11. 제6항에 있어서, 상기 플래쉬 메모리 장치는
    노아형 플래쉬 메모리 장치인 것을 특징으로 하는 플래쉬 메모리 장치.
  12. 플래쉬 메모리 장치의 메모리 셀 센싱 방법에 있어서,
    제1 프리차아지 신호의 활성화에 응답하여 제1 및 제2 노드들을 제1 전압 레벨로 프리차아지시키는 단계;
    센스 앰프 인에이블 신호 및 제2 프리차아지 신호의 활성화에 응답하여 바이어스 신호를 상기 제1 전압 레벨로 프리차아지시키는 단계;
    상기 제2 프리차아지 신호의 활성화 구간 동안 상기 프리차아지된 바이어스 신호 레벨을 유지하는 단계;
    상기 프리차아지된 바이어스 신호에 응답하여 상기 제1 및 제2 노드들과 연결되는 상기 데이터 라인을 상기 제1 전압 레벨로 프리차아지시키고, 상기 메모리 셀과 연결되는 비트라인을 제2 전압 레벨로 프리차아지시키는 단계; 및
    상기 센스 앰프 인에이블 신호의 활성화 구간 동안, 상기 메모리 셀의 워드라인을 인에이블시키고, 상기 메모리 셀의 온 셀 또는 오프 셀 타입에 따른 상기 비트라인 및 상기 데이터 라인의 전압 레벨을 센싱하는 단계를 구비하는 것을 특징 으로 하는 플래쉬 메모리 장치의 메모리 셀 센싱 방법.
  13. 제12항에 있어서, 상기 플래쉬 메모리 장치의 메모리 셀 센싱 방법은
    상기 제1 전압 레벨은 전원 전압 레벨이고, 상기 제2 전압 레벨은 상기 전원 전압 레벨보다 낮은 전압 레벨인 것을 특징으로 하는 플래쉬 메모리 장치의 메모리 셀 센싱 방법.
  14. 제12항에 있어서, 상기 플래쉬 메모리 장치는
    노아형 플래쉬 메모리 장치인 것을 특징으로 하는 플래쉬 메모리 장치의 메모리 셀 센싱 방법.
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