JPS62170097A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62170097A
JPS62170097A JP61008962A JP896286A JPS62170097A JP S62170097 A JPS62170097 A JP S62170097A JP 61008962 A JP61008962 A JP 61008962A JP 896286 A JP896286 A JP 896286A JP S62170097 A JPS62170097 A JP S62170097A
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JP
Japan
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transistor
data
turned
bit line
point
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JP61008962A
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English (en)
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Masanobu Yoshida
吉田　正信
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体記憶装置におけるセンスアンプ内に、アドレス変
化を検知したときのみ導通する相互コンダクタンスの大
きい第１のトランジスタと、該第１のトランジスタと並
列接続されるとともにデータ出力側からのフィードバッ
ク電圧によってその導通状態が制御される相互コンダク
タンスの小さい第２のトランジスタとをそなえており、
アドレス変化時におけるデータの続出速度を向上させる
ことができる。
〔産業上の利用分野〕
本発明はＥＦＲＯＭなどの半導体記憶装置に関し、特に
該半導体記憶装置におけるセンスアンプの改良に関する
。
〔従来の技術〕
第３図はこの種の半導体記憶装置における従来例として
のセンスアンプＳＡ’を示すもので、図中には該センス
アンプＳＡ’に接続されるビット線として１本のビット
線ＢＬ０のみが示されており、更に該ビット線線Ｂ「−
０に接続されるセルトランジスタとして１個のＥＰＩ？
ＯＭ用セルトランジスタＴｃｏ。（フローティングゲー
ト付）のみが示されている。なおＴ　ｓｏはコラムデコ
ーダからの選択信号Ｙによって該ビット線ＢＬ、が選択
されるときｉ！するトランスファゲートトランジスタで
ある。なお該セルトランジスタＴ　ｃｏ。のコントロー
ルゲートにはロウデコーダからワード線ドライバを介し
て所定の選択信号Ｘが印加される。
ここで第３図に示されるセルトランジスタＴ　ｅ　Ｏｏ
に書込まれているデータを読出す場合についての該セン
スアンプＳＡ’の動作を説明する。なお該セルトランジ
スタＴ　ｃ　ｏ　ｏにデータ「０」が書込まれていると
きにはそのフローティングゲートに電子が蓄積され、デ
ータ読出し時、そのコントロールゲートに所定の選択信
号Ｘ（所定の読出し電圧を有する）が印加されても該セ
ルトランジスタＴ、。０は導通せず、一方接セルトラン
ジスタＴ　ｃ　ｏ。
にデータ「１」が書込まれているときにはそのフローテ
ィングゲートに電子が蓄積されず、したがってデータ読
出し時、そのコントロールゲートに所定の選択信号Ｘが
印加されることによって該セルトランジスタＴ　ｃ　ｏ
。は導通ずる。
いま仮に該セルトランジスタＴ　ｃ　ｏ。にデータｒｌ
Ｊが書込まれているとして、データ読出し時に該セルト
ランジスタＴ　ｃ　ｏ　ｏが選択され該データ「１」が
８売出されているときには、工亥ヒ゛ノド線ＢＬ、につ
ながる点■の電位は定常状態において例えばほぼ１．Ｏ
Ｖとなっている。
これによってトランジスタＴｒ＋は多少オンの状態とな
り０点の電位は例えば約２Ｖとなり、そのためトランジ
スタＴｒ２とＴｒ３はそのゲート・ソース間に約ＩＶの
電位が印加されて多少オンの状態となる。また該トラン
ジスタＴ、、１と直列に接続されたＰチャネルトランジ
スタＴｒ４は、そのソースにｖｃｃ（通常５■）、一方
そのゲートにＶ　５ｓ（０■）が印加されていて導通可
能の状態とされているが、相互コンダクタンスの小さい
トランジスタで形成されているため小電流しか流れるこ
とができない。このようにして該セルトランジスタＴ　
ｃｏ。を流れる電流は、該トランジスタＴ１□を流れる
電流と該トランジスタＴ、、４を流れる電流との和（比
較的小電流である）と釣り合うようになり、該０点の電
位はほぼ該０点の電位となった状態で（換言すれば該ト
ランジスタＴｒ４に電圧降下を生二た状態で）、すなわ
ちローレベル状態（約１．ＯＶ）において安定する。そ
して該０点の電位（約１、ＯＶ）は、トランジスタＴｒ
？乃至ＴｒｌＯからなるシュミット回路によって反転さ
れ、例えば５■のハイレベルとなったデータ「１」がセ
ンスアンプＳＡ’を通して読出される。
一方、３亥セル１−ランジスタＴ　ｃ　ｏ。にデータ「
０」が書込まれているとして該データ「０」が読出され
ているときは、該ビット線ＢＬ０につながる接点■の電
位は定常状態において例えばほぼ１．１ｖとなっている
。
これによって該トランジスタＴｒｌはオンの状態となり
、０点の電位は約１．８Ｖまで降下し、これによりトラ
ンジスタＴ、、２およびＴｒ３のゲート・ソース間電圧
は約０．７■となってこれらのトランジスタＴｒｚおよ
びＴｒ３はオフとなる。このためＰチャ名ルトランジス
タＴ　ｒ　４は導通可能の状態にはあるが定常電流が流
れることはなく、そのため該０点の電位をほぼｖｃｃ（
通常５Ｖ）まで引上げた後オフ状態となる。次いで該０
点の電位（約５Ｖ）は、トランジスタＴ、７乃至’ｒｒ
＋ｏからなるシュミット回路によって反転され、例えば
ＯＶのローレベルのデータｒＯＪがセンスアンプＳＡ’
を通して読出される。
〔発明が解決しようとする問題点〕
ところで一般にこの種の半導体記憶装置においては、デ
ータ読出しの際、アドレス変化に伴ってビット線の寄生
容量（第３図中にＣ８とじて示される）がチャージアン
プ（読出しデータが「１」から「０」に切換るとき）又
はディスチャージ（読出しデータが「０」から「１」に
切換るとき）するようにされており、アドレス変化にも
とづく続出データの読出し速度を速くするためには、該
寄生容Ｉｃ。のチャージアップ（寄生容量の電圧を持ち
上げる）およびディスチャージ（寄生容量の電荷を抜く
）の速度を高めることが必要である。
そして該寄生容量の電圧を持ち上げるためにはチャージ
アップ用のトランジスタＴ、□およびＴｒｌを大型にす
る（相互コンダクタンスを大きくする）必要があり、一
方接寄生容量の電荷を抜くためには、該セルトランジス
タ（例えば上記Ｔ　ｃｏ。）を大型にする必要が生ずる
。
しかしながら一般にメモリセルアレイとして多数配置さ
れるセルトランジスタをそれ程大型とすることはできず
、したがって該寄生容量からのディスチャージの速度が
低下することになり、一方接セルトランジスタに対する
ロードトランジスタとなる上記Ｔ、およびＴｒ３も該セ
ルトランジスタの大きさに見合った大きさとされること
から、これらのトランジスタＴ、２およびＴｒｆｆもそ
れ程大型のものとすることができず、したがって該寄生
容量に対するチャージアップの速度も低下して、その結
果、上述した従来例におけるセンスアンプにおいては、
アドレス変化時におけるデータの読出し速度（データの
切り換り速度）が遅くなってしまうという問題点がある
。
本発明はかかる問題点を解決するためになされたもので
、該アドレス変化時におけるデータの読出し速度すなわ
ちデータ「１」から「０」への、又はその逆の切り換り
速度を向上させたものである。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明においては、メモ
リセルからデータ出力側に所定の読出しデータを出力す
るセンスアンプ内に、アドレス変化を検出したときのみ
導通する第１のトランジスタ（第１図の実施例における
’ｒ　、、）と、該第１のトランジスタと並列接続され
るとともにデータ出力側からのフィードバック電圧によ
ってその導通状態が制御される第２のトランジスタ（第
１図の実施例におけるＴ−４’）とをそなえ、該第１の
トランジスタは該第２のトランジスタよりも大きな相互
コンダクタンスを有する半導体記憶装置が提供される。
〔作　用〕
上記構成によれば、ビット線を通して読出されるデータ
が「０」から「１」に変化するときには、該データ出力
側からのフィードバック電圧によって該第２のトランジ
スタがオフとなり、しかもアドレス信号が変化する瞬時
を除き、該第１のトランジスタもオフとなることによっ
て該セルトランジスタのロードがなくなった状態となり
、該ビット線の寄生容量から該セルトランジスタにディ
スチャージする電流を大きくすることができ、そのディ
スチャージが急速に行われる。
一方、該データが「１」から「０」に変化するときには
、該アドレス変化を検出したときに導通する相互コンダ
クタンスの大きい第１のトランジスタを介して該ビット
線の寄生容量が急速にチャージアップされる。
その結果、該アドレス変化時におけるデータの切り換り
速度（読出し速度）を高めることができる。
〔実施例〕
第１図は本発明にかかる半導体記憶装置におけるセンス
アンプ部分の１実施例を示すもので、該センスアンプＳ
Ａには、アドレス変化（ロウアドレスおよびコラムアド
レスの少くとも一方の変化）に対応し発生するクロック
信号φが入力されたときのみ導通ずるＰチャネルトラン
ジスタＴ、６と、該トランジスタＴｒ６と並列接続され
るとともにデータ出力側（０点）からのフィードバック
電圧によってその導通状態が制御されるＰチャネルトラ
ンジスタＴ、４′とをそなえている。ここでＰチャネル
トランジスタＴｒ６は相互コンダクタンスの大きいトラ
ンジスタで形成され、一方ＰチャネルトランジスタＴ、
、４′は相互コンダクタンスの小さいトランジスタ（通
常、第３図の従来例に示されるＰチャネルトランジスタ
Ｔｒ４より更に相互コンダクタンスの小さいトランジス
タ）で形成される。
いま第１図に示されるセルトラフ　シス’Ｉ　Ｔ　ｃ。
。 にデータ「１」が書込まれているとして該データ「１」
が読出されるときには、該ビット線ＢＬ。
につながる原点■の電位は定常状態において例えばほぼ
ＯＶとなる。
これによってトランジスタＴｒｌはオフとなり、ｂ点の
電位はほぼＶｃｃ（５Ｖ）となってトランジスタＴｒ＋
はオンとなり、セルトランジスタＴ　ｃ　ｏ　。
を流れる電流は、該相互コンダクタンスの極めて小さい
トランジスタＴ　ｒ　４′および該トランジスタＴｒ１
を通して流れる極めて小さい電流と釣り合うようになり
、該０点の電位はほぼ該０点の電位（はぼＯＶ）となっ
た状態で、すなわちローレベル状態において安定する。
そして該０点の電位（約ＯＶ）はトランジスタＴｒ７乃
至Ｔ　ｒＩ　Ｏからなるシュミット回路によって反転さ
れ、例えば５■のハイレベルのデータ「１」がセンスア
ンプＳＡを通して読出される。そして該シュミット回路
の出力側（０点）の電位が約５ｖにまで上昇すると該０
点の電位がＰチャネルトランジスタＴ　ｒ　４′にフィ
ードバックされ該ＰチャネルトランジスタＴ　ｒ　４′
はカントオフとなり、このとき該トランジスタＴ　ｒ　
４′と並列接続されているＰチャネルトランジスタＴｒ
６もカットオフとなっている（アドレス変化時のみオン
となる）ため、該セルトランジスタＴ　ｃ　ｏ　ｏに対
するロードトランジスタを介して該セルトランジスタに
通ずる電流はなくなった状態となる。したがって該ビッ
ト線の寄生容量Ｃ０から該セルトランジスタＴ　ｃ　ｏ
　ｏに対して大きなディスチャージ電流を流すことがで
き、それだけ該データ「１」の読出し速度を速くするこ
とができる。この点第３図に示される従来例の回路にお
いては、セルトランジスタを流れる電流の大部分がロー
ドトランジスタから流れる電流に使われてしまい、その
ため該寄生容量Ｃ６から該セルトランジスタにディスチ
ャージする電流を大きくすることができなかったのであ
・る。
一方、該データｒｌＪが書込まれているセルトランジス
タＴ　ｃ　ｏ。からデータ「０」が書込まれているセル
トランジスタにそのアドレス選択が切り換えられた場合
には、第２図（ａ）に示されるようなアドレス信号の変
化時において発生する第２図（ｂｌに示されるようなり
ロック信号φがＰチャネルトランジスタＴ、ｂに入力さ
れて該トランジスタＴｒ６が一瞬オンとなり、一方、０
点の電位はほぼ１．１■となっている。
そして３亥トランジスタＴ□はオンの状態となり、２０
点の電位は約１．８■まで降下し、トランジスタＴ＋、
＋はオフとなる。そして該アドレス変化時の当初におい
ては０点の電位が未だ上記５■の近くになっているため
トランジスタＴ、４’がオフとなっている。しかしなが
ら上述したようにトランジスタＴｒ＆がオンとなってい
るため、０点の電位はほぼＶ　ｃｃまで上昇し、一方■
点の電位は上記シュミット回路により反転されてローレ
ベル（Ｏｖ）となる。これによって該トランジスタＴ、
４′がオン状態になるとともに該クロック信号φの消滅
に伴って該トランジスタＴｒ＆はオフとなる。
このようにしてビット線を通して読出されるデータが「
１」から「０」に切換るときには、該切換り時（アドレ
ス変化時）において相互コンダクタンスの大きいトラン
ジスタＴ　ｒ６がオンとなり、該相互コンダクタンスの
大きいトランジスタＴｒ６を１ｆｆｉして該ビット綿の
寄生容量が急速にチャーシア、プされ、該データ「０」
のＳ売出し速度をも速くすることができる。なおその後
の定常状態においては上述したように該トランジスタＴ
ｒ６はオフとなるがＪ亥トランジスタＴ　ｒ　４′がオ
ンとなり、８亥■点の電位はローレベルを維持する。
更に、アドレス選択の切り換りによって該ビット線を通
して読出されるデータが「０」から「１」に切換るとき
にも、そのときのアドレス信号の変化時のみ発生する該
クロック信号φによって該トランジスタＴｒ６は一旦オ
ンとなり、その瞬間のみは出力側のデータが「０」とな
っているが、該クロック信号φの消滅によって該トラン
ジスタＴｒ＆がオフとなった後の定常状態においては、
該０点の電位はほぼＯＶにまで降下し、以後は前述した
動作過程を経て０点の電位が約５■まで上昇することに
なり、トランジスタＴ１４′もカットオフして、ビット
線の寄生容量からセルトランジスタに流れるディスチャ
ージ電流を大きくしうろことは前述したとおりである。
〔発明の効果〕
本発明によれば、アドレス変化に伴ってビット線から読
出されるデータが切り換る際において、該ビット線の寄
生容量をチャージアップしたり、あるいは該ピント線の
寄生容量からセルトランジスタに向ってディスチャージ
させる速度を速くし、それによって該アドレス変化時に
おけるデータの読出し２速度を向上させることができる
。
【図面の簡単な説明】
第１図は、本発明にかかる半導体記憶装置におけるセン
スアンプの１実施例を示す回路図、第２図は、第１図の
回路におけるクロック信号φのタイミングを示す説明図
、 第３図は、従来の半導体記憶装置におけるセンスアンプ
の１例を示す回路図である。 （符号の説明） ＳＡ、　ＳＡ　’・・・センスアンプ、ＢＬ、・・・ビ
ット線、 Ｔ、。・・・トランスファゲートトランジスタ、Ｔ　ｃ
ｏ。・・・セルトランジスタ、 ｃｏ・・・ビット線の寄生容量。

Claims (1)

    【特許請求の範囲】
  1. １、メモリセルからデータ出力側に所定の読出しデータ
    を出力するセンスアンプ内に、アドレス変化を検出した
    とき、のみ導通する第１のトランジスタと、該第１のト
    ランジスタと並列接続されるとともにデータ出力側から
    のフィードバック電圧によってその導通状態が制御され
    る第２のトランジスタとをそなえ、該第１のトランジス
    タは該第２のトランジスタよりも大きな相互コンダクタ
    ンスを有するようにされていることを特徴とする、半導
    体記憶装置。
JP61008962A 1986-01-21 1986-01-21 半導体記憶装置 Pending JPS62170097A (ja)

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KR1019870000464A KR910000138B1 (ko) 1986-01-21 1987-01-21 데이타 독출회로
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