JP2001118389A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Abstract
(57)【要約】
【課題】 読み出しマージンをビット線電位に応じて大
きくする。 【解決手段】 強誘電体メモリを構成するビット線ＢＬ
０〜ＢＬ３に、それぞれビット線容量可変装置１２ａ〜
１２ｄが接続されている。これらビット線容量可変装置
１２ａ〜１２ｄは、強誘電体メモリのデータ読み出し動
作時におけるビット線電位Ｖ０およびＶ１に応じてビッ
ト線容量を変化させる。
きくする。 【解決手段】 強誘電体メモリを構成するビット線ＢＬ
０〜ＢＬ３に、それぞれビット線容量可変装置１２ａ〜
１２ｄが接続されている。これらビット線容量可変装置
１２ａ〜１２ｄは、強誘電体メモリのデータ読み出し動
作時におけるビット線電位Ｖ０およびＶ１に応じてビッ
ト線容量を変化させる。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体の分極
を利用する強誘電体メモリに関する。
を利用する強誘電体メモリに関する。
【０００２】
【従来の技術】図１４は、従来の強誘電体メモリ（Ｆｅ
ＲＡＭ）の構成を示す回路図である。図１４には、一般
的なＦｅＲＡＭのメモリアレイ構造が示されている。こ
のＦｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複
数のプレート線ＰＬ０およびＰＬ１と、複数のビット線
ＢＬ０〜ＢＬ３とを具えている。これら各線にメモリセ
ルが接続されている。また、ＦｅＲＡＭはセンスアンプ
１０を具えている。各ビット線ＢＬ０〜ＢＬ３は、この
センスアンプ１０に接続されている。このセンスアンプ
１０は、センスアンプ活性化信号ＳＡＥに従い作動す
る。
ＲＡＭ）の構成を示す回路図である。図１４には、一般
的なＦｅＲＡＭのメモリアレイ構造が示されている。こ
のＦｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複
数のプレート線ＰＬ０およびＰＬ１と、複数のビット線
ＢＬ０〜ＢＬ３とを具えている。これら各線にメモリセ
ルが接続されている。また、ＦｅＲＡＭはセンスアンプ
１０を具えている。各ビット線ＢＬ０〜ＢＬ３は、この
センスアンプ１０に接続されている。このセンスアンプ
１０は、センスアンプ活性化信号ＳＡＥに従い作動す
る。
【０００３】また、ＦｅＲＡＭを構成するメモリセルＭ
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。一般に、選択トランジスタとしてＮ
ＭＯＳトランジスタが用いられる。この選択トランジス
タＴ０の主電流路（チャネル）と強誘電体キャパシタＣ
０とは、ビット線ＢＬ０とプレート線ＰＬ０との間にビ
ット線ＢＬ０側からこの順序で直列に接続されていて、
選択トランジスタＴ０の制御電極（ゲート電極）はワー
ド線ＷＬ０に接続されている。また、選択トランジスタ
Ｔ１の主電流路と強誘電体キャパシタＣ１とは、ビット
線ＢＬ１とプレート線ＰＬ０との間にビット線ＢＬ１側
からこの順序で直列に接続されていて、選択トランジス
タＴ１の制御電極はワード線ＷＬ１に接続されている。
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。一般に、選択トランジスタとしてＮ
ＭＯＳトランジスタが用いられる。この選択トランジス
タＴ０の主電流路（チャネル）と強誘電体キャパシタＣ
０とは、ビット線ＢＬ０とプレート線ＰＬ０との間にビ
ット線ＢＬ０側からこの順序で直列に接続されていて、
選択トランジスタＴ０の制御電極（ゲート電極）はワー
ド線ＷＬ０に接続されている。また、選択トランジスタ
Ｔ１の主電流路と強誘電体キャパシタＣ１とは、ビット
線ＢＬ１とプレート線ＰＬ０との間にビット線ＢＬ１側
からこの順序で直列に接続されていて、選択トランジス
タＴ１の制御電極はワード線ＷＬ１に接続されている。
【０００４】また、ＦｅＲＡＭは、フローティング制御
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。そして、トラ
ンジスタＴ４およびＴ５の各制御電極がそれぞれ制御線
ＥＱ０に接続されている。
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。そして、トラ
ンジスタＴ４およびＴ５の各制御電極がそれぞれ制御線
ＥＱ０に接続されている。
【０００５】このようなＦｅＲＡＭからのデータの読み
出しは、一般に、文献「低消費電力、高速ＬＳＩ技術,p
p.234-236,（株）リアライズ社発行」に記載されている
方法に従って行われる。図１５は、従来のＦｅＲＡＭに
おけるデータ読み出し動作を示すタイミングチャートで
ある。以下、図１５を参照して、この読み出し動作につ
き説明する。なお、図１５中の記号「Ｌ」はグランド電
位を表し、記号「Ｈ」は電源電圧（Ｖｃｃ）を表してい
る。
出しは、一般に、文献「低消費電力、高速ＬＳＩ技術,p
p.234-236,（株）リアライズ社発行」に記載されている
方法に従って行われる。図１５は、従来のＦｅＲＡＭに
おけるデータ読み出し動作を示すタイミングチャートで
ある。以下、図１５を参照して、この読み出し動作につ
き説明する。なお、図１５中の記号「Ｌ」はグランド電
位を表し、記号「Ｈ」は電源電圧（Ｖｃｃ）を表してい
る。
【０００６】まず、時刻ｔ１において、フローティング
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
【０００７】次に、時刻ｔ２において、ワード線ＷＬ０
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
【０００８】次に、時刻ｔ３において、プレート線ＰＬ
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なるため、ビット線ＢＬ０
およびＢＬ１に生じる読み出し電位もその分極方向に応
じてそれぞれ異なる。
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なるため、ビット線ＢＬ０
およびＢＬ１に生じる読み出し電位もその分極方向に応
じてそれぞれ異なる。
【０００９】次に、時刻ｔ４において、センスアンプ活
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
【００１０】図１６は、強誘電体キャパシタ中の電荷と
印加電圧との関係を示すグラフである。図中、横軸に強
誘電体キャパシタに印加される電圧Ｖを取っており、縦
軸に強誘電体キャパシタ中の電荷Ｑを取って示してあ
る。図中、曲線ａはデータ「１」読み出し時の電荷変化
すなわちデータ「１」保有時の強誘電体キャパシタ容量
Ｃｆ１を示している。また、曲線ｂはデータ「０」読み
出し時の電荷変化すなわちデータ「０」保有時の強誘電
体キャパシタ容量Ｃｆ０を示している。また、直線ｃは
負荷線を示しており、その傾きはビット線容量Ｃｂの値
で決まる。負荷線ｃと横軸とは電源電位Ｖｃｃのところ
で交差する。負荷線ｃと曲線ａとの交点における電圧
と、電源電圧Ｖｃｃとの差Ｖ１は、データ「１」読み出
し時のビット線電位に相当する。また、負荷線ｃと曲線
ｂとの交点における電圧と、電源電圧Ｖｃｃとの差Ｖ０
は、データ「０」読み出し時のビット線電位に相当す
る。これらビット線電位Ｖ１およびＶ０の差ΔＶは、セ
ンスアンプの判別感度以上であることが必要である。
印加電圧との関係を示すグラフである。図中、横軸に強
誘電体キャパシタに印加される電圧Ｖを取っており、縦
軸に強誘電体キャパシタ中の電荷Ｑを取って示してあ
る。図中、曲線ａはデータ「１」読み出し時の電荷変化
すなわちデータ「１」保有時の強誘電体キャパシタ容量
Ｃｆ１を示している。また、曲線ｂはデータ「０」読み
出し時の電荷変化すなわちデータ「０」保有時の強誘電
体キャパシタ容量Ｃｆ０を示している。また、直線ｃは
負荷線を示しており、その傾きはビット線容量Ｃｂの値
で決まる。負荷線ｃと横軸とは電源電位Ｖｃｃのところ
で交差する。負荷線ｃと曲線ａとの交点における電圧
と、電源電圧Ｖｃｃとの差Ｖ１は、データ「１」読み出
し時のビット線電位に相当する。また、負荷線ｃと曲線
ｂとの交点における電圧と、電源電圧Ｖｃｃとの差Ｖ０
は、データ「０」読み出し時のビット線電位に相当す
る。これらビット線電位Ｖ１およびＶ０の差ΔＶは、セ
ンスアンプの判別感度以上であることが必要である。
【００１１】
【発明が解決しようとする課題】しかしながら、強誘電
体キャパシタのヒステリシス特性は、デバイス形成プロ
セスの影響を多大に受け、特性劣化が生じやすい。図１
６に示すように、特性劣化が生じた強誘電体キャパシタ
では、強誘電体キャパシタ容量Ｃｆ１およびＣｆ０が低
下して、それぞれ曲線ａ′で示される容量Ｃｆ１′およ
び曲線ｂ′で示される容量Ｃｆ０′のようになる。この
結果、負荷線ｃと曲線ａ′との交点における電圧と、電
源電圧Ｖｃｃとの差Ｖ１′はＶ１に比べて減少する。ま
た、負荷線ｃと曲線ｂ′との交点における電圧と、電源
電圧Ｖｃｃとの差Ｖ０′もＶ０に比べて減少している。
特に、強誘電体材料の性質上、反転応答における読み出
し電位Ｖ１の電位変動が大きい。したがって、これらビ
ット線電位Ｖ１′およびＶ０′の差ΔＶ′も本来の値Δ
Ｖに比べて減少する。このようなΔＶの減少は、センス
マージン（読み出しマージン）の減少を意味しており、
誤読み出しの直接的原因になる。
体キャパシタのヒステリシス特性は、デバイス形成プロ
セスの影響を多大に受け、特性劣化が生じやすい。図１
６に示すように、特性劣化が生じた強誘電体キャパシタ
では、強誘電体キャパシタ容量Ｃｆ１およびＣｆ０が低
下して、それぞれ曲線ａ′で示される容量Ｃｆ１′およ
び曲線ｂ′で示される容量Ｃｆ０′のようになる。この
結果、負荷線ｃと曲線ａ′との交点における電圧と、電
源電圧Ｖｃｃとの差Ｖ１′はＶ１に比べて減少する。ま
た、負荷線ｃと曲線ｂ′との交点における電圧と、電源
電圧Ｖｃｃとの差Ｖ０′もＶ０に比べて減少している。
特に、強誘電体材料の性質上、反転応答における読み出
し電位Ｖ１の電位変動が大きい。したがって、これらビ
ット線電位Ｖ１′およびＶ０′の差ΔＶ′も本来の値Δ
Ｖに比べて減少する。このようなΔＶの減少は、センス
マージン（読み出しマージン）の減少を意味しており、
誤読み出しの直接的原因になる。
【００１２】したがって、従来より、読み出しマージン
の大きな強誘電体メモリの出現が望まれていた。
の大きな強誘電体メモリの出現が望まれていた。
【００１３】
【課題を解決するための手段】そこで、この発明の強誘
電体メモリによれば、複数のワード線、複数のプレート
線、複数のビット線、および複数のメモリセルを具えて
いて、このメモリセルが強誘電体キャパシタおよび選択
トランジスタから構成されており、このメモリセルに記
憶されたデータの読み出しが強誘電体キャパシタの分極
状態に応じて発せられる信号を検知するセンスアンプに
より行われる強誘電体メモリにおいて、ビット線の電位
に応じてビット線容量を変化させるビット線容量可変装
置を具えることを特徴とする。
電体メモリによれば、複数のワード線、複数のプレート
線、複数のビット線、および複数のメモリセルを具えて
いて、このメモリセルが強誘電体キャパシタおよび選択
トランジスタから構成されており、このメモリセルに記
憶されたデータの読み出しが強誘電体キャパシタの分極
状態に応じて発せられる信号を検知するセンスアンプに
より行われる強誘電体メモリにおいて、ビット線の電位
に応じてビット線容量を変化させるビット線容量可変装
置を具えることを特徴とする。
【００１４】この発明の強誘電体メモリにおいて、好ま
しくは、ビット線とプレート線との間に、選択トランジ
スタの主電流路と強誘電体キャパシタとがビット線側か
らこの順序で直列に接続されていて、この選択トランジ
スタの制御電極がワード線に接続されていると良い。
しくは、ビット線とプレート線との間に、選択トランジ
スタの主電流路と強誘電体キャパシタとがビット線側か
らこの順序で直列に接続されていて、この選択トランジ
スタの制御電極がワード線に接続されていると良い。
【００１５】図１は、この発明の強誘電体メモリ（Ｆｅ
ＲＡＭ）の一例を示す回路図である。図１には、ＦｅＲ
ＡＭの主要部の構成が示されており、ワード線やプレー
ト線やビット線やメモリセルなどの一部は図示が省略さ
れている。図１に示すＦｅＲＡＭは、複数のワード線Ｗ
Ｌ０〜ＷＬ３と、複数のプレート線ＰＬ０およびＰＬ１
と、複数のビット線ＢＬ０〜ＢＬ３とを具えている。こ
れら各線にメモリセルが接続されている。また、ＦｅＲ
ＡＭはセンスアンプ１０を具えている。各ビット線ＢＬ
０〜ＢＬ３は、このセンスアンプ１０に接続されてい
る。このセンスアンプ１０は、センスアンプ活性化信号
ＳＡＥに従い作動する。
ＲＡＭ）の一例を示す回路図である。図１には、ＦｅＲ
ＡＭの主要部の構成が示されており、ワード線やプレー
ト線やビット線やメモリセルなどの一部は図示が省略さ
れている。図１に示すＦｅＲＡＭは、複数のワード線Ｗ
Ｌ０〜ＷＬ３と、複数のプレート線ＰＬ０およびＰＬ１
と、複数のビット線ＢＬ０〜ＢＬ３とを具えている。こ
れら各線にメモリセルが接続されている。また、ＦｅＲ
ＡＭはセンスアンプ１０を具えている。各ビット線ＢＬ
０〜ＢＬ３は、このセンスアンプ１０に接続されてい
る。このセンスアンプ１０は、センスアンプ活性化信号
ＳＡＥに従い作動する。
【００１６】また、ＦｅＲＡＭを構成するメモリセルＭ
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。この選択トランジスタＴ０の主電流
路（チャネル）と強誘電体キャパシタＣ０とは、ビット
線ＢＬ０とプレート線ＰＬ０との間にビット線ＢＬ０側
からこの順序で直列に接続されていて、選択トランジス
タＴ０の制御電極（ゲート電極）はワード線ＷＬ０に接
続されている。また、選択トランジスタＴ１の主電流路
と強誘電体キャパシタＣ１とは、ビット線ＢＬ１とプレ
ート線ＰＬ０との間にビット線ＢＬ１側からこの順序で
直列に接続されていて、選択トランジスタＴ１の制御電
極はワード線ＷＬ１に接続されている。これら選択トラ
ンジスタＴ０およびＴ１としてＮＭＯＳトランジスタが
用いられている。
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。この選択トランジスタＴ０の主電流
路（チャネル）と強誘電体キャパシタＣ０とは、ビット
線ＢＬ０とプレート線ＰＬ０との間にビット線ＢＬ０側
からこの順序で直列に接続されていて、選択トランジス
タＴ０の制御電極（ゲート電極）はワード線ＷＬ０に接
続されている。また、選択トランジスタＴ１の主電流路
と強誘電体キャパシタＣ１とは、ビット線ＢＬ１とプレ
ート線ＰＬ０との間にビット線ＢＬ１側からこの順序で
直列に接続されていて、選択トランジスタＴ１の制御電
極はワード線ＷＬ１に接続されている。これら選択トラ
ンジスタＴ０およびＴ１としてＮＭＯＳトランジスタが
用いられている。
【００１７】また、ＦｅＲＡＭは、フローティング制御
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。また、トラン
ジスタＴ４およびＴ５の各制御電極は、それぞれ制御線
ＥＱ０に接続されている。
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。また、トラン
ジスタＴ４およびＴ５の各制御電極は、それぞれ制御線
ＥＱ０に接続されている。
【００１８】そして、ビット線ＢＬ０〜ＢＬ３の各々
に、それぞれビット線容量可変装置１２ａ、１２ｂ、１
２ｃおよび１２ｄが接続されている。これらビット線容
量可変装置１２ａ〜１２ｄは、ビット線の電位に応じて
ビット線容量を変化させる。
に、それぞれビット線容量可変装置１２ａ、１２ｂ、１
２ｃおよび１２ｄが接続されている。これらビット線容
量可変装置１２ａ〜１２ｄは、ビット線の電位に応じて
ビット線容量を変化させる。
【００１９】次に、この発明のＦｅＲＡＭからのデータ
読み出し動作につき、図２を参照して説明する。図２
は、この発明のＦｅＲＡＭにおけるデータ読み出し動作
を示すタイミングチャートである。図２中の記号「Ｌ」
はグランド電位を表し、記号「Ｈ」は電源電圧（Ｖｃ
ｃ）を表している。
読み出し動作につき、図２を参照して説明する。図２
は、この発明のＦｅＲＡＭにおけるデータ読み出し動作
を示すタイミングチャートである。図２中の記号「Ｌ」
はグランド電位を表し、記号「Ｈ」は電源電圧（Ｖｃ
ｃ）を表している。
【００２０】まず、時刻ｔ１において、フローティング
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
【００２１】次に、時刻ｔ２において、ワード線ＷＬ０
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
【００２２】次に、時刻ｔ３において、プレート線ＰＬ
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なっており、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位はその分極方向に
応じたＶ０かＶ１の値の電位となる。これら発生電位に
応じて、ビット線ＢＬ０およびＢＬ１に接続されたビッ
ト線容量可変装置１２ａおよび１２ｂが図３に示すごと
く動作する。
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なっており、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位はその分極方向に
応じたＶ０かＶ１の値の電位となる。これら発生電位に
応じて、ビット線ＢＬ０およびＢＬ１に接続されたビッ
ト線容量可変装置１２ａおよび１２ｂが図３に示すごと
く動作する。
【００２３】図３は、ビット線容量可変装置の動作説明
に供するグラフである。図中、横軸に強誘電体キャパシ
タに印加される電圧Ｖを取っており、縦軸に強誘電体キ
ャパシタ中の電荷Ｑを取って示してある。図中、曲線ａ
はデータ「１」読み出し時の電荷変化すなわちデータ
「１」保有時の強誘電体キャパシタ容量Ｃｆ１を示して
いる。また、曲線ｂはデータ「０」読み出し時の電荷変
化すなわちデータ「０」保有時の強誘電体キャパシタ容
量Ｃｆ０を示している。また、直線ｃは負荷線を示して
おり、その傾きはビット線容量Ｃｂの値で決まる。負荷
線ｃと横軸とは電源電位Ｖｃｃのところで交差する。負
荷線ｃと曲線ａとの交点における電位と、電源電位Ｖｃ
ｃとの差Ｖ１は、データ「１」読み出し時のビット線電
位に相当する。また、負荷線ｃと曲線ｂとの交点におけ
る電位と、電源電位Ｖｃｃとの差Ｖ０は、データ「０」
読み出し時のビット線電位に相当する。
に供するグラフである。図中、横軸に強誘電体キャパシ
タに印加される電圧Ｖを取っており、縦軸に強誘電体キ
ャパシタ中の電荷Ｑを取って示してある。図中、曲線ａ
はデータ「１」読み出し時の電荷変化すなわちデータ
「１」保有時の強誘電体キャパシタ容量Ｃｆ１を示して
いる。また、曲線ｂはデータ「０」読み出し時の電荷変
化すなわちデータ「０」保有時の強誘電体キャパシタ容
量Ｃｆ０を示している。また、直線ｃは負荷線を示して
おり、その傾きはビット線容量Ｃｂの値で決まる。負荷
線ｃと横軸とは電源電位Ｖｃｃのところで交差する。負
荷線ｃと曲線ａとの交点における電位と、電源電位Ｖｃ
ｃとの差Ｖ１は、データ「１」読み出し時のビット線電
位に相当する。また、負荷線ｃと曲線ｂとの交点におけ
る電位と、電源電位Ｖｃｃとの差Ｖ０は、データ「０」
読み出し時のビット線電位に相当する。
【００２４】例えば、ビット線ＢＬ０に読み出し電圧Ｖ
０が発生すると、ビット線容量可変装置１２ａはビット
線ＢＬ０のビット線容量Ｃｂを増加させてＣｂ０（図３
に示す直線ｄの傾き）とする。この結果、読み出し電位
Ｖ０が減少してＶ０′（図３の曲線ｂと直線ｄとの交点
における電位と電源電位Ｖｃｃとの差）となる。また、
ビット線ＢＬ１に読み出し電位Ｖ１が発生すると、ビッ
ト線容量可変装置１２ｂはビット線ＢＬ１のビット線容
量Ｃｂを減少させてＣｂ１（図３に示す直線ｅの傾き）
とする。この結果、読み出し電位Ｖ１が増大してＶ１′
（図３の曲線ａと直線ｅとの交点における電位と電源電
位Ｖｃｃとの差）となる。したがって、これら読み出し
電位の差ΔＶ′（Ｖ１′とＶ０′との差）は、ビット線
容量可変装置を設けない場合の読み出し電位の差ΔＶ
（Ｖ１とＶ０との差）に比べて増大し、読み出しマージ
ンが向上する。
０が発生すると、ビット線容量可変装置１２ａはビット
線ＢＬ０のビット線容量Ｃｂを増加させてＣｂ０（図３
に示す直線ｄの傾き）とする。この結果、読み出し電位
Ｖ０が減少してＶ０′（図３の曲線ｂと直線ｄとの交点
における電位と電源電位Ｖｃｃとの差）となる。また、
ビット線ＢＬ１に読み出し電位Ｖ１が発生すると、ビッ
ト線容量可変装置１２ｂはビット線ＢＬ１のビット線容
量Ｃｂを減少させてＣｂ１（図３に示す直線ｅの傾き）
とする。この結果、読み出し電位Ｖ１が増大してＶ１′
（図３の曲線ａと直線ｅとの交点における電位と電源電
位Ｖｃｃとの差）となる。したがって、これら読み出し
電位の差ΔＶ′（Ｖ１′とＶ０′との差）は、ビット線
容量可変装置を設けない場合の読み出し電位の差ΔＶ
（Ｖ１とＶ０との差）に比べて増大し、読み出しマージ
ンが向上する。
【００２５】次に、時刻ｔ４において、センスアンプ活
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
【００２６】このように、ビット線容量可変装置により
ビット線容量を変化させることで、読み出しマージンが
向上する。その結果、誤読み出しが低減する。
ビット線容量を変化させることで、読み出しマージンが
向上する。その結果、誤読み出しが低減する。
【００２７】また、この発明の強誘電体メモリでは、ビ
ット線容量可変装置を、ビット線にゲート電極が接続さ
れたＰＭＯＳトランジスタをＰ型ＭＯＳキャパシタとし
て用いたものとするのが好適である。
ット線容量可変装置を、ビット線にゲート電極が接続さ
れたＰＭＯＳトランジスタをＰ型ＭＯＳキャパシタとし
て用いたものとするのが好適である。
【００２８】この発明の強誘電体メモリにおいて、好ま
しくは、ビット線容量可変装置が１個または複数個の可
変素子により構成されていて、この可変素子が、ビット
線に接続されたスイッチと、ビット線にこのスイッチを
介してゲート電極が接続されたＰＭＯＳトランジスタを
Ｐ型ＭＯＳキャパシタとして用いたものとより構成され
ていると良い。
しくは、ビット線容量可変装置が１個または複数個の可
変素子により構成されていて、この可変素子が、ビット
線に接続されたスイッチと、ビット線にこのスイッチを
介してゲート電極が接続されたＰＭＯＳトランジスタを
Ｐ型ＭＯＳキャパシタとして用いたものとより構成され
ていると良い。
【００２９】このような構成によれば、スイッチによっ
て、使用する可変素子の個数を選択できるため、ビット
線容量の微調整が可能になる。
て、使用する可変素子の個数を選択できるため、ビット
線容量の微調整が可能になる。
【００３０】また、前述のスイッチをＣＭＯＳトランス
ファゲートで構成すると良い。
ファゲートで構成すると良い。
【００３１】さらに、前述のスイッチをメタルヒューズ
で構成しても良い。
で構成しても良い。
【００３２】また、この発明の強誘電体メモリでは、ビ
ット線容量可変装置を、ビット線にゲート電極が接続さ
れたＮＭＯＳトランジスタをＮ型ＭＯＳキャパシタとし
て用いたものとしても好適である。
ット線容量可変装置を、ビット線にゲート電極が接続さ
れたＮＭＯＳトランジスタをＮ型ＭＯＳキャパシタとし
て用いたものとしても好適である。
【００３３】このように、選択トランジスタなどのメモ
リトランジスタと同様のＮＭＯＳトランジスタを用いる
ので、ウエル（Ｗｅｌｌ）や基板を共通にすることが可
能であり、ウエル分離のための余分な面積が不要であ
る。
リトランジスタと同様のＮＭＯＳトランジスタを用いる
ので、ウエル（Ｗｅｌｌ）や基板を共通にすることが可
能であり、ウエル分離のための余分な面積が不要であ
る。
【００３４】この発明の強誘電体メモリにおいて、好ま
しくは、ビット線容量可変装置が１個または複数個の可
変素子により構成されていて、この可変素子が、ビット
線に接続されたスイッチと、ビット線にこのスイッチを
介してゲート電極が接続されたＮＭＯＳトランジスタを
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ていると良い。
しくは、ビット線容量可変装置が１個または複数個の可
変素子により構成されていて、この可変素子が、ビット
線に接続されたスイッチと、ビット線にこのスイッチを
介してゲート電極が接続されたＮＭＯＳトランジスタを
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ていると良い。
【００３５】また、前述のスイッチをＣＭＯＳトランス
ファゲートで構成すると良い。
ファゲートで構成すると良い。
【００３６】さらに、前述のスイッチをメタルヒューズ
で構成しても良い。
で構成しても良い。
【００３７】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。なお、図は、この発明が理
解できる程度に接続関係などを概略的に示しているに過
ぎず、よって、この発明は、この図示例に限定されるこ
とがない。
実施の形態につき説明する。なお、図は、この発明が理
解できる程度に接続関係などを概略的に示しているに過
ぎず、よって、この発明は、この図示例に限定されるこ
とがない。
【００３８】［第１の実施の形態］図４は、第１の実施
の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回
路図である。図４には、ＦｅＲＡＭの主要部の構成が示
されており、ワード線やプレート線やビット線やメモリ
セルなどの一部は図示が省略されている。図４に示すＦ
ｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複数の
プレート線ＰＬ０およびＰＬ１と、複数のビット線ＢＬ
０〜ＢＬ３とを具えている。これら各線にメモリセルが
接続されている。また、ＦｅＲＡＭはセンスアンプ１０
を具えている。各ビット線ＢＬ０〜ＢＬ３は、このセン
スアンプ１０に接続されている。このセンスアンプ１０
は、センスアンプ活性化信号ＳＡＥに従い作動する。
の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回
路図である。図４には、ＦｅＲＡＭの主要部の構成が示
されており、ワード線やプレート線やビット線やメモリ
セルなどの一部は図示が省略されている。図４に示すＦ
ｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複数の
プレート線ＰＬ０およびＰＬ１と、複数のビット線ＢＬ
０〜ＢＬ３とを具えている。これら各線にメモリセルが
接続されている。また、ＦｅＲＡＭはセンスアンプ１０
を具えている。各ビット線ＢＬ０〜ＢＬ３は、このセン
スアンプ１０に接続されている。このセンスアンプ１０
は、センスアンプ活性化信号ＳＡＥに従い作動する。
【００３９】また、ＦｅＲＡＭを構成するメモリセルＭ
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。この選択トランジスタＴ０の主電流
路（チャネル）と強誘電体キャパシタＣ０とは、ビット
線ＢＬ０とプレート線ＰＬ０との間にビット線ＢＬ０側
からこの順序で直列に接続されていて、選択トランジス
タＴ０の制御電極（ゲート電極）はワード線ＷＬ０に接
続されている。また、選択トランジスタＴ１の主電流路
と強誘電体キャパシタＣ１とは、ビット線ＢＬ１とプレ
ート線ＰＬ０との間にビット線ＢＬ１側からこの順序で
直列に接続されていて、選択トランジスタＴ１の制御電
極はワード線ＷＬ１に接続されている。これら選択トラ
ンジスタＴ０およびＴ１としてＮＭＯＳトランジスタが
用いられている。
０は、選択トランジスタＴ０および強誘電体キャパシタ
Ｃ０から構成されており、同様に、メモリセルＭ１は、
選択トランジスタＴ１および強誘電体キャパシタＣ１か
ら構成されている。この選択トランジスタＴ０の主電流
路（チャネル）と強誘電体キャパシタＣ０とは、ビット
線ＢＬ０とプレート線ＰＬ０との間にビット線ＢＬ０側
からこの順序で直列に接続されていて、選択トランジス
タＴ０の制御電極（ゲート電極）はワード線ＷＬ０に接
続されている。また、選択トランジスタＴ１の主電流路
と強誘電体キャパシタＣ１とは、ビット線ＢＬ１とプレ
ート線ＰＬ０との間にビット線ＢＬ１側からこの順序で
直列に接続されていて、選択トランジスタＴ１の制御電
極はワード線ＷＬ１に接続されている。これら選択トラ
ンジスタＴ０およびＴ１としてＮＭＯＳトランジスタが
用いられている。
【００４０】また、ＦｅＲＡＭは、フローティング制御
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。また、トラン
ジスタＴ４およびＴ５の各制御電極は、それぞれ制御線
ＥＱ０に接続されている。
線ＥＱ０と、フローティング制御用のトランジスタＴ４
およびＴ５とを具えている。これらトランジスタＴ４お
よびＴ５の各々の主電流路は、ビット線ＢＬ０およびＢ
Ｌ１間に直列に接続されている。これら主電流路間の接
続点は接地端子ＧＮＤに接続されている。また、トラン
ジスタＴ４およびＴ５の各制御電極は、それぞれ制御線
ＥＱ０に接続されている。
【００４１】そして、ビット線ＢＬ０〜ＢＬ３の各々
に、それぞれビット線容量可変装置１４ａ、１４ｂ、１
４ｃおよび１４ｄが接続されている。これらビット線容
量可変装置１４ａ〜１４ｄは、ビット線の電位Ｖ０およ
びＶ１に応じてビット線容量を変化させる。この実施の
形態では、これらビット線容量可変装置１４ａ〜１４ｄ
の各々が、ビット線にゲート電極が接続されたＰＭＯＳ
トランジスタＴ６により構成されている。例えば、ビッ
ト線容量可変装置１４ａを構成するＰＭＯＳトランジス
タＴ６のゲート電極はビット線ＢＬ０に接続されてい
る。このトランジスタＴ６のソース電極、ドレイン電極
および基板は電源電圧Ｖｃｃ供給用の電源端子Ｖｃｃに
接続されている。このように、ＰＭＯＳトランジスタＴ
６はＰ型ＭＯＳキャパシタとして用いられる。
に、それぞれビット線容量可変装置１４ａ、１４ｂ、１
４ｃおよび１４ｄが接続されている。これらビット線容
量可変装置１４ａ〜１４ｄは、ビット線の電位Ｖ０およ
びＶ１に応じてビット線容量を変化させる。この実施の
形態では、これらビット線容量可変装置１４ａ〜１４ｄ
の各々が、ビット線にゲート電極が接続されたＰＭＯＳ
トランジスタＴ６により構成されている。例えば、ビッ
ト線容量可変装置１４ａを構成するＰＭＯＳトランジス
タＴ６のゲート電極はビット線ＢＬ０に接続されてい
る。このトランジスタＴ６のソース電極、ドレイン電極
および基板は電源電圧Ｖｃｃ供給用の電源端子Ｖｃｃに
接続されている。このように、ＰＭＯＳトランジスタＴ
６はＰ型ＭＯＳキャパシタとして用いられる。
【００４２】なお、ＰＭＯＳトランジスタＴ６のしきい
値電圧Ｖｔとビット線電位Ｖ０およびＶ１との間には、
次式（１）が成り立つように設計されている。
値電圧Ｖｔとビット線電位Ｖ０およびＶ１との間には、
次式（１）が成り立つように設計されている。
【００４３】 −｜Ｖｃｃ−Ｖ０｜＜Ｖｔ＜−｜Ｖｃｃ−Ｖ１｜ ・・・（１） 図５は、トランジスタＴ６によるＰ型ＭＯＳキャパシタ
の容量とトランジスタＴ６のゲート電極に印加されるゲ
ート電圧との関係を示すグラフである。図中、横軸にゲ
ート電圧Ｖを取って示し、縦軸にＭＯＳキャパシタ容量
Ｃを取って示してある。なお、この図５では、トランジ
スタＴ６のフラットバンド電圧Ｖｆｂを０に近似させて
いる（基板電位がＶｃｃであるため、図５ではＶｆｂ＝
Ｖｃｃとなっている。）。図５に示すＭＯＳキャパシタ
容量Ｃは、上式（１）の関係があるから、ゲート電圧Ｖ
がＶ０からＶ１に変化するところで急激に減少する。し
たがって、ビット線読み出し電位がＶ０かＶ１かに応じ
て、ビット線容量が変化する。
の容量とトランジスタＴ６のゲート電極に印加されるゲ
ート電圧との関係を示すグラフである。図中、横軸にゲ
ート電圧Ｖを取って示し、縦軸にＭＯＳキャパシタ容量
Ｃを取って示してある。なお、この図５では、トランジ
スタＴ６のフラットバンド電圧Ｖｆｂを０に近似させて
いる（基板電位がＶｃｃであるため、図５ではＶｆｂ＝
Ｖｃｃとなっている。）。図５に示すＭＯＳキャパシタ
容量Ｃは、上式（１）の関係があるから、ゲート電圧Ｖ
がＶ０からＶ１に変化するところで急激に減少する。し
たがって、ビット線読み出し電位がＶ０かＶ１かに応じ
て、ビット線容量が変化する。
【００４４】次に、この実施の形態のＦｅＲＡＭからの
データ読み出し動作につき、図６を参照して説明する。
図６は、第１の実施の形態のＦｅＲＡＭにおけるデータ
読み出し動作を示すタイミングチャートである。図６中
の記号「Ｌ」はグランド電位を表し、記号「Ｈ」は電源
電圧（Ｖｃｃ）を表している。
データ読み出し動作につき、図６を参照して説明する。
図６は、第１の実施の形態のＦｅＲＡＭにおけるデータ
読み出し動作を示すタイミングチャートである。図６中
の記号「Ｌ」はグランド電位を表し、記号「Ｈ」は電源
電圧（Ｖｃｃ）を表している。
【００４５】まず、時刻ｔ１において、フローティング
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
【００４６】次に、時刻ｔ２において、ワード線ＷＬ０
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
【００４７】次に、時刻ｔ３において、プレート線ＰＬ
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なっており、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位はその分極方向に
応じたＶ０かＶ１の値の電位となる。これら発生電位に
応じて、ビット線ＢＬ０およびＢＬ１に接続されたビッ
ト線容量可変装置１４ａおよび１４ｂが図７に示すごと
く動作する。
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なっており、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位はその分極方向に
応じたＶ０かＶ１の値の電位となる。これら発生電位に
応じて、ビット線ＢＬ０およびＢＬ１に接続されたビッ
ト線容量可変装置１４ａおよび１４ｂが図７に示すごと
く動作する。
【００４８】図７は、ビット線容量可変装置の動作説明
に供するグラフである。図中、横軸に強誘電体キャパシ
タに印加される電圧Ｖを取っており、縦軸に強誘電体キ
ャパシタ中の電荷Ｑを取って示してある。図中、曲線ａ
はデータ「１」読み出し時の電荷変化を示している。ま
た、曲線ｂはデータ「０」読み出し時の電荷変化を示し
ている。また、直線ｃは負荷線を示しており、その傾き
はビット線容量Ｃｂの値で決まる。負荷線ｃと横軸とは
電源電位Ｖｃｃのところで交差する。負荷線ｃと曲線ａ
との交点における電位と、電源電位Ｖｃｃとの差Ｖ１
は、データ「１」読み出し時のビット線電位に相当す
る。また、負荷線ｃと曲線ｂとの交点における電位と、
電源電位Ｖｃｃとの差Ｖ０は、データ「０」読み出し時
のビット線電位に相当する。
に供するグラフである。図中、横軸に強誘電体キャパシ
タに印加される電圧Ｖを取っており、縦軸に強誘電体キ
ャパシタ中の電荷Ｑを取って示してある。図中、曲線ａ
はデータ「１」読み出し時の電荷変化を示している。ま
た、曲線ｂはデータ「０」読み出し時の電荷変化を示し
ている。また、直線ｃは負荷線を示しており、その傾き
はビット線容量Ｃｂの値で決まる。負荷線ｃと横軸とは
電源電位Ｖｃｃのところで交差する。負荷線ｃと曲線ａ
との交点における電位と、電源電位Ｖｃｃとの差Ｖ１
は、データ「１」読み出し時のビット線電位に相当す
る。また、負荷線ｃと曲線ｂとの交点における電位と、
電源電位Ｖｃｃとの差Ｖ０は、データ「０」読み出し時
のビット線電位に相当する。
【００４９】例えば、図５を参照して説明したように、
ビット線ＢＬ１に読み出し電位Ｖ１が発生すると、ビッ
ト線容量可変装置１４ｂを構成するＭＯＳキャパシタの
容量が減少する。したがって、ビット線容量可変装置１
４ｂは、ビット線ＢＬ１のビット線容量Ｃｂを減少させ
てＣｂ１（図７に示す直線ｃ′の傾き）とする。この結
果、ビット線ＢＬ１の読み出し電位Ｖ１が増大してＶ
１′（図７の曲線ａと直線ｃ′との交点における電位と
電源電位Ｖｃｃとの差）となる。したがって、読み出し
電位の差ΔＶ′（Ｖ１′とＶ０との差）は、ビット線容
量可変装置を設けない場合の読み出し電位の差ΔＶ（Ｖ
１とＶ０との差）に比べて増大し、読み出しマージンが
向上する。
ビット線ＢＬ１に読み出し電位Ｖ１が発生すると、ビッ
ト線容量可変装置１４ｂを構成するＭＯＳキャパシタの
容量が減少する。したがって、ビット線容量可変装置１
４ｂは、ビット線ＢＬ１のビット線容量Ｃｂを減少させ
てＣｂ１（図７に示す直線ｃ′の傾き）とする。この結
果、ビット線ＢＬ１の読み出し電位Ｖ１が増大してＶ
１′（図７の曲線ａと直線ｃ′との交点における電位と
電源電位Ｖｃｃとの差）となる。したがって、読み出し
電位の差ΔＶ′（Ｖ１′とＶ０との差）は、ビット線容
量可変装置を設けない場合の読み出し電位の差ΔＶ（Ｖ
１とＶ０との差）に比べて増大し、読み出しマージンが
向上する。
【００５０】次に、時刻ｔ４において、センスアンプ活
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
【００５１】以上説明したように、この実施の形態のビ
ット線容量可変装置により、ビット線電位に応じてビッ
ト線容量を変化させることが可能となり、読み出しマー
ジンが向上する。その結果、誤読み出しが低減する。
ット線容量可変装置により、ビット線電位に応じてビッ
ト線容量を変化させることが可能となり、読み出しマー
ジンが向上する。その結果、誤読み出しが低減する。
【００５２】また、トランジスタＴ６のしきい値電圧Ｖ
ｔのばらつきは、強誘電体の特性ばらつきに比べて格段
に少ないため、安定な動作が可能となる。
ｔのばらつきは、強誘電体の特性ばらつきに比べて格段
に少ないため、安定な動作が可能となる。
【００５３】さらに、ＰＭＯＳトランジスタはＮ型ウエ
ル（Ｗｅｌｌ）層上に形成されるため、このウエル層の
電位を変えることで若干のＶｔ調節が可能であるという
利点もある。
ル（Ｗｅｌｌ）層上に形成されるため、このウエル層の
電位を変えることで若干のＶｔ調節が可能であるという
利点もある。
【００５４】［第２の実施の形態］図８は、第２の実施
の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回
路図である。図８には、ＦｅＲＡＭの主要部の構成が示
されており、ワード線やプレート線やビット線やメモリ
セルなどの一部は図示が省略されている。図８に示すＦ
ｅＲＡＭは、第１の実施の形態で説明した図４に示す構
成と比較すると、ビット線容量可変装置の部分が異なっ
ている。したがって、以下では、このビット線容量可変
装置の点について説明を行い、他の同じ構成については
説明を省略する。
の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回
路図である。図８には、ＦｅＲＡＭの主要部の構成が示
されており、ワード線やプレート線やビット線やメモリ
セルなどの一部は図示が省略されている。図８に示すＦ
ｅＲＡＭは、第１の実施の形態で説明した図４に示す構
成と比較すると、ビット線容量可変装置の部分が異なっ
ている。したがって、以下では、このビット線容量可変
装置の点について説明を行い、他の同じ構成については
説明を省略する。
【００５５】図８に示すＦｅＲＡＭでは、ビット線ＢＬ
０〜ＢＬ３の各々に、それぞれビット線容量可変装置１
６が接続されている（ビット線ＢＬ１〜ＢＬ３に接続さ
れるビット線容量可変装置は図示を省略している。）。
このビット線容量可変装置１６は、ビット線の電位Ｖ０
およびＶ１に応じてビット線容量を変化させる。この実
施の形態では、このビット線容量可変装置１６が、１個
または複数個の可変素子により構成されている。以下、
ビット線ＢＬ０に接続されるビット線容量可変装置１６
を例にとり説明する。
０〜ＢＬ３の各々に、それぞれビット線容量可変装置１
６が接続されている（ビット線ＢＬ１〜ＢＬ３に接続さ
れるビット線容量可変装置は図示を省略している。）。
このビット線容量可変装置１６は、ビット線の電位Ｖ０
およびＶ１に応じてビット線容量を変化させる。この実
施の形態では、このビット線容量可変装置１６が、１個
または複数個の可変素子により構成されている。以下、
ビット線ＢＬ０に接続されるビット線容量可変装置１６
を例にとり説明する。
【００５６】図８に示すように、ビット線ＢＬ０に接続
されるビット線容量可変装置１６は、複数個の可変素子
１８ａ、１８ｂ、１８ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ２０と、ビット線ＢＬ０にスイッチ２０を介して
ゲート電極が接続されたＰＭＯＳトランジスタＴ７をＰ
型ＭＯＳキャパシタとして用いたものとより構成されて
いる。このＰＭＯＳトランジスタＴ７のソース電極、ド
レイン電極および基板は、それぞれ電源端子Ｖｃｃに接
続されているから、このＰＭＯＳトランジスタＴ７はＰ
型ＭＯＳキャパシタとして用いられる。また、このＰＭ
ＯＳトランジスタＴ７のしきい値電圧Ｖｔは、上式
（１）の関係を満足している。
されるビット線容量可変装置１６は、複数個の可変素子
１８ａ、１８ｂ、１８ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ２０と、ビット線ＢＬ０にスイッチ２０を介して
ゲート電極が接続されたＰＭＯＳトランジスタＴ７をＰ
型ＭＯＳキャパシタとして用いたものとより構成されて
いる。このＰＭＯＳトランジスタＴ７のソース電極、ド
レイン電極および基板は、それぞれ電源端子Ｖｃｃに接
続されているから、このＰＭＯＳトランジスタＴ７はＰ
型ＭＯＳキャパシタとして用いられる。また、このＰＭ
ＯＳトランジスタＴ７のしきい値電圧Ｖｔは、上式
（１）の関係を満足している。
【００５７】また、この実施の形態では、上述したスイ
ッチ２０がＣＭＯＳトランスファゲートにより構成され
ている。そして、可変素子１８ａ、１８ｂ、１８ｃ、・
・・はそれぞれ入力端子ＳＷ０、ＳＷ１、ＳＷ２、・・
・を具えており、上述のスイッチ２０は、これら入力端
子ＳＷ０、ＳＷ１、ＳＷ２、・・・に入力される電源電
圧Ｖｃｃによってオンオフ（ＯＮ／ＯＦＦ）制御がなさ
れる。例えば、可変素子１８ａの入力端子ＳＷ０に電源
電圧Ｖｃｃが印加されると、可変素子１８ａのスイッチ
２０がオン状態となる。その結果、可変素子１８ａを構
成するトランジスタＴ７のゲート電極とビット線ＢＬ０
とが導通状態となり、可変素子１８ａが使用状態とな
る。可変素子１８ａは、ビット線ＢＬ０に対して、第１
の実施の形態で図７を参照して説明したビット線容量制
御を行う。
ッチ２０がＣＭＯＳトランスファゲートにより構成され
ている。そして、可変素子１８ａ、１８ｂ、１８ｃ、・
・・はそれぞれ入力端子ＳＷ０、ＳＷ１、ＳＷ２、・・
・を具えており、上述のスイッチ２０は、これら入力端
子ＳＷ０、ＳＷ１、ＳＷ２、・・・に入力される電源電
圧Ｖｃｃによってオンオフ（ＯＮ／ＯＦＦ）制御がなさ
れる。例えば、可変素子１８ａの入力端子ＳＷ０に電源
電圧Ｖｃｃが印加されると、可変素子１８ａのスイッチ
２０がオン状態となる。その結果、可変素子１８ａを構
成するトランジスタＴ７のゲート電極とビット線ＢＬ０
とが導通状態となり、可変素子１８ａが使用状態とな
る。可変素子１８ａは、ビット線ＢＬ０に対して、第１
の実施の形態で図７を参照して説明したビット線容量制
御を行う。
【００５８】また、１個の可変素子１８ａだけでなく、
他の可変素子１８ｂ、１８ｃ、・・・も使用状態にすれ
ば、ビット線ＢＬ０の容量の可変幅を可変素子１８ａだ
けを使用する場合に比べて増加させることができる。こ
のように、スイッチ２０によって、使用する可変素子の
個数を電気的に選択できるため、ＦｅＲＡＭの製造後で
あっても強誘電体特性に応じてビット線容量の変化量を
適切な値に調整することが可能である。
他の可変素子１８ｂ、１８ｃ、・・・も使用状態にすれ
ば、ビット線ＢＬ０の容量の可変幅を可変素子１８ａだ
けを使用する場合に比べて増加させることができる。こ
のように、スイッチ２０によって、使用する可変素子の
個数を電気的に選択できるため、ＦｅＲＡＭの製造後で
あっても強誘電体特性に応じてビット線容量の変化量を
適切な値に調整することが可能である。
【００５９】なお、この実施の形態のＦｅＲＡＭの読み
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるから、その説明を省略す
る。
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるから、その説明を省略す
る。
【００６０】［第３の実施の形態］図９は、第３の実施
の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回
路図である。図９には、ＦｅＲＡＭの主要部の構成が示
されており、ワード線やプレート線やビット線やメモリ
セルなどの一部は図示が省略されている。図９に示すＦ
ｅＲＡＭは、第１の実施の形態で説明した図４に示す構
成と比較すると、ビット線容量可変装置の部分が異なっ
ている。したがって、以下では、このビット線容量可変
装置の点について説明を行い、他の同じ構成については
説明を省略する。
の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回
路図である。図９には、ＦｅＲＡＭの主要部の構成が示
されており、ワード線やプレート線やビット線やメモリ
セルなどの一部は図示が省略されている。図９に示すＦ
ｅＲＡＭは、第１の実施の形態で説明した図４に示す構
成と比較すると、ビット線容量可変装置の部分が異なっ
ている。したがって、以下では、このビット線容量可変
装置の点について説明を行い、他の同じ構成については
説明を省略する。
【００６１】図９に示すＦｅＲＡＭでは、ビット線ＢＬ
０〜ＢＬ３の各々に、それぞれビット線容量可変装置２
２が接続されている（ビット線ＢＬ１〜ＢＬ３に接続さ
れるビット線容量可変装置は図示を省略している。）。
このビット線容量可変装置２２は、ビット線の電位Ｖ０
およびＶ１に応じてビット線容量を変化させる。この実
施の形態では、このビット線容量可変装置２２が、１個
または複数個の可変素子により構成されている。以下、
ビット線ＢＬ０に接続されるビット線容量可変装置２２
を例にとり説明する。
０〜ＢＬ３の各々に、それぞれビット線容量可変装置２
２が接続されている（ビット線ＢＬ１〜ＢＬ３に接続さ
れるビット線容量可変装置は図示を省略している。）。
このビット線容量可変装置２２は、ビット線の電位Ｖ０
およびＶ１に応じてビット線容量を変化させる。この実
施の形態では、このビット線容量可変装置２２が、１個
または複数個の可変素子により構成されている。以下、
ビット線ＢＬ０に接続されるビット線容量可変装置２２
を例にとり説明する。
【００６２】図９に示すように、ビット線ＢＬ０に接続
されるビット線容量可変装置２２は、複数個の可変素子
２４ａ、２４ｂ、２４ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ２６と、ビット線ＢＬ０にスイッチ２６を介して
ゲート電極が接続されたＰＭＯＳトランジスタＴ８をＰ
型ＭＯＳキャパシタとして用いたものとより構成されて
いる。このＰＭＯＳトランジスタＴ８のソース電極、ド
レイン電極および基板は、それぞれ電源端子Ｖｃｃに接
続されているから、このＰＭＯＳトランジスタＴ８はＰ
型ＭＯＳキャパシタとして用いられる。また、このＰＭ
ＯＳトランジスタＴ８のしきい値電圧Ｖｔは、上式
（１）の関係を満足している。
されるビット線容量可変装置２２は、複数個の可変素子
２４ａ、２４ｂ、２４ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ２６と、ビット線ＢＬ０にスイッチ２６を介して
ゲート電極が接続されたＰＭＯＳトランジスタＴ８をＰ
型ＭＯＳキャパシタとして用いたものとより構成されて
いる。このＰＭＯＳトランジスタＴ８のソース電極、ド
レイン電極および基板は、それぞれ電源端子Ｖｃｃに接
続されているから、このＰＭＯＳトランジスタＴ８はＰ
型ＭＯＳキャパシタとして用いられる。また、このＰＭ
ＯＳトランジスタＴ８のしきい値電圧Ｖｔは、上式
（１）の関係を満足している。
【００６３】また、この実施の形態では、上述したスイ
ッチ２６がビット線と同じメタル材料からなるメタルヒ
ューズにより構成されている。そして、例えば、可変素
子２４ａのスイッチ２６がオン状態であると、可変素子
２４ａを構成するトランジスタＴ８のゲート電極とビッ
ト線ＢＬ０とが導通状態となり、この可変素子２４ａが
使用状態となる。可変素子２４ａは、ビット線ＢＬ０に
対して、第１の実施の形態で図７を参照して説明したビ
ット線容量制御を行う。このように、第２の実施の形態
の構成と同様に、スイッチ２６のオンオフ制御により、
ビット線容量制御に使用される可変素子の個数を調整す
ることができる。よって、ＦｅＲＡＭの製造後であって
も、強誘電体特性に応じてビット線容量の変化量を適切
な値に調整することが可能である。
ッチ２６がビット線と同じメタル材料からなるメタルヒ
ューズにより構成されている。そして、例えば、可変素
子２４ａのスイッチ２６がオン状態であると、可変素子
２４ａを構成するトランジスタＴ８のゲート電極とビッ
ト線ＢＬ０とが導通状態となり、この可変素子２４ａが
使用状態となる。可変素子２４ａは、ビット線ＢＬ０に
対して、第１の実施の形態で図７を参照して説明したビ
ット線容量制御を行う。このように、第２の実施の形態
の構成と同様に、スイッチ２６のオンオフ制御により、
ビット線容量制御に使用される可変素子の個数を調整す
ることができる。よって、ＦｅＲＡＭの製造後であって
も、強誘電体特性に応じてビット線容量の変化量を適切
な値に調整することが可能である。
【００６４】しかし、この実施の形態のスイッチ２６
は、第２の実施の形態のスイッチ２０のように電気的に
制御することができない。すなわち、使用しない可変素
子のスイッチ２６を構成するメタルヒューズは、例え
ば、集束イオンビーム（ＦＩＢ）等により切断しておく
必要がある。このような物理的な処理が必要となるため
に、第２の実施の形態のスイッチ２０に比べて若干の手
間がかかる。
は、第２の実施の形態のスイッチ２０のように電気的に
制御することができない。すなわち、使用しない可変素
子のスイッチ２６を構成するメタルヒューズは、例え
ば、集束イオンビーム（ＦＩＢ）等により切断しておく
必要がある。このような物理的な処理が必要となるため
に、第２の実施の形態のスイッチ２０に比べて若干の手
間がかかる。
【００６５】一方、この実施の形態のスイッチ２６は、
第２の実施の形態のスイッチ２０に比べると設置面積が
小さくて済むという利点がある。
第２の実施の形態のスイッチ２０に比べると設置面積が
小さくて済むという利点がある。
【００６６】なお、この実施の形態のＦｅＲＡＭの読み
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるから、その説明を省略す
る。
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるから、その説明を省略す
る。
【００６７】［第４の実施の形態］図１０は、第４の実
施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す
回路図である。図１０には、ＦｅＲＡＭの主要部の構成
が示されており、ワード線やプレート線やビット線やメ
モリセルなどの一部は図示が省略されている。図１０に
示すＦｅＲＡＭは、第１の実施の形態で説明した図４に
示す構成と比較すると、ビット線容量可変装置の部分が
異なっている。したがって、以下では、このビット線容
量可変装置の点について説明を行い、他の同じ構成につ
いては説明を省略する。
施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す
回路図である。図１０には、ＦｅＲＡＭの主要部の構成
が示されており、ワード線やプレート線やビット線やメ
モリセルなどの一部は図示が省略されている。図１０に
示すＦｅＲＡＭは、第１の実施の形態で説明した図４に
示す構成と比較すると、ビット線容量可変装置の部分が
異なっている。したがって、以下では、このビット線容
量可変装置の点について説明を行い、他の同じ構成につ
いては説明を省略する。
【００６８】図１０に示すように、ビット線ＢＬ０〜Ｂ
Ｌ３の各々に、それぞれビット線容量可変装置２８ａ、
２８ｂ、２８ｃおよび２８ｄが接続されている。これら
ビット線容量可変装置２８ａ〜２８ｄは、ビット線の電
位Ｖ０およびＶ１に応じてビット線容量を変化させる。
この実施の形態では、これらビット線容量可変装置２８
ａ〜２８ｄの各々が、ビット線にゲート電極が接続され
たＮＭＯＳトランジスタＴ９により構成されている。例
えば、ビット線容量可変装置２８ａを構成するＮＭＯＳ
トランジスタＴ９のゲート電極はビット線ＢＬ０に接続
されている。このトランジスタＴ９のソース電極、ドレ
イン電極および基板は接地端子ＧＮＤに接続されてい
る。このように、ＮＭＯＳトランジスタＴ９はＮ型ＭＯ
Ｓキャパシタとして用いられる。
Ｌ３の各々に、それぞれビット線容量可変装置２８ａ、
２８ｂ、２８ｃおよび２８ｄが接続されている。これら
ビット線容量可変装置２８ａ〜２８ｄは、ビット線の電
位Ｖ０およびＶ１に応じてビット線容量を変化させる。
この実施の形態では、これらビット線容量可変装置２８
ａ〜２８ｄの各々が、ビット線にゲート電極が接続され
たＮＭＯＳトランジスタＴ９により構成されている。例
えば、ビット線容量可変装置２８ａを構成するＮＭＯＳ
トランジスタＴ９のゲート電極はビット線ＢＬ０に接続
されている。このトランジスタＴ９のソース電極、ドレ
イン電極および基板は接地端子ＧＮＤに接続されてい
る。このように、ＮＭＯＳトランジスタＴ９はＮ型ＭＯ
Ｓキャパシタとして用いられる。
【００６９】なお、ＮＭＯＳトランジスタＴ９のフラッ
トバンド電圧Ｖｆｂとビット線電位Ｖ０およびＶ１との
間には、次式（２）が成り立つように設計されている。
トバンド電圧Ｖｆｂとビット線電位Ｖ０およびＶ１との
間には、次式（２）が成り立つように設計されている。
【００７０】Ｖ０＜Ｖｆｂ＜Ｖ１ ・・・（２） 図１１は、トランジスタＴ９によるＮ型ＭＯＳキャパシ
タの容量とトランジスタＴ９のゲート電極に印加される
ゲート電圧との関係を示すグラフである。図中、横軸に
ゲート電圧Ｖを取って示し、縦軸にＭＯＳキャパシタ容
量Ｃを取って示してある。図１１に示すＭＯＳキャパシ
タ容量Ｃは、上式（２）の関係があるから、ゲート電圧
ＶがＶ０からＶ１に変化するところで急激に減少する。
したがって、ビット線読み出し電位がＶ０かＶ１かに応
じてビット線容量が変化する。
タの容量とトランジスタＴ９のゲート電極に印加される
ゲート電圧との関係を示すグラフである。図中、横軸に
ゲート電圧Ｖを取って示し、縦軸にＭＯＳキャパシタ容
量Ｃを取って示してある。図１１に示すＭＯＳキャパシ
タ容量Ｃは、上式（２）の関係があるから、ゲート電圧
ＶがＶ０からＶ１に変化するところで急激に減少する。
したがって、ビット線読み出し電位がＶ０かＶ１かに応
じてビット線容量が変化する。
【００７１】次に、この実施の形態のＦｅＲＡＭからの
データ読み出し動作につき説明する。なお、この実施の
形態のＦｅＲＡＭの読み出し動作は、基本的に第１の実
施の形態で図６および図７を参照して説明した読み出し
動作と同じである。したがって、以下、読み出し動作の
説明を、図６および図７を参照して行う。
データ読み出し動作につき説明する。なお、この実施の
形態のＦｅＲＡＭの読み出し動作は、基本的に第１の実
施の形態で図６および図７を参照して説明した読み出し
動作と同じである。したがって、以下、読み出し動作の
説明を、図６および図７を参照して行う。
【００７２】まず、時刻ｔ１において、フローティング
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
制御線ＥＱ０を「Ｌ」にして、ビット線ＢＬ０およびＢ
Ｌ１をフローティング状態にする。
【００７３】次に、時刻ｔ２において、ワード線ＷＬ０
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トラ
ンジスタＴ０およびＴ１のゲートを開く。このときに印
加した電圧ＶＨは、選択トランジスタのしきい値電圧Ｖ
ｔ程度分だけ電源電圧Ｖｃｃよりも高い電圧である。
【００７４】次に、時刻ｔ３において、プレート線ＰＬ
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なっており、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位はその分極方向に
応じたＶ０かＶ１の値の電位となる。これら発生電位に
応じて、ビット線ＢＬ０およびＢＬ１に接続されたビッ
ト線容量可変装置２８ａおよび２８ｂが図７に示すごと
く動作する。
０を「Ｈ」とし、強誘電体キャパシタＣ０およびＣ１を
通じて、それぞれビット線ＢＬ０およびＢＬ１に読み出
し電位を発生させる。キャパシタＣ０およびＣ１は、そ
の分極方向によって容量が異なっており、ビット線ＢＬ
０およびＢＬ１に生じる読み出し電位はその分極方向に
応じたＶ０かＶ１の値の電位となる。これら発生電位に
応じて、ビット線ＢＬ０およびＢＬ１に接続されたビッ
ト線容量可変装置２８ａおよび２８ｂが図７に示すごと
く動作する。
【００７５】例えば、図１１を参照して説明したよう
に、ビット線ＢＬ１に読み出し電位Ｖ１が発生すると、
ビット線容量可変装置２８ｂを構成するＭＯＳキャパシ
タの容量が減少する。したがって、ビット線容量可変装
置２８ｂは、ビット線ＢＬ１のビット線容量Ｃｂを減少
させてＣｂ１（図７に示す直線ｃ′の傾き）とする。こ
の結果、ビット線ＢＬ１の読み出し電位Ｖ１が増大して
Ｖ１′（図７の曲線ａと直線ｃ′との交点における電位
と電源電位Ｖｃｃとの差）となる。したがって、読み出
し電位の差ΔＶ′（Ｖ１′とＶ０との差）は、ビット線
容量可変装置を設けない場合の読み出し電位の差ΔＶ
（Ｖ１とＶ０との差）に比べて増大し、読み出しマージ
ンが向上する。
に、ビット線ＢＬ１に読み出し電位Ｖ１が発生すると、
ビット線容量可変装置２８ｂを構成するＭＯＳキャパシ
タの容量が減少する。したがって、ビット線容量可変装
置２８ｂは、ビット線ＢＬ１のビット線容量Ｃｂを減少
させてＣｂ１（図７に示す直線ｃ′の傾き）とする。こ
の結果、ビット線ＢＬ１の読み出し電位Ｖ１が増大して
Ｖ１′（図７の曲線ａと直線ｃ′との交点における電位
と電源電位Ｖｃｃとの差）となる。したがって、読み出
し電位の差ΔＶ′（Ｖ１′とＶ０との差）は、ビット線
容量可変装置を設けない場合の読み出し電位の差ΔＶ
（Ｖ１とＶ０との差）に比べて増大し、読み出しマージ
ンが向上する。
【００７６】次に、時刻ｔ４において、センスアンプ活
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
性化信号ＳＡＥを「Ｈ」にして、センスアンプ１０を作
動させる。センスアンプ１０は、ビット線ＢＬ０および
ＢＬ１に生じた読み出し電位の差を感知し、各電位をそ
れぞれグランド電位および電源電位Ｖｃｃへ増幅する。
これらの電位が読み出し後の論理「０」および「１」に
それぞれ対応する。
【００７７】以上説明したように、この実施の形態のビ
ット線容量可変装置により、ビット線電位に応じてビッ
ト線容量を変化させることが可能となり、読み出しマー
ジンが向上する。その結果、誤読み出しが低減する。
ット線容量可変装置により、ビット線電位に応じてビッ
ト線容量を変化させることが可能となり、読み出しマー
ジンが向上する。その結果、誤読み出しが低減する。
【００７８】また、トランジスタＴ９のフラットバンド
電圧Ｖｆｂのばらつきは、強誘電体の特性ばらつきに比
べて格段に少ないため、安定な動作が可能となる。
電圧Ｖｆｂのばらつきは、強誘電体の特性ばらつきに比
べて格段に少ないため、安定な動作が可能となる。
【００７９】さらに、この実施の形態のビット線容量可
変装置は、選択トランジスタなどのメモリトランジスタ
と同様のＮＭＯＳトランジスタを用いるので、ウエル
（Ｗｅｌｌ）や基板を共通にすることが可能であり、ウ
エル分離のための余分な面積が不要である。
変装置は、選択トランジスタなどのメモリトランジスタ
と同様のＮＭＯＳトランジスタを用いるので、ウエル
（Ｗｅｌｌ）や基板を共通にすることが可能であり、ウ
エル分離のための余分な面積が不要である。
【００８０】［第５の実施の形態］図１２は、第５の実
施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す
回路図である。図１２には、ＦｅＲＡＭの主要部の構成
が示されており、ワード線やプレート線やビット線やメ
モリセルなどの一部は図示が省略されている。図１２に
示すＦｅＲＡＭは、第１の実施の形態で説明した図４に
示す構成と比較すると、ビット線容量可変装置の部分が
異なっている。したがって、以下では、このビット線容
量可変装置の点について説明を行い、他の同じ構成につ
いては説明を省略する。
施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す
回路図である。図１２には、ＦｅＲＡＭの主要部の構成
が示されており、ワード線やプレート線やビット線やメ
モリセルなどの一部は図示が省略されている。図１２に
示すＦｅＲＡＭは、第１の実施の形態で説明した図４に
示す構成と比較すると、ビット線容量可変装置の部分が
異なっている。したがって、以下では、このビット線容
量可変装置の点について説明を行い、他の同じ構成につ
いては説明を省略する。
【００８１】図１２に示すＦｅＲＡＭでは、ビット線Ｂ
Ｌ０〜ＢＬ３の各々に、それぞれビット線容量可変装置
３０が接続されている（ビット線ＢＬ１〜ＢＬ３に接続
されるビット線容量可変装置は図示を省略してい
る。）。このビット線容量可変装置３０は、ビット線の
電位Ｖ０およびＶ１に応じてビット線容量を変化させ
る。この実施の形態では、このビット線容量可変装置３
０が、１個または複数個の可変素子により構成されてい
る。以下、ビット線ＢＬ０に接続されるビット線容量可
変装置３０を例にとり説明する。
Ｌ０〜ＢＬ３の各々に、それぞれビット線容量可変装置
３０が接続されている（ビット線ＢＬ１〜ＢＬ３に接続
されるビット線容量可変装置は図示を省略してい
る。）。このビット線容量可変装置３０は、ビット線の
電位Ｖ０およびＶ１に応じてビット線容量を変化させ
る。この実施の形態では、このビット線容量可変装置３
０が、１個または複数個の可変素子により構成されてい
る。以下、ビット線ＢＬ０に接続されるビット線容量可
変装置３０を例にとり説明する。
【００８２】図１２に示すように、ビット線ＢＬ０に接
続されるビット線容量可変装置３０は、複数個の可変素
子３２ａ、３２ｂ、３２ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ３４と、ビット線ＢＬ０にスイッチ３４を介して
ゲート電極が接続されたＮＭＯＳトランジスタＴ１０を
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ている。このＮＭＯＳトランジスタＴ１０のソース電
極、ドレイン電極および基板は、それぞれ接地端子ＧＮ
Ｄに接続されているから、このＮＭＯＳトランジスタＴ
１０はＮ型ＭＯＳキャパシタとして用いられる。また、
このＮＭＯＳトランジスタＴ１０のフラットバンド電圧
Ｖｆｂは、上式（２）の関係を満足している。
続されるビット線容量可変装置３０は、複数個の可変素
子３２ａ、３２ｂ、３２ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ３４と、ビット線ＢＬ０にスイッチ３４を介して
ゲート電極が接続されたＮＭＯＳトランジスタＴ１０を
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ている。このＮＭＯＳトランジスタＴ１０のソース電
極、ドレイン電極および基板は、それぞれ接地端子ＧＮ
Ｄに接続されているから、このＮＭＯＳトランジスタＴ
１０はＮ型ＭＯＳキャパシタとして用いられる。また、
このＮＭＯＳトランジスタＴ１０のフラットバンド電圧
Ｖｆｂは、上式（２）の関係を満足している。
【００８３】また、この実施の形態では、上述したスイ
ッチ３４がＣＭＯＳトランスファゲートにより構成され
ている。そして、可変素子３２ａ、３２ｂ、３２ｃ、・
・・はそれぞれ入力端子ＳＷ０、ＳＷ１、ＳＷ２、・・
・を具えており、上述のスイッチ３４は、これら入力端
子ＳＷ０、ＳＷ１、ＳＷ２、・・・に入力される電源電
圧Ｖｃｃによってオンオフ（ＯＮ／ＯＦＦ）制御がなさ
れる。例えば、可変素子３２ａの入力端子ＳＷ０に電源
電圧Ｖｃｃが印加されると、可変素子３２ａのスイッチ
３４がオン状態となる。その結果、可変素子３２ａを構
成するトランジスタＴ１０のゲート電極とビット線ＢＬ
０とが導通状態となり、可変素子３２ａが使用状態とな
る。可変素子３２ａは、ビット線ＢＬ０に対して、第１
の実施の形態で図７を参照して説明したビット線容量制
御を行う。
ッチ３４がＣＭＯＳトランスファゲートにより構成され
ている。そして、可変素子３２ａ、３２ｂ、３２ｃ、・
・・はそれぞれ入力端子ＳＷ０、ＳＷ１、ＳＷ２、・・
・を具えており、上述のスイッチ３４は、これら入力端
子ＳＷ０、ＳＷ１、ＳＷ２、・・・に入力される電源電
圧Ｖｃｃによってオンオフ（ＯＮ／ＯＦＦ）制御がなさ
れる。例えば、可変素子３２ａの入力端子ＳＷ０に電源
電圧Ｖｃｃが印加されると、可変素子３２ａのスイッチ
３４がオン状態となる。その結果、可変素子３２ａを構
成するトランジスタＴ１０のゲート電極とビット線ＢＬ
０とが導通状態となり、可変素子３２ａが使用状態とな
る。可変素子３２ａは、ビット線ＢＬ０に対して、第１
の実施の形態で図７を参照して説明したビット線容量制
御を行う。
【００８４】また、１個の可変素子３２ａだけでなく、
他の可変素子３２ｂ、３２ｃ、・・・も使用状態にすれ
ば、ビット線ＢＬ０の容量の可変幅を可変素子３２ａだ
けを使用する場合に比べて増加させることができる。こ
のように、スイッチ３４によって、使用する可変素子の
個数を電気的に選択できるため、ＦｅＲＡＭの製造後で
あっても強誘電体特性に応じてビット線容量の変化量を
適切な値に調整することが可能である。
他の可変素子３２ｂ、３２ｃ、・・・も使用状態にすれ
ば、ビット線ＢＬ０の容量の可変幅を可変素子３２ａだ
けを使用する場合に比べて増加させることができる。こ
のように、スイッチ３４によって、使用する可変素子の
個数を電気的に選択できるため、ＦｅＲＡＭの製造後で
あっても強誘電体特性に応じてビット線容量の変化量を
適切な値に調整することが可能である。
【００８５】なお、この実施の形態のＦｅＲＡＭの読み
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるからその説明を省略する。
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるからその説明を省略する。
【００８６】［第６の実施の形態］図１３は、第６の実
施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す
回路図である。図１３には、ＦｅＲＡＭの主要部の構成
が示されており、ワード線やプレート線やビット線やメ
モリセルなどの一部は図示が省略されている。図１３に
示すＦｅＲＡＭは、第１の実施の形態で説明した図４に
示す構成と比較すると、ビット線容量可変装置の部分が
異なっている。したがって、以下では、このビット線容
量可変装置の点について説明を行い、他の同じ構成につ
いては説明を省略する。
施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す
回路図である。図１３には、ＦｅＲＡＭの主要部の構成
が示されており、ワード線やプレート線やビット線やメ
モリセルなどの一部は図示が省略されている。図１３に
示すＦｅＲＡＭは、第１の実施の形態で説明した図４に
示す構成と比較すると、ビット線容量可変装置の部分が
異なっている。したがって、以下では、このビット線容
量可変装置の点について説明を行い、他の同じ構成につ
いては説明を省略する。
【００８７】図１３に示すＦｅＲＡＭでは、ビット線Ｂ
Ｌ０〜ＢＬ３の各々に、それぞれビット線容量可変装置
３６が接続されている（ビット線ＢＬ１〜ＢＬ３に接続
されるビット線容量可変装置は図示を省略してい
る。）。このビット線容量可変装置３６は、ビット線の
電位Ｖ０およびＶ１に応じてビット線容量を変化させ
る。この実施の形態では、このビット線容量可変装置３
６が、１個または複数個の可変素子により構成されてい
る。以下、ビット線ＢＬ０に接続されるビット線容量可
変装置３６を例にとり説明する。
Ｌ０〜ＢＬ３の各々に、それぞれビット線容量可変装置
３６が接続されている（ビット線ＢＬ１〜ＢＬ３に接続
されるビット線容量可変装置は図示を省略してい
る。）。このビット線容量可変装置３６は、ビット線の
電位Ｖ０およびＶ１に応じてビット線容量を変化させ
る。この実施の形態では、このビット線容量可変装置３
６が、１個または複数個の可変素子により構成されてい
る。以下、ビット線ＢＬ０に接続されるビット線容量可
変装置３６を例にとり説明する。
【００８８】図１３に示すように、ビット線ＢＬ０に接
続されるビット線容量可変装置３６は、複数個の可変素
子３８ａ、３８ｂ、３８ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ４０と、ビット線ＢＬ０にスイッチ４０を介して
ゲート電極が接続されたＮＭＯＳトランジスタＴ１１を
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ている。このＮＭＯＳトランジスタＴ１１のソース電
極、ドレイン電極および基板は、それぞれ接地端子ＧＮ
Ｄに接続されているから、このＮＭＯＳトランジスタＴ
１１はＮ型ＭＯＳキャパシタとして用いられる。また、
このＮＭＯＳトランジスタＴ１１のフラットバンド電圧
Ｖｆｂは、上式（２）の関係を満足している。
続されるビット線容量可変装置３６は、複数個の可変素
子３８ａ、３８ｂ、３８ｃ、・・・により構成されてい
る。これら可変素子は、ビット線ＢＬ０に接続されたス
イッチ４０と、ビット線ＢＬ０にスイッチ４０を介して
ゲート電極が接続されたＮＭＯＳトランジスタＴ１１を
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ている。このＮＭＯＳトランジスタＴ１１のソース電
極、ドレイン電極および基板は、それぞれ接地端子ＧＮ
Ｄに接続されているから、このＮＭＯＳトランジスタＴ
１１はＮ型ＭＯＳキャパシタとして用いられる。また、
このＮＭＯＳトランジスタＴ１１のフラットバンド電圧
Ｖｆｂは、上式（２）の関係を満足している。
【００８９】また、この実施の形態では、上述したスイ
ッチ４０がビット線と同じメタル材料からなるメタルヒ
ューズにより構成されている。そして、例えば、可変素
子３８ａのスイッチ４０がオン状態であると、可変素子
３８ａを構成するトランジスタＴ１１のゲート電極とビ
ット線ＢＬ０とが導通状態となり、この可変素子３８ａ
が使用状態となる。可変素子３８ａは、ビット線ＢＬ０
に対して、第１の実施の形態で図７を参照して説明した
ビット線容量制御を行う。このように、第５の実施の形
態の構成と同様に、スイッチ４０のオンオフ制御によ
り、ビット線容量制御に使用される可変素子の個数を調
整することができる。よって、ＦｅＲＡＭの製造後であ
っても、強誘電体特性に応じてビット線容量の変化量を
適切な値に調整することが可能である。
ッチ４０がビット線と同じメタル材料からなるメタルヒ
ューズにより構成されている。そして、例えば、可変素
子３８ａのスイッチ４０がオン状態であると、可変素子
３８ａを構成するトランジスタＴ１１のゲート電極とビ
ット線ＢＬ０とが導通状態となり、この可変素子３８ａ
が使用状態となる。可変素子３８ａは、ビット線ＢＬ０
に対して、第１の実施の形態で図７を参照して説明した
ビット線容量制御を行う。このように、第５の実施の形
態の構成と同様に、スイッチ４０のオンオフ制御によ
り、ビット線容量制御に使用される可変素子の個数を調
整することができる。よって、ＦｅＲＡＭの製造後であ
っても、強誘電体特性に応じてビット線容量の変化量を
適切な値に調整することが可能である。
【００９０】しかし、この実施の形態のスイッチ４０
は、第５の実施の形態のスイッチ３４のように電気的に
制御することができない。すなわち、使用しない可変素
子のスイッチ４０を構成するメタルヒューズは、例え
ば、集束イオンビーム（ＦＩＢ）等により切断しておく
必要がある。このような物理的な処理が必要となるため
に、第５の実施の形態のスイッチ３４に比べて若干の手
間がかかる。
は、第５の実施の形態のスイッチ３４のように電気的に
制御することができない。すなわち、使用しない可変素
子のスイッチ４０を構成するメタルヒューズは、例え
ば、集束イオンビーム（ＦＩＢ）等により切断しておく
必要がある。このような物理的な処理が必要となるため
に、第５の実施の形態のスイッチ３４に比べて若干の手
間がかかる。
【００９１】一方、この実施の形態のスイッチ４０は、
第５の実施の形態のスイッチ３４に比べると設置面積が
小さくて済むという利点がある。
第５の実施の形態のスイッチ３４に比べると設置面積が
小さくて済むという利点がある。
【００９２】なお、この実施の形態のＦｅＲＡＭの読み
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるからその説明を省略する。
出し動作は、第１の実施の形態で図６を参照して説明し
た読み出し動作と同じであるからその説明を省略する。
【００９３】
【発明の効果】以上説明したように、この発明の強誘電
体メモリによれば、ビット線の電位に応じてビット線容
量を変化させるビット線容量可変装置を具えているた
め、読み出しマージンが向上し、その結果、誤読み出し
が低減する。
体メモリによれば、ビット線の電位に応じてビット線容
量を変化させるビット線容量可変装置を具えているた
め、読み出しマージンが向上し、その結果、誤読み出し
が低減する。
【図１】この発明の強誘電体メモリの構成を示す図であ
る。
る。
【図２】この発明の強誘電体メモリのデータ読み出し動
作を示す図である。
作を示す図である。
【図３】ビット線容量可変装置の動作説明に供するグラ
フである。
フである。
【図４】第１の実施の形態の強誘電体メモリの構成を示
す図である。
す図である。
【図５】Ｐ型ＭＯＳキャパシタの容量とゲート電圧との
関係を示すグラフである。
関係を示すグラフである。
【図６】第１の実施の形態の強誘電体メモリのデータ読
み出し動作を示す図である。
み出し動作を示す図である。
【図７】ビット線容量可変装置の動作説明に供するグラ
フである。
フである。
【図８】第２の実施の形態の強誘電体メモリの構成を示
す図である。
す図である。
【図９】第３の実施の形態の強誘電体メモリの構成を示
す図である。
す図である。
【図１０】第４の実施の形態の強誘電体メモリの構成を
示す図である。
示す図である。
【図１１】Ｎ型ＭＯＳキャパシタの容量とゲート電圧と
の関係を示すグラフである。
の関係を示すグラフである。
【図１２】第５の実施の形態の強誘電体メモリの構成を
示す図である。
示す図である。
【図１３】第６の実施の形態の強誘電体メモリの構成を
示す図である。
示す図である。
【図１４】従来の強誘電体メモリの構成を示す図であ
る。
る。
【図１５】従来の強誘電体メモリのデータ読み出し動作
を示す図である。
を示す図である。
【図１６】課題の説明に供する図である。
１０：センスアンプ １２ａ〜１２ｄ，１４ａ〜１４ｄ，１６，２２，２８ａ
〜２８ｄ，３０，３６：ビット線容量可変装置 １８ａ〜１８ｃ，２４ａ〜２４ｃ，３２ａ〜３２ｃ，３
８ａ〜３８ｃ：可変素子 ２０，２６，３４，４０：スイッチ
〜２８ｄ，３０，３６：ビット線容量可変装置 １８ａ〜１８ｃ，２４ａ〜２４ｃ，３２ａ〜３２ｃ，３
８ａ〜３８ｃ：可変素子 ２０，２６，３４，４０：スイッチ
Claims (10)
- 【請求項１】 複数のワード線、複数のプレート線、複
数のビット線、および複数のメモリセルを具えていて、
該メモリセルが強誘電体キャパシタおよび選択トランジ
スタから構成されており、該メモリセルに記憶されたデ
ータの読み出しが前記強誘電体キャパシタの分極状態に
応じて発せられる信号を検知するセンスアンプにより行
われる強誘電体メモリにおいて、 前記ビット線の電位に応じてビット線容量を変化させる
ビット線容量可変装置を具えることを特徴とする強誘電
体メモリ。 - 【請求項２】 請求項１に記載の強誘電体メモリにおい
て、 前記ビット線容量可変装置を、前記ビット線にゲート電
極が接続されたＰＭＯＳトランジスタをＰ型ＭＯＳキャ
パシタとして用いたものとすることを特徴とする強誘電
体メモリ。 - 【請求項３】 請求項１に記載の強誘電体メモリにおい
て、 前記ビット線容量可変装置が１個または複数個の可変素
子により構成されていて、該可変素子が、前記ビット線
に接続されたスイッチと、前記ビット線に該スイッチを
介してゲート電極が接続されたＰＭＯＳトランジスタを
Ｐ型ＭＯＳキャパシタとして用いたものとより構成され
ていることを特徴とする強誘電体メモリ。 - 【請求項４】 請求項３に記載の強誘電体メモリにおい
て、 前記スイッチをＣＭＯＳトランスファゲートで構成する
ことを特徴とする強誘電体メモリ。 - 【請求項５】 請求項３に記載の強誘電体メモリにおい
て、 前記スイッチをメタルヒューズで構成することを特徴と
する強誘電体メモリ。 - 【請求項６】 請求項１に記載の強誘電体メモリにおい
て、 前記ビット線容量可変装置を、前記ビット線にゲート電
極が接続されたＮＭＯＳトランジスタをＮ型ＭＯＳキャ
パシタとして用いたものとすることを特徴とする強誘電
体メモリ。 - 【請求項７】 請求項１に記載の強誘電体メモリにおい
て、 前記ビット線容量可変装置が１個または複数個の可変素
子により構成されていて、該可変素子が、前記ビット線
に接続されたスイッチと、前記ビット線に該スイッチを
介してゲート電極が接続されたＮＭＯＳトランジスタを
Ｎ型ＭＯＳキャパシタとして用いたものとより構成され
ていることを特徴とする強誘電体メモリ。 - 【請求項８】 請求項７に記載の強誘電体メモリにおい
て、 前記スイッチをＣＭＯＳトランスファゲートで構成する
ことを特徴とする強誘電体メモリ。 - 【請求項９】 請求項７に記載の強誘電体メモリにおい
て、 前記スイッチをメタルヒューズで構成することを特徴と
する強誘電体メモリ。 - 【請求項１０】 請求項１に記載の強誘電体メモリにお
いて、 前記ビット線と前記プレート線との間に、前記選択トラ
ンジスタの主電流路と前記強誘電体キャパシタとが前記
ビット線側からこの順序で直列に接続されていて、該選
択トランジスタの制御電極が前記ワード線に接続されて
いることを特徴とする強誘電体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29940099A JP2001118389A (ja) | 1999-10-21 | 1999-10-21 | 強誘電体メモリ |
| US09/691,885 US6269019B1 (en) | 1999-10-21 | 2000-10-20 | Ferroelectric memory device capable of adjusting bit line capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29940099A JP2001118389A (ja) | 1999-10-21 | 1999-10-21 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118389A true JP2001118389A (ja) | 2001-04-27 |
Family
ID=17872078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29940099A Withdrawn JP2001118389A (ja) | 1999-10-21 | 1999-10-21 | 強誘電体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6269019B1 (ja) |
| JP (1) | JP2001118389A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014207032A (ja) * | 2013-04-12 | 2014-10-30 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法 |
| JP2018185879A (ja) * | 2017-04-27 | 2018-11-22 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置 |
| JP2021534533A (ja) * | 2018-08-13 | 2021-12-09 | マイクロン テクノロジー，インク． | スプリット・キャパシタをもつ感知増幅器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3936599B2 (ja) * | 2002-02-25 | 2007-06-27 | 富士通株式会社 | 半導体メモリ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309391A (en) * | 1992-10-02 | 1994-05-03 | National Semiconductor Corporation | Symmetrical polarization enhancement in a ferroelectric memory cell |
| US5524092A (en) * | 1995-02-17 | 1996-06-04 | Park; Jea K. | Multilayered ferroelectric-semiconductor memory-device |
| JP2800745B2 (ja) * | 1995-11-10 | 1998-09-21 | 日本電気株式会社 | 強誘電体メモリ |
| GB9614800D0 (en) * | 1996-07-13 | 1996-09-04 | Plessey Semiconductors Ltd | Programmable logic arrays |
| KR100548847B1 (ko) * | 1998-10-28 | 2006-03-31 | 주식회사 하이닉스반도체 | 수명을 연장시킨 강유전체 메모리 장치 |
-
1999
- 1999-10-21 JP JP29940099A patent/JP2001118389A/ja not_active Withdrawn
-
2000
- 2000-10-20 US US09/691,885 patent/US6269019B1/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014207032A (ja) * | 2013-04-12 | 2014-10-30 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法 |
| JP2018185879A (ja) * | 2017-04-27 | 2018-11-22 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置 |
| JP2021103604A (ja) * | 2017-04-27 | 2021-07-15 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置及びデータ読出し方法 |
| JP7053918B2 (ja) | 2017-04-27 | 2022-04-12 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置及びデータ読出し方法 |
| JP2021534533A (ja) * | 2018-08-13 | 2021-12-09 | マイクロン テクノロジー，インク． | スプリット・キャパシタをもつ感知増幅器 |
| US11587604B2 (en) | 2018-08-13 | 2023-02-21 | Micron Technology, Inc. | Sense amplifier with split capacitors |
Also Published As
| Publication number | Publication date |
|---|---|
| US6269019B1 (en) | 2001-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070109 |