JP2021534533A - スプリット・キャパシタをもつ感知増幅器 - Google Patents

Abstract

スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための方法およびデバイスが説明される。この感知増幅器は、読み取り動作のいくつかの部分の間により大きい容量を、読み取り動作の他の部分の間により小さい容量を提供するように構成され得る、第１のキャパシタおよび第２のキャパシタを含んでよい。場合によっては、第１のキャパシタおよび第２のキャパシタは、より高い容量を提供するために、読み取り動作の第１の部分の間に信号ノードと電圧源との間に並列に結合されるように構成される。第１のキャパシタは、読み取り動作の第２の部分の間により低い容量を提供するために、第２の部分の間に第２のキャパシタから結合解除され得る。

Description

［クロスリファレンス］
本特許出願は、本発明の譲受人に譲渡され、参照によりその全体が本明細書に組み込まれる、２０１８年８月１３日に出願された、Ｄｉ Ｖｉｎｃｅｎｚｏらによる、「ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ ＷＩＴＨ ＳＰＬＩＴ ＣＡＰＡＣＩＴＯＲＳ」という名称の米国特許出願第１６／１０２，０５３号に対する優先権を主張するものである。

以下は、一般に、メモリアレイを動作させることに関し、より詳細には、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法に関する。

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリデバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込むまたはプログラムすることがある。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、長期間にわたって記憶された論理状態を維持し得る。揮発性メモリデバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、記憶された状態を経時的に失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して、改善された性能を有し得る。

一般に、メモリデバイスは、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持量を増加させること、電力消費量を減少させること、または製造コストを減少させることによって改善され得る。場合によっては、ＦｅＲＡＭメモリセルの読み取り動作は、メモリセル上に記憶される値を決定するために増幅器キャパシタ上のメモリセルからの電荷を積算することを含むことがある。増幅器キャパシタは、場合によっては、読み取り動作中に追加の目的のために使用されてよい。

本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするメモリアレイの一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするヒステリシス曲線の一例である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするタイミング図の一例である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするタイミング図の一例である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするタイミング図の一例である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするデバイスのブロック図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための方法を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための方法を示す図である。 本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための方法を示す図である。

強誘電体メモリセルは、メモリセルの値を記憶し得るキャパシタを含む。メモリセルの値を読み取ることは、ディジット線をメモリセルに結合することと、メモリセルキャパシタとディジット線との間で電荷を移動させることと、感知コンポーネントを使用して、結果として生じるディジット線の電圧に基づいてメモリセルの値を「感知」または決定することとを含んでよい。

強誘電体メモリデバイスの感知コンポーネントは、セルの値を感知するために使用され得る、増幅器キャパシタなどのキャパシタを含むことがある。電荷は、読み取り動作中にディジット線を介して増幅器キャパシタとメモリセルとの間で移動され得る。増幅器キャパシタとメモリセルとの間で移動される電荷の量は、（たとえば、値がたとえば「０」であろうと「１」であろうと）メモリセル上に記憶される論理値を反映し得る。増幅器キャパシタは、読み取り動作の前に既知の初期電圧に充電されてよく、読み取り動作中の（移動された電荷による）増幅器キャパシタ電圧の変化は、メモリセルの値を感知するために使用され得る。感知コンポーネントは、メモリセルの値を決定するために、増幅器キャパシタ上の電圧（ディジット線上の電圧の代理として働くことがある）を基準電圧と比較することがある。たとえば、メモリセル上に記憶される値は、増幅器キャパシタのノードにおける電圧が基準電圧よりも高いか基準電圧よりも低いかに基づいて決定されることがあり、これらの高電圧と低電圧との差は、感知ウィンドウと呼ばれる。より大きい感知ウィンドウは、より正確な読み取り動作を可能にし得るので、望ましいことがある。

場合によっては、増幅器キャパシタは、ディジット線と直接的に結合されるのではなく、信号ノードと結合されることがある。信号ノードは、読み取り動作中にディジット線と選択的に結合されることがあり、メモリセルの値は、信号ノードにおける電圧（これは、増幅器キャパシタ上の電圧に基づくことがある）に基づいて決定されることがある。そのような手法は、信号ノードの電圧がディジット線とは無関係に上方または下方に調整されることを可能にし得る。たとえば、信号ノードの電圧は、低電圧ラッチの使用を可能にするために、読み取り動作の終了時に下方にシフトされ得る。

場合によっては、信号ノードの電圧は、ディジット線を信号ノードと結合する前に、読み取り動作の開始時に「ブーストされる」（たとえば、増加される）ことがある。そのようなブーストは、読み取り動作の効率または精度を増加させ得る。電圧ブーストは、信号ノードと電圧源との間に増幅器キャパシタを結合し、電圧源の電圧を増加させるによって実施され得る。場合によっては、このブースト動作のために（容量に関して）大きい増幅器キャパシタを使用して、メモリ回路と関連づけられた寄生容量の影響を減少させ、より高速で、より効率的なブースティング動作を提供することが有益であることがある。

増幅器キャパシタのサイズは、他のやり方での読み取り動作の品質または性能に影響を及ぼすことがある。たとえば、メモリセルと増幅器キャパシタとの間で移動される電荷の総量はメモリセル上に記憶される初期値に依存するが、メモリセル上に記憶される値にかかわらず同じである、読み取り動作の開始時に最初に移動される何らかの量の電荷がある。この電荷は、「変位電荷」または「共通モード電荷」と呼ばれることがあり、メモリセル上の（たとえば、セル内の強誘電体キャパシタ上の）バイアス電圧を増加させることと関連づけられた電荷であってよい。変位電荷は、メモリセル上に記憶される値にかかわらず同じであることがあるので、読み取り動作にとって有用でないことがある。場合によっては、変位電荷は、メモリセル上に記憶される値を表す「極性電荷」と呼ばれ得るものと比較して、比較的大きいことがある。極性電荷は、書き込み動作の後でセル上のバイアス電圧が本質的にゼロに減少するときメモリセル上に記憶されたままである電荷であってよく、セル上に記憶される値を表すことがある。変位電荷は極性電荷よりも大きいので、すべての電荷（変位電荷および極性電荷）が読み取り動作中に増幅器上で積算されると、「１」値を表す電圧と「０」値を表す電圧との間に比較的小さい差があることがある（たとえば、小さい感知ウィンドウ）。これは、信頼性の低い読み取り動作につながることがある。

小さい増幅器キャパシタは、より良い忠実度を極性電荷に提供し、したがって、より大きい感知ウィンドウを提供し得るが、より大きい初期変位電荷によって飽和され得る。より大きい増幅器キャパシタは、効率的なブースト動作を提供し、大きい変位電荷量に対応し得るが、比較的小さい感知ウィンドウにつながることがある。いくつかの実施例では、本明細書において説明される感知増幅器は、単一の増幅器キャパシタではなくスプリット・キャパシタ（たとえば、複数の別個のキャパシタ）を利用することがあり、このことは、このトレードオフに鑑みて、いくつかの利益を提供し得る。

上記で紹介された本開示の特徴は、以下で図１〜図３の文脈でさらに説明される。次いで、具体的な実施例および利益が、図４〜図１０を参照しながら説明される。本開示のこれらおよび他の特徴は、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法に関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照しながら説明される。本明細書における説明は主に強誘電体メモリセルに焦点を当てるが、類似の技法が、本開示の範囲から逸脱することなく、ＤＲＡＭまたは他のタイプのメモリセルなどの他のタイプのメモリセルに使用されてよい。

図１は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートするメモリアレイ１００の一実施例を示す。図１は、メモリアレイ１００のさまざまなコンポーネントおよび特徴の例示的な概略図である。したがって、メモリアレイ１００のコンポーネントおよび特徴は、メモリアレイ１００内の実際の物理的位置ではなく、機能的相互関係を示すために示されていることが理解されるべきである。メモリアレイ１００は、電子メモリ装置またはデバイスとも呼ばれることがある。メモリアレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリセル１０５を含む。場合によっては、各メモリセル１０５は、絶縁材料として強誘電体材料をもつキャパシタを含み得る強誘電体メモリセルであってよい。場合によっては、各メモリセル１０５は、論理０および論理１と示される２つの状態のうちの１つを記憶するようにプログラム可能であってよい。各メモリセル１０５は、互いの上に積み重ねられ、メモリセル１４５の２つのデッキをもたらすことがある。したがって、図１における実施例は、メモリアレイの２つのデッキを示す一例であってよい。

場合によっては、メモリセル１０５は、３つ以上の論理状態のうちの１つを記憶するように構成される。メモリセル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄え得る。たとえば、充電されたキャパシタと充電されていないキャパシタはそれぞれ、２つの論理状態を表す。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として常誘電性電気分極性または線形電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリセルは、絶縁材料として強誘電体材料をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点は、以下で説明される。

アクセス動作と呼ばれることがある、読み取りおよび書き込みなどの動作は、ワード線１１０およびディジット線１１５を活性化または選択することによって、メモリセル１０５上で実行され得る。ワード線１１０は、行線（ｒｏｗ ｌｉｎｅ）、感知線、およびアクセス線としても知られることがある。ディジット線１１５は、ビット線、列線（ｃｏｌｕｍｎ ｌｉｎｅ）、およびアクセス線としても知られることがある。ワード線およびディジット線またはそれらの類似物に対する言及は、理解または動作の損失なしに交換可能である。ワード線１１０とディジット線１１５は、アレイを作成するために互いと直角をなして（または、ほぼ直角をなして）よい。メモリセルのタイプ（たとえば、ＦｅＲＡＭ、ＲＲＡＭ）に応じて、たとえば、プレート線などの他のアクセス線が存在することがある（図示せず）。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。

ワード線１１０またはディジット線１１５をアサート（たとえば、活性化または選択）することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ））、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。

メモリアレイ１００は、２次元（２Ｄ）メモリアレイまたは３次元（３Ｄ）メモリアレイであってよい。３Ｄメモリアレイは、互いの上に形成された２Ｄメモリアレイを含んでよい。これは、２Ｄアレイと比較して単一のダイまたは基板上に置かれ得るまたは作成され得るメモリセルの数を増加させ得、このことによって、生産コストが減少され得る、またはメモリアレイの性能が増加され得る、または両方がなされ得る。メモリアレイ１００は、任意の数のレベルを含んでよい。各レベルは、メモリセル１０５が各レベル上で互いとほぼ位置合わせされ得るように位置合わせまたは配置されてよい。メモリセル１０５の各行は単一のワード線１１０に接続されてよく、メモリセル１０５の各列は単一のディジット線１１５に接続されてよい。１つのワード線１１０および１つのディジット線１１５を活性化すること（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）によって、単一のメモリセル１０５は、それらの交差点においてアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリセルのアドレスと呼ばれることがある。

いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、セレクタデバイスによってディジット線から電気的に絶縁されることがある。ワード線１１０は、セレクタデバイスに接続されることがあり、これを制御し得る。たとえば、セレクタデバイスはトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であってよく、ワード線１１０は、トランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリセル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路をもたらす。次いで、ディジット線が、メモリセル１０５を読み取るまたは書き込む、のどちらかのためにアクセスされることがある。加えて、以下で図２において説明されるように、強誘電体メモリセルのアクセス動作は、強誘電体メモリセルのノード、すなわちプレート線を介したセルプレートノードへの追加の接続を必要とすることがある。

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリセル１０５がアクセスされ得る。加えて、強誘電体メモリセルのアクセス動作は、プレート線デコーダ（図示せず）と関連づけられた、メモリセル１０５のための対応するプレート線を活性化する必要があることがある。

アクセスすると、メモリセル１０５は、メモリセル１０５の記憶された状態を決定するために、感知コンポーネント１２５によって、読み取られることがある、または感知されることがある。たとえば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、これを、感知コンポーネント１２５は、メモリセル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知コンポーネント１２５は、メモリセル１０５に記憶された状態が論理１であったと決定することがあり、またその逆の場合もある。感知コンポーネント１２５は、信号の差を検出および増幅するために、さまざまなトランジスタと、キャパシタと、増幅器とを含んでよい。次いで、メモリセル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。場合によっては、感知コンポーネント１２５は、（たとえば、検出された論理状態に基づいて）メモリセルの値をラッチするために、ラッチを含むことがある。

いくつかの実施例では、感知コンポーネント１２５は、メモリセルの読み取り動作中にスプリット・キャパシタとメモリセル１０５との間の電荷の移動を引き起こすために選択されたディジット線１１５と結合され得るスプリット・キャパシタを含むことがある。メモリセル１０５とスプリット・キャパシタの一方または両方との間で移動される電荷の量は、メモリセル１０５の論理状態（たとえば、１または０の論理状態）に対応し得る。したがって、何らかの量の電荷が増幅器キャパシタとメモリセル１０５との間で移動された後にスプリット・キャパシタの一方または両方の上に残存する電圧はメモリセル１０５の論理状態を示すので、スプリット・キャパシタの一方または両方は、読み取り動作中にメモリセル１０５から信号を検出するために使用されることがある。

メモリセル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。たとえば、論理値は、メモリセル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリセル１０５は、強誘電体キャパシタ上で電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に説明される。

いくつかのメモリ・アーキテクチャでは、メモリセル１０５にアクセスすると、記憶された論理状態が劣化または破壊されることがあり、メモリセル１０５に元の論理状態を戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリセルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリセル１０５は、再度書き込まれる必要があることがある。

ＤＲＡＭを含むいくつかのメモリ・アーキテクチャでは、メモリセルは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失をもたらすことがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高いことがあり、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であることがあり、これは、かなりの電力消費量を招くことがある。メモリアレイがますます大きくなると、電力消費量の増加は、特にバッテリなどの有限電源に依拠するモバイルデバイスの場合、メモリアレイの展開または動作を阻害することがある（たとえば、電力供給、熱生成、材料制限）。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリ・アーキテクチャと比較して改善された性能をもたらし得る有益な性質を有することがある。

メモリ・コントローラ１４０は、さまざまなコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５を通して、メモリセル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリアレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。

いくつかの実施例では、メモリ・コントローラ１４０は、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０は、ワード線信号を活性化することによって、メモリセルの選択を制御することがある。場合によっては、メモリ・コントローラ１４０は、１つまたは複数の制御信号を活性化することによって、スプリット・キャパシタの一方または両方を信号ノードおよび／または電圧源と結合することと関連づけられたさまざまなタイミングを制御することがある。

一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリアレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。さらに、メモリアレイ１００内の１つ、複数、またはすべてのメモリセル１０５は、同時にアクセスされてよい。たとえば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定または再設定され得るアクセス（または書き込みまたはプログラム）動作中に同時にアクセスされることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。他のアクセス線たとえばプレート線が存在し得る（図示せず）いくつかの実施例では、ワード線およびディジット線と接続された対応するプレート線は、メモリアレイのある特定のメモリセル１０５にアクセスするために、活性化される必要があることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。

図２は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする強誘電体メモリセルおよび回路コンポーネントの例示的な回路２００を示す。回路２００は、メモリセル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知コンポーネント１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明される、メモリセル１０５、ワード線１１０、ディジット線１１５、および感知コンポーネント１２５の実施例であってよい。メモリセル１０５−ａは、第１のプレートすなわちセルプレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶コンポーネントを含むことがある。セルプレート２３０とセル底部２１５は、それらの間に配置された強誘電体材料を通して容量的に結合され得る。セルプレート２３０およびセル底部２１５の向きは、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、セレクタデバイス２２０と、基準線２２５も含む。セルプレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。

キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られ得るまたは感知され得る。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、セレクタデバイス２２０が非活性化されているときは、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、セレクタデバイス２２０が活性化されているときは、ディジット線１１５−ａに接続可能である。セレクタデバイス２２０を活性化することは、メモリセル１０５−ａを選択することと呼ばれることがある。場合によっては、セレクタデバイス２２０はトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であり、その動作は、トランジスタゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは、セレクタデバイス２２０を活性化し得る。たとえば、ワード線１１０−ａに印加された電圧がトランジスタゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。

他の実施例では、セレクタデバイス２２０およびキャパシタ２０５の位置は、セレクタデバイス２２０がプレート線２１０とセルプレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａとセレクタデバイス２２０の他の端子との間にあるように、交換されることがある。そのような実施例では、セレクタデバイス２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。

強誘電体キャパシタ２０５のプレート間の強誘電体材料により、および以下でより詳細に論じられるように、強誘電体キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリセル１０５−ａを選択するようにバイアスされることがあり、電圧がプレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは、プレート線２１０およびワード線１１０−ａをバイアスする前に、仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがある。

プレート線２１０をバイアスすることは、強誘電体キャパシタ２０５上の電圧差（たとえば、プレート線２１０の電圧−（マイナス）ディジット線１１５−ａの電圧）をもたらすことがある。電圧差は、強誘電体キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、強誘電体キャパシタ２０５の初期状態、たとえば記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、強誘電体キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、「セルプレートの移行」と呼ばれることがある。

ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷がディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存することがある。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリセル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）をもたらす長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリセル１０５−ａ内の記憶される論理状態を決定するために、感知コンポーネント１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。

いくつかの実施例では、読み取り動作中に、ディジット線１１５−ａの電圧は、（たとえば、メモリセル１０５がディジット線１１５−ａと結合される前に）初期感知電圧に設定されることがある。その後、メモリセル１０５−ａがディジット線１１５−ａに結合されるとき、メモリセル１０５−ａのキャパシタ２０５は、ディジット線１１５−ａの上に放電し始め、それによって、ディジット線１１５−ａ上での信号発現を始めることがある。

感知コンポーネント１２５−ａは、信号の差を検出および増幅するために、さまざまなトランジスタと、キャパシタと、増幅器とを含んでよい。感知コンポーネント１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧に設定されてよい。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。感知コンポーネント１２５−ａは、メモリセルの値をラッチするためにラッチ回路を含むことがある。

場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知コンポーネント１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリセル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知コンポーネント１２５−ａが、メモリセル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、図１を参照すると、メモリセル１０５−ａのラッチされた論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。

いくつかの実施例では、感知増幅器は、メモリセルからの電荷の積分を含む、読み取り動作中のさまざまな目的のために使用され得るスプリット・キャパシタを含むことがある。たとえば、感知増幅器は、信号ノードと電圧源との間で積分器キャパシタおよび／または別個のブースト・キャパシタの独立した結合および結合解除をサポートし得る関連づけられたスイッチング・コンポーネントに加えて、積分器キャパシタと、別個のブースト・キャパシタとを含むことがある。スプリット・キャパシタおよび関連づけられたスイッチング・コンポーネントは、読み取り動作の異なる部分の間に異なる容量を提供するように動作可能であってよい。別の実施例では、感知増幅器は、ディジット線と信号ノードとの間に（たとえば、直列に）結合されてよく、読み取り動作の異なる部分の間に異なる容量を提供するように動作可能であり得る、積分器キャパシタと、別個の変位キャパシタとを含むことがある。

場合によっては、感知増幅器は、感知コンポーネント１２５−ａ内の積分器キャパシタと結合された信号ノードにおける電圧を受け取り、信号ノードの電圧を基準電圧と比較することがある。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。この場合、感知増幅器は、たとえば、ディジット線の電圧に基づいてではなく、信号ノードの電圧に基づいて、セルの値を検出する。

メモリセル１０５−ａに値を書き込むために、電圧が、キャパシタ２０５上に印加されることがある。さまざまな方法が使用されてよい。一実施例では、セレクタデバイス２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通じて）セルプレート２３０および（ディジット線１１５−ａを通じて）セル底部２１５の電圧を制御することによって、キャパシタ２０５上に印加されることがある。論理０を書き込むために、セルプレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスが論理１を書き込むために実行され、そこで、セルプレート２３０はローとみなされ、セル底部２１５はハイとみなされる。

図３は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする強誘電体メモリセルのためのヒステリシス曲線３００−ａおよび３００−ｂを用いて非線形電気的性質の一例を示す。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリセルの書き込みプロセスおよび読み取りプロセスを示す。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。

強誘電体材料は、自発電気分極によって特徴づけられ、たとえば、強誘電体材料は、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウムビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷をもたらし、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限ですら、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少され得る。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。

ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００における電圧は、キャパシタ上の電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を当該の端子（たとえば、セルプレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。

負の電圧は、当該の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。たとえば、正の電圧は、当該の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせが、ヒステリシス曲線３００−ａおよび３００−ｂに示される電圧差を生成するために適切なキャパシタ端子に印加されてよい。

ヒステリシス曲線３００−ａにおいて示されるように、強誘電体材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０をもたらすことがある。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリセルを動作させるための他のスキームに対応するために逆転されることがある。

論理０または１は、電圧を印加することにより、強誘電材料の電気分極と、したがってキャパシタ端子上の電荷を制御することによって、メモリセルに書き込まれ得る。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５−ａが到達されるまで電荷蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これは、電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値、たとえば、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧とは、電荷（または分極）がゼロである電圧である。

強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧がキャパシタ上に印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。たとえば、最終的な記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたかそれとも電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを示す。図２を参照して論じられるように、電圧３３５がキャパシタ上に印加されることがある。他の場合では、固定電圧がセルプレートに印加されることがあり、電圧３３５は正の電圧として示されているが、負であってもよい。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０をたどることがある。同様に、電荷状態３１０−ｂが最初に記憶された場合、電荷状態３１０−ｂは経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。

場合によっては、最終的な電荷は、メモリセルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知コンポーネントにおいて測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線３００−ｂ上での最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。たとえば、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧すなわち電圧３５０または電圧３５５は異なることがあり、キャパシタの初期状態に依存することがある。

ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定され得る。ディジット線電圧は、電圧３３５と、キャパシタ上の最終的な電圧すなわち電圧３５０または電圧３５５との差、たとえば、（電圧３３５−（マイナス）電圧３５０）または（電圧３３５−（マイナス）電圧３５５）であってよい。基準電圧は、たとえばディジット線電圧が基準電圧よりも高いまたは低い場合に、記憶される論理状態を決定するために、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることがある。感知コンポーネントによる比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されてよく、強誘電体メモリセルの記憶される論理値（たとえば、論理０または１）が決定され得る。

場合によっては、変位電荷は、メモリセル上に印加される電圧が増加するときに出現する電荷であることがある。変位電荷は、メモリセル上の「１」の値を記憶するまたは読み取るために必要とされる電荷を表し得る。場合によっては、「１」の値を記憶するまたは読み取るために必要とされる電荷は、「０」の値を記憶するまたは読み取るために必要とされる電荷よりも小さいことがある。たとえば、図３の例を参照すると、強誘電体メモリセルのための変位電荷は、
Ｑ（ｄｉｓｐ）＝｜Ｑ（３０５−ａ）−Ｑ（３０５）｜
と表され得る。

場合によっては、極性電荷は、セル上の電圧が除去されるまたは本質的にゼロに減少するときにセル上に記憶されたままである電荷であることがある。極性電荷は、「１」の値を記憶するまたは読み取ることと「０」の値を記憶することとの、必要とされる電荷の差を表し得、したがって、メモリセル上に記憶される値を表し得る。たとえば、図３の例を参照すると、強誘電体メモリセルのための極性電荷は、
Ｑ（ｐｏｌａｒ）＝｜Ｑ（３０５）＋Ｑ（３１０）｜
と表され得る。

いくつかの実施例では、図４〜図１３を参照してより詳細に説明されるように、感知増幅器は、メモリセルの記憶された論理値を決定するために読み取り動作中に使用され得るスプリット・キャパシタ（たとえば、並列に、直列に、または別の方法で互いと結合され得る２つの別個のキャパシタ）を含むことがある。いくつかの実施例では、スプリット・キャパシタは、読み取り動作のいくつかの部分の間により高い容量を、読み取り動作の他の部分の間により低い容量を提供することがある。

上記で論じられたように、強誘電体キャパシタを使用しないメモリセルを読み取ることによって、記憶された論理状態が劣化または破壊されることがある。しかしながら、強誘電体メモリセルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５−ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５−ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５−ｂに戻ることがある。

図４は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路４００の一実施例を示す。回路４００は、図５〜図７を参照してより詳細に説明される、読み取り動作中に協働するいくつかの回路コンポーネントを強調する、簡略化された回路構成を示す。

回路４００は、メモリセル４０４と、ディジット線（ＤＬ）４１０とを含む。ディジット線４１０は、図１および図２を参照して説明されるディジット線１１５の一実施例であってよい。メモリセル４０４は、図１および図２を参照して説明されるメモリセル１０５の一実施例であってよい。図１を参照して説明されるように、ディジット線４１０は、回路４００内でキャパシタ４１４によって表される固有容量を有してもよいし、これと関連づけられてもよい。

メモリセル４０４は、スイッチング・コンポーネント４０８と、キャパシタ４０６とを含むことがある。場合によっては、キャパシタ４０６は、図２を参照して説明されるキャパシタ２０５などの強誘電体キャパシタであってよい。キャパシタ４０６は、論理状態（たとえば、１または０という論理状態）を記憶し得る。スイッチング・コンポーネント４０８は、図２を参照して説明されるセレクタデバイス２２０の一実施例であってよい。場合によっては、キャパシタ４０６のプレートは、プレート線４１２と結合される。

メモリセル４０４は、ワード線４０２と関連づけられ得る。ワード線４０２は、図１および図２を参照して説明されるワード線１１０の一実施例であってよい。アクセス動作（たとえば、読み取り動作または書き込み動作）中に、ワード線信号ＷＬが、スイッチング・コンポーネント４０８にキャパシタ４０６をディジット線４１０と結合させ、それによって、メモリセル４０４をディジット線４１０と結合するために、ワード線４０２上で活性化される（たとえば、アサートされる）ことがある。

ディジット線４１０は、スイッチング・コンポーネント４１６を介して信号ノード４２８（ＳＩＧ）と選択的に結合され得る。次に、信号ノード４２８は、スイッチング・コンポーネント４４０、４４４を介してラッチ４４６と選択的に結合され得る。ラッチ４４６は、信号ノード４２８の電圧に基づいてメモリセル４０４上に記憶される値を決定およびラッチし得る。場合によっては、ラッチ４４６は、図１を参照して説明されたように、信号ノード４２８の電圧の、基準電圧との比較に基づいて、値を決定することがある。

回路４００は、可変（たとえば、構成可能な）容量性コンポーネント４３０を含み、可変容量性コンポーネント４３０は、スイッチング・コンポーネント４３２、４３６に加えて、２つのスプリット・キャパシタすなわちブースト・キャパシタ４３４（ＢＯＯＳＴＣＡＰ）と積分器キャパシタ４３８（ＩＮＴＣＡＰ）とを含む。可変容量性コンポーネント４３０は、たとえば、従来の増幅器キャパシタの代替物または代用物であってよい。

ブースト・キャパシタ４３４および／または積分器キャパシタ４３８は、異なる容量または同じ容量を有するキャパシタであってよい。場合によっては、ブースト・キャパシタ４３４は、積分器キャパシタ４３８よりも大きな容量を有することがある。ブースト・キャパシタ４３４は、本明細書において説明されるように、メモリセルの読み取り動作中のブースト動作に使用され得るので、そのように呼ばれることがある。積分器キャパシタ４３８は、メモリセル４０４の読み取り動作中にメモリセル４０４と積分器キャパシタ４３８との間で移動される電荷を積算するために増幅器（たとえば、差動増幅器、図示せず）とともに使用され得るので、そのように呼ばれることがある。

場合によっては、スイッチング・コンポーネント４３２、４３６はそれぞれ、独立した制御信号ＣＳ１、ＣＳ２を活性化または非活性化することによって独立して活性化または非活性化される（たとえば、選択または選択解除される）ことがある。場合によっては、スイッチング・コンポーネント４３２、４３６は各々、トランジスタ（たとえば、金属酸化膜半導体（ＭＯＳ）トランジスタ）であってもよいし、これを含んでもよい。制御信号ＣＳ１、ＣＳ２は、スイッチング・コンポーネント４３２、４３６を活性化するために、それぞれのトランジスタのゲートに提供されることがある。

回路４００の実施例では、ブースト・キャパシタ４３４は、信号ノード４２８と結合され、スイッチング・コンポーネント４３２を介して電圧源４２６と選択的に結合されるように構成される。積分器キャパシタ４３８は、信号ノード４２８と結合され、スイッチング・コンポーネント４３６を介して電圧源４２６と選択的に結合されるように構成される。したがって、ブースト・キャパシタ４３４は、ブースト・キャパシタ４３４の第１のノードが積分器キャパシタ４３８の第１のノードと結合され、ブースト・キャパシタ４３４の第２のノードが積分器キャパシタ４３８の第２のノードと結合されるように、積分器キャパシタ４３８と並列に選択的に結合され得る。場合によっては、信号ノード４２８の電圧は、積分器キャパシタ４３８および／またはブースト・キャパシタ４３４のノードにおける電圧に実質的に等しいことがある。

回路４００の実施例では、ブースト・キャパシタ４３４は、スイッチング・コンポーネント４３２および制御信号ＣＳ１を介して、積分器キャパシタ４３８とは無関係に信号ノード４２８と電圧源４２６との間に結合されるように構成される。同様に、積分器キャパシタ４３８は、スイッチング・コンポーネント４３６および制御信号ＣＳ２を介して、ブースト・キャパシタ４３４とは無関係に信号ノード４２８と電圧源４２６との間に結合されるように構成される。

可変容量性コンポーネント４３０の総容量は、スイッチング・コンポーネント４３２、４３６の状態、たとえば、各々が活性化されている（閉）か非活性化されている（開）かに依存し得る。たとえば、両方のスイッチング・コンポーネント４３２、４３６が、ブースト・キャパシタ４３４が積分器キャパシタ４３８と並列に信号ノード４２８と電圧源４２６との間に結合されるように活性化されるとき、可変容量性コンポーネント４３０による信号ノード４２８と電圧源４２６との間の合成容量は、ブースト・キャパシタ４３４と積分器キャパシタ４３８の容量の和と表現され得る。ブースト・キャパシタ４３４が電圧源４２６から結合解除され（たとえば、スイッチング・コンポーネント４３２が非活性化され）、積分器キャパシタ４３８が信号ノード４２８と電圧源４２６との間に結合されるとき、可変容量性コンポーネント４３０による信号ノード４２８と電圧源４２６との間の容量は、積分器キャパシタ４３８の容量であってよく、ブースト・キャパシタ４３４の容量を含まなくてよい。

電圧源４２６は、信号ノード４２８の電圧をブーストする（たとえば、増加する）および／または信号ノード４２８の電圧をシフトする（たとえば、減少させる）ことによって読み取り動作の部分の間に信号ノード４２８の電圧を調整するために使用され得るので、「ブーストおよびシフト」電圧源（ＶＢＮＳ）と呼ばれることがある。

場合によっては、電圧源４２６は、読み取り動作の第１の部分の間に可変容量性コンポーネント４３０を介して（たとえば、ブースト・キャパシタ４３４および／または積分器キャパシタ４３８を介して）信号ノード４２８の電圧を増加させるために使用されることがある。

任意選択で、電圧源４２６は、読み取り動作の第２の部分の間またはその後に可変容量性コンポーネント４３０を介して（たとえば、ブースト・キャパシタ４３４および／または積分器キャパシタ４３８を介して）信号ノード４２８の電圧をシフトするために使用されることがある。たとえば、電圧源４２６は、低電圧ラッチの使用を可能にするためにメモリセル４０４上に記憶された値をラッチする前に信号ノード４２８の電圧を下方にシフトするために使用されることがある。

回路４００は、追加の電圧源４２０、４２４、４４２を含む。電圧源４２０（ＶＰＣＨ）は、読み取り動作の開始時にディジット線４１０をプリチャージするために使用され得る。電圧源４２４（ＶＲＥＦ）は、読み取り動作中にメモリセル４０４上に記憶される値を決定するために使用され得る基準電圧を生成するために使用され得る。電圧源４４２（ＶＳＦ）は、スイッチング・コンポーネント４４０が読み取り動作中にソース・フォロア（ＳＦ）として動作するときスイッチング・コンポーネント４４０に電圧を提供するために使用され得る。

場合によっては、スイッチング・コンポーネント４０８、４１６、４１８、４２２、４３２、４３６、４４０、および／または４４４は、トランジスタのゲートにおいて信号（たとえば、ＷＬ、ＣＳ１、ＣＳ２）を活性化する（たとえば、アサートする）ことによって回路４００のさまざまな要素を結合するために使用され得る１つまたは複数のトランジスタであってもよいし、これを含んでもよい。場合によっては、スイッチング・コンポーネント４１６は、カスコード構成で２つ以上のトランジスタを含むことがある。スイッチング・コンポーネント４４０は、ソース・フォロア（ＳＦ）として動作するように構成されたトランジスタであってよい。

場合によっては、読み取り動作のブースト部分の間に（たとえば、電圧源４２６が信号ノード４２８の電圧をブーストする部分の間に）可変容量性コンポーネント４３０が比較的大きい容量を提供することが望ましいことがある。大きい容量は、キャパシタ４１４によって表されるディジット線４１０の固有容量の影響を相殺し、より効率的な（たとえば、より高速な）ブースト動作を提供するために望ましいことがある。

場合によっては、大きい容量は、読み取り動作の変位電荷部分の間にも望ましいことがあり、この読み取り動作の変位電荷部分の間、メモリセル４０４が読み取り動作中にディジット線４１０と結合された後、変位電荷のいくらかまたはすべてがメモリセルと可変容量性コンポーネントとの間で移動される。大きい容量は、メモリセル４０４から（または、これに）変位電荷を吸収（または提供）し、信号発現中に（たとえば、メモリセルがディジット線と結合される、読み取り動作の一部分の間に）電荷を積算するために使用されるキャパシタが飽和されないことを保証するために、望ましいことがある。

したがって、場合によっては、可変容量性コンポーネント４３０は、読み取り動作の第１の部分の間に積分器キャパシタ４３８と並列に結合されるブースト・キャパシタ４３４とともに構成されることがあり、読み取り動作の第１の部分は、ブースト部分および／または変位電荷部分を含むことがある。

場合によっては、変位電荷のいくらかまたはすべてが移動された後、極性電荷がメモリセルと可変容量性コンポーネント４３０との間で移動されるとき、読み取り動作の第２の部分の間、可変容量性コンポーネント４３０が比較的低い（たとえば、容量またはマイクロファラッドに関して小さい）容量を提供することが望ましいことがある。極性電荷は、たとえば、変位電荷よりも小さい電荷の量であってよい。読み取り動作の第２の部分の間、読み取り動作の第１の部分の間よりも小さい容量は、たとえば、極性電荷のより忠実な表現を提供し、それによって、感知ウィンドウを増加させることによって、読み取り動作に対するより良い精度を提供することがある。

したがって、場合によっては、可変容量性コンポーネント４３０は、可変容量性コンポーネント４３０の容量が積分器キャパシタ４３８の容量に等しいように、読み取り動作の第２の部分の間に積分器キャパシタ４３８から結合解除される（たとえば、スイッチング・コンポーネント４３２を非活性化することによって電圧源４２６から結合解除される）ブースト・キャパシタ４３４とともに構成されることがある。

場合によっては、メモリセル４０４の値は、動作の信号発現部分後の積分器キャパシタ４３８上の電圧に基づいて、または信号ノード４２８の電圧（これは、ノードが結合された以降の積分器キャパシタ４３８のノードの電圧に実質的に等しいことがある）に基づいて、決定されることがある。

回路４００内に示されるコンポーネントの動作および相互作用は、図５〜図７のタイミング図を参照してより詳細に説明される。

図５は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取ることをサポートするタイミング図５００の一例を示す。タイミング図５００は、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法がどのようにして高速で信頼性の高い読み取り動作を提供するかを示すために、図４を参照して説明される回路４００のコンポーネントと関連づけられたさまざまな電圧レベルを示す。

タイミング図５００は、「シングル・ブースト」手法と呼ばれ得るものを使用する回路４００の動作に対応し得る。読み取り動作は、ブースト部分と信号発現部分とを含み得る、ｔ０からｔ３の間の時間期間に対応し得る。

時間ｔ０では、制御信号ＣＳ１、ＣＳ２が、信号ノード（たとえば、信号ノード４２８）と電圧源（たとえば、電圧源４２６）との間でブースト・キャパシタ（たとえば、ブースト・キャパシタ４３４）と積分器キャパシタ（たとえば、積分器キャパシタ４３８）を並列に結合するために（たとえば、電圧Ｖ_ＣＳ１５１０およびＶ_ＣＳ２５０５を増加させることによって）活性化される。制御信号ＣＳ１およびＣＳ２は、タイミング図５００では実質的に同時に活性化されるように示されているが、いくつかの実施例では、制御信号ＣＳ１およびＣＳ２は、時間ｔ１の前に発生する異なる時間に活性化されることがある。

時間ｔ１では、電圧源の電圧（図示せず）が、ブースト・キャパシタおよび積分器キャパシタを介して信号ノードの電圧Ｖ_ＳＩＧ５１５をブーストするために増加される。すなわち、電圧源の電圧を増加させることによって、ブースト・キャパシタおよび積分器キャパシタ上の電圧が増加され、それによって、ブースト・キャパシタおよび積分器キャパシタと結合された信号ノードの電圧Ｖ_ＳＩＧ５１５が増加される。ブースト・キャパシタと積分器キャパシタが信号ノードと電圧源との間で並列に結合されている間、読み取り動作のブースト部分５２５が、時間ｔ１から時間ｔ２の間に発生することがある。読み取り動作のブースト部分の間、可変容量性コンポーネント（たとえば、可変容量性コンポーネント４３０）の容量は、ブースト・キャパシタと積分器キャパシタの容量の和である。したがって、読み取り動作のブースト部分の間、可変容量性コンポーネントの容量は、（たとえば、読み取り動作のその後の信号発現部分５３０の間の可変容量性コンポーネントの容量と比較して）比較的大きい。

時間ｔ２では、ワード線信号ＷＬが、メモリセル（たとえば、メモリセル４０４）をディジット線（たとえば、ディジット線４１０）と結合するために（たとえば、ワード線の電圧Ｖ_ＷＬ５２０を増加させることによって）アサートされる。場合によっては、時間ｔ２では、ディジット線は、スイッチング・コンポーネント４１６を介して信号ノードと既に結合されていることがある。すなわち、スイッチング・コンポーネント４１６は、時間ｔ２において、既に活性化されていることがある。読み取り動作の信号発現部分５３０は、ワード線信号がアサートされる時間ｔ２において開始し得る。

また、時間ｔ２において（または、場合によっては、時間ｔ２の直後に）、制御信号ＣＳ１は、ブースト・キャパシタを電圧源から結合解除し、それによって、ブースト・キャパシタを積分器キャパシタと並列に結合されることから結合解除するために、非活性化される。ブースト・キャパシタが結合解除されるとき、可変容量性コンポーネントの容量は、ブースト・キャパシタと積分器キャパシタの容量の和から、積分器キャパシタの容量のみに変化する。

いくつかの実施例では、メモリセルをディジット線と結合することによって、電荷が、ディジット線および信号ノードを介して、メモリセルと可変容量性コンポーネントとの間で（たとえば、制御信号ＣＳ１およびＣＳ２のステータスに応じて、メモリセルとブースト・キャパシタおよび／または積分器キャパシタとの間で）移動される。図５の例では、ＣＳ１が非活性化されているので、メモリセルをディジット線と結合することが、メモリセルと積分器キャパシタとの間の電荷移動を引き起こし、したがって、読み取り動作の信号発現部分の間にブースト・キャパシタが積分器キャパシタから結合解除される。電荷移動は、信号ノード電圧Ｖ_ＳＩＧ５１５の変化（たとえば、減少）を引き起こす。読み取り動作の信号発現部分の間に移動される電荷は、変位電荷と、極性電荷のいくらかまたはすべてを含むことがある。

したがって、読み取り動作の信号発現部分５３０の間、可変容量性コンポーネントの容量は、積分器キャパシタの容量に等しく、読み取り動作のブースト部分５２５の間の可変容量性コンポーネントの容量よりも小さい。

信号ノード電圧Ｖ_ＳＩＧの変化は、読み取り動作の開始時にメモリセル上に記憶される値に依存することがある。したがって、図５は、「１」の値または「０」の値を有するメモリセルを読み取ることと関連づけられ得る２つの電圧を示す。読み取り動作の信号発現部分後の（たとえば、時間ｔ３における）信号ノードの２つの可能な電圧Ｖ_ＳＩＧ５１５の（または、場合によっては、積分器キャパシタ上の電圧の）差は、感知ウィンドウと呼ばれることがある。より大きい感知ウィンドウ（たとえば、「０」と関連づけられた電圧と「１」と関連づけられた電圧との間のより大きい差）は、より正確な読み取り動作を可能にし得るので、望ましいことがある。時間ｔ２においてブースト・キャパシタが結合解除された後、可変容量性コンポーネントの容量は比較的小さく、このことは、読み取り動作のブースト部分の間に使用されるより大きい容量の使用と比較して、より大きい感知ウィンドウを提供し得る。

時間ｔ３では、感知コンポーネントは、信号ノードの電圧Ｖ_ＳＩＧ５１５に基づいてメモリセル上に記憶される値を決定およびラッチし得る。場合によっては、感知コンポーネントは、Ｖ_ＳＩＧ５１５を基準電圧（図示せず）と比較することによって値を決定することがある。

場合によっては、積分器キャパシタは信号ノードと結合されているので、信号ノードの電圧は、積分器キャパシタのノードの電圧に実質的に等しい。したがって、感知コンポーネントは、信号ノードの電圧Ｖ_ＳＩＧ５１５に基づいて、および／または積分器キャパシタ上の電圧に基づいて、値を決定し得る。

図６は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取ることをサポートするタイミング図６００の一例を示す。タイミング図６００は、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法がどのようにして高速で信頼性の高い読み取り動作を提供するかを示すために、図４を参照して説明される回路４００のコンポーネントと関連づけられたさまざまな電圧レベルを示す。

タイミング図６００は、「ダブル・ブースト」手法と呼ばれ得るものを使用する回路４００の動作に対応し得る。読み取り動作は、第１のブースト部分と、変位電荷部分と、第２のブースト部分と、極性電荷部分とを含む、ｔ０からｔ５の間の時間期間に対応し得る。

時間ｔ０では、制御信号ＣＳ１が、信号ノード（たとえば、信号ノード４２８）と電圧源（たとえば、電圧源４２６）との間にブースト・キャパシタを結合するために（たとえば、電圧Ｖ_ＣＳ１６１０を増加させることによって）活性化される。時間ｔ０では、制御信号ＣＳ２が非活性化されている（たとえば、電圧Ｖ_ＣＳ２６０５が低い）ので、積分器キャパシタは信号ノードと結合されていない。

時間ｔ１では、電圧源の電圧（図示せず）は、ブースト・キャパシタを介して信号ノードの電圧Ｖ_ＳＩＧ６１５をブーストするために増加される。すなわち、電圧源の電圧を増加させることによって、ブースト・キャパシタ上の電圧が増加され、それによって、ブースト・キャパシタと結合された信号ノードの電圧が増加される。ブースト・キャパシタが信号ノードと電圧源との間に結合されており、積分器キャパシタがブースト・キャパシタから外されている（たとえば、制御信号ＣＳ２が非活性化されている）間、読み取り動作の第１のブースト部分６２５が、時間ｔ１から時間ｔ２の間に発生することがある。読み取り動作の第１のブースト部分の間、可変容量性コンポーネント（たとえば、可変容量性コンポーネント４３０）の容量は、ブースト・キャパシタの容量に実質的に等しい。

時間ｔ２では、ワード線信号ＷＬが、メモリセル（たとえば、メモリセル４０４）をディジット線（たとえば、ディジット線４１０）と結合するために（たとえば、ワード線の電圧Ｖ_ＷＬ６２０を増加させることによって）アサートされる。場合によっては、時間ｔ２では、ディジット線は、スイッチング・コンポーネント４１６を介して信号ノードと既に結合されていることがある。すなわち、スイッチング・コンポーネント４１６は、時間ｔ２において、既に活性化されていることがある。読み取り動作の変位電荷部分６３０は、メモリセルをディジット線と結合するためにワード線信号がアサートされる時間ｔ２において開始することがある。場合によっては、メモリセルをディジット線と結合することによって、（たとえば、信号ノードを介して）メモリセルとブースト・キャパシタとの間で電荷移動が引き起こされる。時間ｔ２からｔ３まで、変位電荷のいくらかまたはすべては、メモリセルとブースト・キャパシタとの間で移動され得る。

時間ｔ３では、制御信号ＣＳ１は、ブースト・キャパシタを電圧源から結合解除するために（たとえば、電圧Ｖ_ＣＳ１６１０を低下させることによって）非活性化される。ブースト・キャパシタが結合解除されるとき、可変容量性コンポーネントの容量は、（ｔ３からｔ４の間でブースト・キャパシタも積分器キャパシタも信号ノードと電圧源との間に結合されないので）ブースト・キャパシタの容量に実質的に等しいことから、実質的にゼロに変化する。したがって、信号ノードの電圧Ｖ_ＳＩＧ６１５は、メモリセルと信号ノードとの間での電荷共有により上昇し始める。時間ｔ３からｔ４の間の期間は、読み取り動作の第２のブースト部分６３５と呼ばれることがある。

場合によっては、ブースト・キャパシタが電圧源から結合解除される時間ｔ３は、ワード線信号が活性化される時間に対する、たとえば、メモリセルがディジット線と結合される時間に対する、固定時間遅延に基づく。

場合によっては、ブースト・キャパシタが電圧源から結合解除される時間ｔ３は、ブースト・キャパシタのノードにおける電圧の、ディジット線の電圧との比較に基づく。たとえば、ブースト・キャパシタは、ブースト・キャパシタのノードにおける電圧がディジット線の電圧に等しいときに結合解除されることがある。

時間ｔ４では、制御信号ＣＳ２は、（たとえば、スイッチング・コンポーネント４３６を活性化するために電圧Ｖ_ＣＳ２６０５を増加させることによって）積分器キャパシタを電圧源と結合し、それによって、信号ノードと電圧源との間に積分器キャパシタを結合するために、活性化される。したがって、時間ｔ４では、可変容量性コンポーネントの容量は、積分器キャパシタの容量に実質的に等しい。場合によっては、信号ノードと電圧源との間の積分器キャパシタを結合することによって、メモリセルと積分器キャパシタとの間の電荷移動が引き起こされる。時間ｔ４に始まって、極性電荷のいくらかまたはすべては、メモリセルと積分器キャパシタとの間に移動され得る。ｔ４〜ｔ５の時間期間は、読み取り動作の極性電荷部分６４０と呼ばれることがある。

場合によっては、積分器キャパシタが信号ノードと結合される時間ｔ４は、ブースト・キャパシタが信号ノードから結合解除される時間たとえば時間ｔ３の後の固定時間遅延に基づく。

時間ｔ５では、感知コンポーネントは、図５を参照して説明されるように、信号ノードの電圧Ｖ_ＳＩＧ６１５に基づいてメモリセル上に記憶される値を決定およびラッチし得る。

以前に論じられたように、信号ノードの電圧は、積分器キャパシタのノードの電圧に実質的に等しいことがある。したがって、感知コンポーネントは、信号ノードの電圧Ｖ_ＳＩＧ６１５に基づいて、および／または積分器キャパシタ上の電圧に基づいて、値を決定し得る。

図７は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取ることをサポートするタイミング図７００の一例を示す。タイミング図７００は、可変容量性コンポーネントをもつ感知増幅器を使用した読み取り動作中のさまざまな信号を示す。読み取り動作は、読み取り動作の第１の部分と読み取り動作の第２の部分とを含む、ｔ０からｔ４の時間期間に対応し得る。タイミング図７００は、可変容量性コンポーネントをもつ感知増幅器を使用してメモリセルを読み取るための技法がどのようにして高速で信頼性の高い読み取り動作を提供するかを示すために、図４を参照して説明される回路４００のコンポーネントと関連づけられたさまざまな電圧レベルを示す。

タイミング図７００は、読み取り動作中に可変容量コンポーネントに非線形容量特性を提供させ得るので、「非線形キャパシタ」手法と呼ばれ得るものを使用する回路４００の動作に対応し得る。タイミング図５００と比較して、タイミング図７００は、信号ノードと電圧源との間で積分器キャパシタと並列にブースト・キャパシタを結合する制御信号ＣＳ１が、ワード線信号Ｖ_ＷＬがアサートされた後により長い時間の期間にわたってアクティブなままであることを示す。

この手法では、ブースト・キャパシタは、変位電荷移動中により大きい容量を提供するために、積分器キャパシタと並列に結合され、極性電荷移動中により小さい容量を提供するために結合解除され得る。したがって、より大きい容量は、ブースト部分のために、変位電荷のいくらかまたはすべてを吸収する（または提供する）ために、使用されてよく、その後、より小さい容量が、極性電荷を積算するために使用されてよい。

時間ｔ０では、制御信号ＣＳ１、ＣＳ２が、信号ノードと電圧源との間でブースト・キャパシタと積分器キャパシタを並列に結合するために（たとえば、電圧Ｖ_ＣＳ１７０５およびＶ_ＣＳ２７１０を増加させることによって）活性化される。

時間ｔ１では、電圧源は、ブースト・キャパシタおよび積分器キャパシタを介して信号ノードの電圧Ｖ_ＳＩＧ７１５をブーストするために増加される。読み取り動作のこの部分の間、ブースト・キャパシタと積分器キャパシタが並列に結合されるので、可変容量性コンポーネントの容量は比較的に大きい。ｔ１からｔ２の間の時間期間は、読み取り動作のブースト部分７２５と呼ばれることがある。

時間ｔ２では、ワード線信号ＷＬが、メモリセルをディジット線と結合するために（たとえば、ワード線の電圧Ｖ_ＷＬ７２０を増加させることによって）アサートされる。場合によっては、時間ｔ２では、ディジット線は、スイッチング・コンポーネントを介して信号ノードと既に結合されていることがある。ｔ２からｔ３の時間期間は、読み取り動作の変位電荷部分７３０と呼ばれることがある。いくつかの実施例では、メモリセルをディジット線と結合することによって、メモリセルと可変容量性コンポーネントとの間で（たとえば、制御信号ＣＳ１およびＣＳ２のステータスに応じて、メモリセルとブースト・キャパシタおよび／または積分器キャパシタとの間で）電荷移動が引き起こされることがある。読み取り動作の変位電荷部分７３０の間、変位電荷のいくらかまたはすべてが、信号ノードを介してメモリセルと可変容量性コンポーネントとの間で移動される。電荷移動は、信号ノード電圧Ｖ_ＳＩＧ７１５の変化（たとえば、減少）を引き起こす。

時間ｔ３では、制御信号ＣＳ１は、ブースト・キャパシタを電圧源から結合解除し、それによって、ブースト・キャパシタを積分器キャパシタと並列に結合されることから結合解除するために、（たとえば、Ｖ_ＣＳ１７１０の電圧を低下させることによって）非活性化される。したがって、時間ｔ３では、可変容量性コンポーネントの容量は、積分器キャパシタの容量に実質的に等しいことがある。

時間ｔ３の後、電荷は、メモリセルと積分器キャパシタとの間で引き続き移動される。この電荷は、極性電荷を含むことがあり、場合によっては、変位電荷が時間ｔ３の前にメモリセルと可変容量性コンポーネントとの間で十分に移動されなかった場合、変位電荷の一部分を含むことがある。ｔ３からｔ４の間の時間期間は、読み取り動作の極性電荷部分７３５と呼ばれることがある。

時間ｔ４では、極性電荷のいくらかまたはすべてがメモリセルと積分器キャパシタとの間で移動された後、感知コンポーネントは、信号ノードの電圧Ｖ_ＳＩＧ７１５および／または積分器キャパシタ上の電圧に基づいて、メモリセル上に記憶される値を決定およびラッチし得る。

場合によっては、ブースト・キャパシタが結合解除される時間すなわち時間ｔ３は、ワード線信号Ｖ_ＷＬ７２０がアサートされる時間に対する固定遅延（たとえば、固定量の経過時間）、たとえば、メモリセルをディジット線と結合した後の固定遅延に基づく。場合によっては、時間ｔ３は、ブースト・キャパシタ上に累積された電荷の量に基づく。たとえば、一定量の変位電荷がブースト・キャパシタ上に蓄積された時間である。場合によっては、時間ｔ３は、ブースト・キャパシタが十分に放電される時間、たとえば、ブースト・キャパシタがもはやメモリセルに充電されない時間に基づく。

場合によっては、「１」値と関連づけられた電圧は、ｔ２からｔ３の間の（ブースト・キャパシタと積分器キャパシタが並列に結合される変位電荷部分の間の）可変容量コンポーネントの比較的高い容量によってより高いままであるので、タイミング図７００を参照して説明される非線形キャパシタ手法は、何らかの他の手法に対してより良い（たとえば、より大きい）感知ウィンドウを提供し得る。

図８Ａ〜図８Ｄは、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取ることをサポートする例示的な可変容量性コンポーネント８３０−ａ、８３０−ｂ、８３０−ｃ、８３０−ｄを示す。可変容量性コンポーネント８３０−ａ、８３０−ｂ、８３０−ｃ、８３０−ｄは、図４に示される可変容量性コンポーネント４３０の実施例または代替形態であってよい。

図８Ａは、可変容量性コンポーネント８３０−ａを示し、可変容量性コンポーネント８３０−ａは、ブースト・キャパシタ８３４と、積分器キャパシタ８３８と、制御信号ＣＳ１およびＣＳ２をそれぞれ使用して制御され得るスイッチング・コンポーネント８３２、８３６とを含む。例示的な可変容量性コンポーネント８３０−ａでは、ブースト・キャパシタ８３４および積分器キャパシタ８３８は、スイッチング・コンポーネント８３２および８３６を介して独立して電圧源８２６と結合および結合解除されるように構成される。ブースト・キャパシタと積分器キャパシタは両方とも信号ノード８２８と結合されるので、ブースト・キャパシタ８３４および積分器キャパシタ８３８を電圧源８２６と結合することによって、ブースト・キャパシタ８３４と積分器キャパシタ８３８が信号ノード８２８と電圧源８２６との間で並列に結合される。場合によっては、スイッチング・コンポーネント８３２、８３６は、ｎ型トランジスタであってよい。

図８Ｂは、可変容量性コンポーネント４３０に対する別の代替形態を提供し得る可変容量性コンポーネント８３０−ｂを示す。例示的な可変容量性コンポーネント８３０−ｂでは、ブースト・キャパシタ８３４および積分器キャパシタ８３８は、スイッチング・コンポーネント８４８および８５０を介して独立して信号ノード８２８と結合および結合解除されるように構成される。ブースト・キャパシタと積分器キャパシタは電圧源８２６と結合されるので、（たとえば、ＣＳ１およびＣＳ２を活性化することによって）ブースト・キャパシタ８３４および積分器キャパシタ８３８を信号ノード８２８と結合することによって、ブースト・キャパシタ８３４と積分器キャパシタ８３８が信号ノード８２８と電圧源８２６との間で並列に結合される。場合によっては、スイッチング・コンポーネント８４８、８５０は、ｐ型トランジスタであってよい。

図８Ｃは、可変容量性コンポーネント４３０に対する別の代替形態を提供し得る可変容量性コンポーネント８３０−ｃを示す。可変容量性コンポーネント８３０−ｃは、単一のスイッチング・コンポーネント８３２および制御信号（ＣＳ１）を必要とする可変容量性コンポーネントの一実施例を提供する。可変容量性コンポーネント８３０−ｃでは、積分器キャパシタ８３８は、スイッチング・コンポーネントなしに信号ノード８２８と電圧源８２６との間に直接的に結合される（たとえば、ハードワイヤリングされる）。したがって、可変容量性コンポーネント８３０−ｃの動作は、制御信号ＣＳ２が常に活性化された状態の、可変容量性コンポーネント４３０に関して説明される動作に類似してよい。ブースト・キャパシタ８３４は、スイッチング・コンポーネント８３２を介して独立して電圧源８２６と結合および結合解除されるように構成される。積分器キャパシタは電圧源８２６および信号ノード８２８と結合されるので、（たとえば、ＣＳ１を活性化することによって）ブースト・キャパシタ８３４を電圧源８２６と結合することによって、ブースト・キャパシタ８３４と積分器キャパシタ８３８が信号ノード８２８と電圧源８２６との間で並列に結合される。場合によっては、スイッチング・コンポーネント８３２は、ｎ型トランジスタであってよい。

図８Ｄは、可変容量性コンポーネント４３０に対する別の代替形態を提供し得る可変容量性コンポーネント８３０−ｄを示す。可変容量性コンポーネント８３０−ｃのように、可変容量性コンポーネント８３０−ｄは、単一のスイッチング・コンポーネント８４８および制御信号（ＣＳ１）を必要とする。可変容量性コンポーネント８３０−ｄでは、積分器キャパシタ８３８は、信号ノード８２８と電圧源８２６との間に結合される（たとえば、ハードワイヤリングされる）。したがって、可変容量性コンポーネント８３０−ｃの動作は、制御信号ＣＳ２が常に活性化された状態の、可変容量性コンポーネント４３０に関して説明される動作に類似してよい。ブースト・キャパシタ８３４は、スイッチング・コンポーネント８４８を介して独立して信号ノード８２８と結合および結合解除されるように構成される。積分器キャパシタは電圧源８２６および信号ノード８２８と結合されるので、（たとえば、ＣＳ１を活性化することによって）ブースト・キャパシタ８３４を信号ノード８２８と結合することによって、ブースト・キャパシタ８３４と信号積分器キャパシタ８３８が信号ノード８２８と電圧源８２６との間で並列に結合される。場合によっては、スイッチング・コンポーネント８４８は、ｐ型トランジスタであってよい。

図９は、本開示のいくつかの態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取ることをサポートする可変容量性コンポーネント９０２の一実施例を示す。可変容量性コンポーネント９０２は、たとえば、可変容量性コンポーネント４３０に対する代替形態であってよく、非線形積分器キャパシタ９０４を含んでよい。非線形積分器キャパシタ９０４はＭＯＳキャパシタであってよく、そのソースおよびドレインは、ＭＯＳキャパシタのゲート容量が非線形キャパシタを備えるように互いに結合されてよく、これは、ＭＯＳキャパシタ上の電圧が閾値電圧よりも低いとき、非線形キャパシタの容量が減少し、それによって、より良い感知ウィンドウを潜在的に提供するので、望ましいことがある。

場合によっては、非線形積分器キャパシタ９０４は、図８を参照して説明される可変容量性コンポーネント８３０のいずれか１つにおける積分器キャパシタ８３８の代用にされることがある。場合によっては、非線形積分器キャパシタ９０４の使用は、タイミング図７００に示されるのに類似した波形をもたらすことがある。場合によっては、非線形積分器キャパシタ９０４の使用は、タイミング図７００の非線形タイミングを参照して説明される性能に対して類似したまたはより良い性能（感知ウィンドウを増加させることに関して）を可能にすることがある。

図１０は、本開示の態様による、スプリット・キャパシタをもつ感知増幅器を使用してメモリセルを読み取るための技法をサポートする回路１０００の一実施例を示す。回路１０００は、読み取り動作中に協働するいくつかの回路コンポーネントを強調する、簡略化された回路構成を示す。

以前に論じられたように、場合によっては、変位電荷がメモリセルと増幅器キャパシタとの間で移動される間に増幅器キャパシタの比較的高い（たとえば、容量またはマイクロファラッドに関して大きい）容量を有することが望ましいことがあるが、極性電荷がメモリセルと増幅器キャパシタとの間で移動されるとき（たとえば、変位電荷のいくらかまたはすべてが増幅器キャパシタとメモリセルとの間で移動された後）、増幅器キャパシタの比較的小さい容量を有することが望ましいことがある。回路１０００は、スプリット・キャパシタを使用して、これらの目的の両方を達成する一実施例を提供する。回路１０００は、回路の代替形態であってよく、スプリット・キャパシタと関連づけられたスイッチング・コンポーネント（たとえば、スイッチング・コンポーネント４３２、４３６）および制御信号（たとえば、ＣＳ１、ＣＳ２）を使用することなく類似の利益を提供し得る。

回路１０００は、メモリセル１００４と、ディジット線（ＤＬ）１０１０とを含む。ディジット線１０１０は、図１および図２を参照して説明されるディジット線１１５の一実施例であってよい。メモリセル１００４は、図１および図２を参照して説明されるメモリセル１０５の一実施例であってよい。図１を参照して説明されるように、ディジット線１０１０は、回路１０００内でキャパシタ１０１４（ＣＤＬ）によって表される固有容量を有してもよいし、これと関連づけられてもよい。

メモリセル１００４は、スイッチング・コンポーネント１００８と、キャパシタ１００６とを含むことがある。場合によっては、キャパシタ１００６は、図２を参照して説明されるキャパシタ２０５などの強誘電体キャパシタの一実施例であってよい。キャパシタ１００６は、論理状態（たとえば、１または０という論理状態）を記憶し得る。スイッチング・コンポーネント１００８は、図２を参照して説明されるセレクタデバイス２２０の一実施例であってよい。

メモリセル１００４は、ワード線１００２と関連づけられ得る。ワード線１００２は、図１および図２を参照して説明されるワード線１１０の一実施例であってよい。アクセス動作（たとえば、読み取り動作または書き込み動作）中に、ワード線信号ＷＬが、スイッチング・コンポーネント１００８にキャパシタ１００６をディジット線１０１０と結合させるために、ワード線１００２上で活性化される（たとえば、アサートされる）ことがある。

ディジット線１０１０は、スイッチング・コンポーネント１０１６を介して信号ノード１０２８（ＳＩＧ）と選択的に結合され得る。次に、信号ノード１０２８は、スイッチング・コンポーネント１０４０、１０４４を介してラッチ１０４６と選択的に結合され得る。ラッチ１０４６は、信号ノード１０２８の電圧に基づいてメモリセル１００４上に記憶される値を決定し得る。場合によっては、ラッチ１０４６は、図１を参照して説明されたように、信号ノード１０２８の電圧の、基準電圧との比較に基づいて、値を決定してよい。

回路１０００は、変位キャパシタ１０５２（ＤＩＳＰＣＡＰ）と、積分器キャパシタ１０３８（ＩＮＴＣＡＰ）とを含む。変位キャパシタ１０５２および積分器キャパシタ１０３８は、ディジット線１０１０と信号ノード１０２８との間に（たとえば、直列に）結合される。変位キャパシタ１０５２および積分器キャパシタ１０３８は、電圧源１０２６とも結合される。変位キャパシタ１０５２および積分器キャパシタ１０３８は、異なる容量または同じ容量を有するキャパシタであってよい。場合によっては、変位キャパシタ１０５２は、積分器キャパシタ１０３８よりも大きな容量を有することがある。

場合によっては、信号ノード１０２８の電圧は、積分器キャパシタ１０３８のノードにおける電圧に等しいことがある。

電圧源１０２６は、信号ノード１０２８の電圧をブーストする（たとえば、増加する）および／または信号ノード１０２８の電圧をシフトする（たとえば、減少させる）ことによって読み取り動作の部分の間に信号ノード１０２８の電圧を調整するために使用されることがある。場合によっては、電圧源１０２６は、読み取り動作の第１の部分の間に、たとえば、読み取り動作のブースト部分の間に、積分器キャパシタ１０３８を介して信号ノード１０２８の電圧を増加させるために使用されることがある。

任意選択で、電圧源１０２６は、読み取り動作の第２の部分の間またはその後に積分器キャパシタ１０３８を介して信号ノード１０２８の電圧をシフトさせるために使用されることがある。たとえば、電圧源１０２６は、低電圧ラッチの使用を可能にするためにメモリセル上に記憶される値をラッチする前に信号ノード１０２８の電圧を下方にシフトするために使用されることがある。

回路１０００は、追加の電圧源１０２０、１０２４、１０４２を含む。電圧源１０２０（ＶＰＣＨ）は、読み取り動作の開始時にディジット線１０１０をプリチャージするために使用され得る。電圧源１０２４（ＶＲＥＦ）は、読み取り動作中にメモリセル１００４上に記憶される値を決定するために使用され得る基準電圧を生成するために使用され得る。電圧源１０４２（ＶＳＦ）は、スイッチング・コンポーネント１０４０がソース・フォロアとして動作するとき、スイッチング・コンポーネント１０４０に電圧を提供するために使用され得る。

場合によっては、スイッチング・コンポーネント１００８、１０１６、１０１８、１０２２、１０４０、および／または１０４４は、トランジスタのゲートにおいて信号を活性化する（たとえば、アサートする）ことによって回路１０００のさまざまな要素を結合するために使用され得る１つまたは複数のトランジスタであってもよいし、これを含んでもよい。場合によっては、スイッチング・コンポーネント１０１６は、カスコード構成で２つ以上のトランジスタを含む。スイッチング・コンポーネント１０４０は、電圧源１０４２とラッチ１０４６との間でソース・フォロア（ＳＦ）として動作するように構成されたトランジスタであってよい。

回路１０００の実施例では、変位キャパシタ１０５２およびディジット線１０１０は、読み取り動作のプリチャージ部分の間に初期電圧にプリチャージされ得る。読み取り動作のその後のブースト部分の間に（たとえば、電圧源１０２６の電圧が増加されるとき）、信号ノード１０２８の電圧は、積分器キャパシタ１０３８を介して増加され、ディジット線１０１０の電圧は、変位キャパシタ１０５２を介して増加される。ディジット線１０１０の電圧がスイッチング・コンポーネント１０１６の閾値電圧よりも高くブーストされ、したがって、スイッチング・コンポーネント１０１６を非活性化するので、ディジット線１０１０の電圧を増加させることによって、スイッチング・コンポーネント１０１６が非活性化される。

読み取り動作のブースト部分の後（たとえば、上記で説明されたようにスイッチング・コンポーネント１０１６が非活性化された後）、ワード線信号ＷＬは、メモリセル１００４をディジット線１０１０と結合し、読み取り動作の信号発現部分を開始するために、ワード線１００２上で活性化されることがある。以前に論じられたように、信号発現部分は、変位電荷がメモリセルとキャパシタとの間で移動される変位電荷部分と、残りの極性電荷がメモリセルとキャパシタとの間で移動される極性電荷部分とを含む。

回路１０００では、スイッチング・コンポーネント１０１６が非活性化され、メモリセル１００４がディジット線１０１０と結合されると、メモリセル１００４は、ディジット線１０１０を介してメモリセル１００４と変位キャパシタ１０５２との間で変位電荷を移動し始めることがある。したがって、変位キャパシタ１０５２は、変位キャパシタ１０５２とメモリセル１００４との間で移動される変位電荷のいくらかまたはすべてを吸収または提供することがある。ディジット線１０１０は変位キャパシタ１０５２のノードと結合されているので、変位電荷がメモリセル１００４と変位キャパシタ１０５２との間で移動されるにつれて、ディジット線１０１０の電圧が変化することがある。このようにして、ディジット線１０１０の電圧は、最終的にプリチャージ電圧に戻り（減少し）得る。ディジット線１０１０の電圧がプリチャージ電圧に戻るとき、これによって、スイッチング・コンポーネント１０１６が再活性化され、それによって、ディジット線１０１０が信号ノード１０２８と結合され得る。スイッチング・コンポーネント１０１６が再活性化された後、極性電荷は、ディジット線１０１０および信号ノード１０２８を介して積分器キャパシタ１０３８によって積算され得る。読み取り動作の信号発現部分の後、ラッチ１０４６は、信号ノード１０２８の電圧および／または積分器キャパシタ１０３８上の電圧に基づいてメモリセル１００４上に記憶される値を決定し得る。

図１１は、本開示の態様による、多段階メモリセンシングを使用してメモリセルを読み取るための技法をサポートするメモリデバイスのブロック図１１００を示す。メモリアレイ１００−ａは、電子的メモリ装置と呼ばれることがあり、メモリ・コントローラ１４０−ａと、メモリセル１０５−ｂとを含み、メモリ・コントローラ１４０−ａおよびメモリセル１０５−ｂは、図１を参照して説明されるメモリ・コントローラ１４０およびメモリセル１０５の実施例であってよい。メモリ・コントローラ１４０−ａは、バイアス・コンポーネント１１０５と、タイミング・コンポーネント１１１０とを含んでよく、図１を参照して説明されるメモリアレイ１００−ａを動作させ得る。メモリ・コントローラ１４０−ａは、ワード線１１０−ｂ、ディジット線１１５−ｂ、プレート線２１０−ａ、および感知コンポーネント１２５−ｂと電子通信し得、ワード線１１０−ｂ、ディジット線１１５−ｂ、プレート線２１０−ａ、および感知コンポーネント１２５−ｂは、図１および図２を参照して説明される、ワード線１１０、ディジット線１１５、プレート線２１０、および感知コンポーネント１２５の実施例であってよい。メモリアレイ１００−ａは、基準コンポーネント１１１５と、ラッチ１１２０も含んでよい。メモリアレイ１００−ａのコンポーネントは、互いと電子通信してよく、図１〜図３を参照して説明される機能を実行し得る。場合によっては、感知コンポーネント１２５−ｂ、基準コンポーネント１１１５、および／またはラッチ１１２０は、メモリ・コントローラ１４０−ａのコンポーネントであってよい。

メモリ・コントローラ１４０−ａは、それらのさまざまなノードに電圧を印加することによって、ワード線１１０−ｂ、プレート線２１０−ａ、またはディジット線１１５−ｂのうち１つまたは複数の上の信号をアサートするように構成され得る。たとえば、バイアス・コンポーネント１１０５は、上記で説明されるように、メモリセル１０５−ｂを読み出すまたは書き込むようにメモリセル１０５−ｂを動作させるために電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ１４０−ａは、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含んでよい。これによって、メモリ・コントローラ１４０−ａは、１つまたは複数のメモリセル１０５にアクセスすることが可能になり得る。バイアス・コンポーネント１１０５は、感知コンポーネント１２５−ｂのための基準信号を生成するために、電位を基準コンポーネント１１１５に提供することもある。加えて、バイアス・コンポーネント１１０５は、感知コンポーネント１２５−ｂの動作のための電位を提供することがある。いくつかの実施例では、メモリ・コントローラ１４０−ａは、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０−ａは、増幅器キャパシタをディジット線１１５−ｂと結合するようにトランジスタを活性化するために制御信号をアサートすることがある。メモリ・コントローラ１４０−ａは、メモリセル１０５−ｂをディジット線１１５−ｂに結合するために、ワード線１１０−ｂ上の信号もアサートすることがある。

場合によっては、メモリ・コントローラ１４０−ａは、その動作を、タイミング・コンポーネント１１１０を使用して実行することがある。たとえば、タイミング・コンポーネント１１１０は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択、ディジット線選択、またはプレート線バイアスのタイミングを制御し得る。場合によっては、タイミング・コンポーネント１１１０は、バイアス・コンポーネント１１０５の動作を制御し得る。場合によっては、タイミング・コンポーネント１１１０は、１つまたは複数のスイッチング・コンポーネントを活性化または非活性化するように制御信号（たとえば、ＣＳ１、ＣＳ２）をアサートまたはデアサートするタイミングを制御し得る。

場合によっては、メモリアレイ１００−ａは、基準コンポーネント１１１５を含んでよい。基準コンポーネント１１１５は、感知コンポーネント１２５−ｂのための基準信号を生成するためにさまざまなコンポーネントを含んでよい。基準コンポーネント１１１５は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準コンポーネント１１１５は、他の強誘電体メモリセル１０５を含むことがある。いくつかの実施例では、基準コンポーネント１１１５は、図３を参照して説明されるように、２つの感知電圧の間の値をもつ電圧を出力するように構成されることがある。または、基準コンポーネント１１１５は、仮想接地電圧（たとえば、約０Ｖ）を出力するように設計されることがある。

感知コンポーネント１２５−ｂは、（たとえば、積分器キャパシタ上で積算された、ディジット線１１５−ｂを通しての）メモリセル１０５−ｂからの信号を基準信号（たとえば、基準コンポーネント１１１５からの基準信号）と比較することがある。値は、ラッチ１１２０によってラッチされることがあり、その値は、メモリアレイ１００−ａがその一部である電子デバイスの動作に従って使用されてよい。ラッチ１１２０は、感知コンポーネント１２５−ｂの外部にあるように示されているが、場合によっては、ラッチ１１２０は、感知コンポーネント１２５−ｂまたはメモリ・コントローラ１４０−ａに含まれてよい。

いくつかの実施例では、感知コンポーネントは、スプリット・キャパシタを含むことがある。いくつかの実施例では、感知コンポーネントは、図４〜図９を参照して説明される可変容量性コンポーネントを含むことがある。いくつかの実施例では、感知コンポーネントは、図１０を参照して説明される変位キャパシタと積分器キャパシタとを含むことがある。

図１２は、本開示の態様による、システム・レベル・タイミング・バジェット改善をサポートする方法１２００を示すフローチャートを示す。方法１２００の動作は、本明細書において説明されるメモリ・システム（たとえば、メモリ・システム１０００）またはそのコンポーネントによって実施されてよい。たとえば、方法１２００のいくつかの動作は、図１および図１１を参照して説明されるメモリ・コントローラ（たとえば、メモリ・コントローラ１４０）によって実行されてよい。いくつかの実施例では、プロセッサが、以下で説明される機能のうちのいくつかを実行するように、メモリ・コントローラまたはメモリデバイスもしくはメモリデバイスを含むシステムの他の態様の機能要素を制御するために命令のセットを実行することがある。加えて、または代替的に、メモリ・システムは、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

１２０５では、方法は、メモリセルの読み取り動作中に、第１のキャパシタ（たとえば、ブースト・キャパシタ４３４、８３４）を電圧源（たとえば、電圧源４２６、８２６）および信号ノード（たとえば、信号ノード４２８）と結合することであって、第１のキャパシタは第２のキャパシタ（たとえば、積分器キャパシタ４３８、８３８）と並列である、結合することを含んでよい。いくつかの実施例では、第１のキャパシタが電圧源および信号ノードと結合されるとき、第１のキャパシタは、第２のキャパシタと並列に結合される。いくつかの実施例では、第１のキャパシタは、スイッチング・コンポーネント（たとえば、スイッチング・コンポーネント４３２、８３２、８４８）を活性化することによって、電圧源および信号ノードと結合されることがある。いくつかの実施例では、スイッチング・コンポーネントは、制御信号（たとえば、ＣＳ１）を活性化することによって、活性化されることがある。いくつかの実施例では、１２０５の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１２１０では、方法は、信号ノードがディジット線（たとえば、ディジット線１１５、４１０）と結合されている間、メモリセルをディジット線と結合することを含んでよい。いくつかの実施例では、メモリセルは、メモリセルと関連づけられたワード線（たとえば、ワード線１１０、４０２）上のワード線信号（ＷＬ）を活性化することによって、ディジット線と結合されることがある。いくつかの実施例では、１２１０の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１２１５では、方法は、メモリセルをディジット線と結合した後、第１のキャパシタを信号ノードまたは電圧源から結合解除することを含んでよい。いくつかの実施例では、第１のキャパシタは、スイッチング・コンポーネント（たとえば、スイッチング・コンポーネント４３２、８３２、８４８）を非活性化することによって、信号ノードまたは電圧源から結合解除されることがある。いくつかの実施例では、１２１０の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１２２０では、方法は、第１のキャパシタを結合解除した後、第２のキャパシタ上の電圧に少なくとも一部は基づいてメモリセル上に記憶される値を決定することを含んでよい。いくつかの実施例では、メモリセル上に記憶される値が、ラッチ（たとえば、ラッチ４４６、１１２０）によって決定されることがある。いくつかの実施例では、１２２０の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

いくつかの実施例では、装置は、汎用ハードウェアまたは特殊目的ハードウェアを使用して、方法１２００などの、本明細書において説明される１つまたは複数の方法を実行し得る。この装置は、メモリセルの読み取り動作中に、第１のキャパシタを電圧源および信号ノードと結合することであって、第１のキャパシタは第２のキャパシタと並列である、結合することと、信号ノードがディジット線と結合されている間、メモリセルをディジット線と結合することと、メモリセルをディジット線と結合した後、第１のキャパシタを信号ノードまたは電圧源から結合解除することと、第１のキャパシタを結合解除した後、第２のキャパシタ上の電圧に少なくとも一部は基づいてメモリセル上に記憶される値を決定することのための特徴、手段、または命令を含んでよい。いくつかの実施例では、第１のキャパシタを結合することは、第１のキャパシタを電圧源または信号ノードと結合するために第１のスイッチング・コンポーネントを活性化することを含む。いくつかの実施例では、第１のキャパシタを結合解除することは、メモリセルをディジット線と結合した後、固定遅延に少なくとも一部は基づいて発生する。いくつかの実施例では、第１のキャパシタを結合解除することは、第１のキャパシタ上に蓄積された電荷の量に少なくとも一部は基づいて発生する。いくつかの実施例では、第１のキャパシタを結合解除することは、第１のキャパシタが十分に放電されたことに少なくとも一部は基づいて発生する。いくつかの実施例では、第２のキャパシタのノードは信号ノードと結合され、メモリセルをディジット線と結合することは、第２のキャパシタとメモリセルとの間の電荷移動を引き起こす。いくつかの実施例では、第２のキャパシタは、第１のキャパシタよりも低い容量を有する。いくつかの実施例では、第２のキャパシタは非線形キャパシタである。

本明細書において説明される方法１２００および装置のいくつかの実施例は、第２のキャパシタを電圧源または信号ノードと結合するために第２のスイッチング・コンポーネントを活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法１２００および装置のいくつかの実施例は、メモリセルをディジット線と結合する前に第１のキャパシタを介して信号ノードの電圧を増加させるために電圧源の電圧を増加させるためのプロセス、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法１２００および装置のいくつかの実施例は、値を決定する前に第２のキャパシタを介して信号ノードの電圧を減少させるために電圧源の電圧を減少させるためのプロセス、特徴、手段、または命令をさらに含んでよい。

図１３は、本開示の態様による、システム・レベル・タイミング・バジェット改善をサポートする方法１３００を示すフローチャートを示す。方法１３００の動作は、本明細書において説明されるメモリ・システム（たとえば、メモリ・システム１０００）またはそのコンポーネントによって実施されてよい。たとえば、方法１３００のいくつかの動作は、図１〜図２を参照して説明されるメモリ・コントローラ（たとえば、メモリ・コントローラ１４０）によって実行され得る。いくつかの実施例では、プロセッサは、以下で説明される機能のうちのいくつかを実行するように、メモリ・コントローラまたはメモリデバイスもしくはメモリデバイスを含むシステムの他の態様の機能要素を制御するために命令のセットを実行することがある。加えて、または代替的に、メモリ・システムは、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

１３０５では、方法は、メモリセルの読み取り動作中に、第１のキャパシタ（たとえば、ブースト・キャパシタ４３４）を電圧源（たとえば、電圧源４２６）および信号ノード（たとえば、信号ノード４２８）と結合することであって、第１のキャパシタは第２のキャパシタ（たとえば、積分器キャパシタ４３８）と並列である、結合することを含んでよい。いくつかの実施例では、第１のキャパシタが電圧源および信号ノードと結合されるとき、第１のキャパシタは、第２のキャパシタと並列に結合される。いくつかの実施例では、第１のキャパシタは、スイッチング・コンポーネント（たとえば、スイッチング・コンポーネント４３２または８４８）を活性化することによって、電圧源および信号ノードと結合されることがある。いくつかの実施例では、スイッチング・コンポーネントは、制御信号（たとえば、ＣＳ１）を活性化することによって、活性化されることがある。いくつかの実施例では、１３０５の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１３１０では、方法は、信号ノードがディジット線（たとえば、ディジット線４１０）と結合されている間、メモリセルをディジット線と結合することを含んでよい。いくつかの実施例では、メモリセルは、メモリセルと関連づけられたワード線（たとえば、ワード線４０２）上のワード線信号（ＷＬ）を活性化することによって、ディジット線と結合されることがある。いくつかの実施例では、メモリセルをディジット線と結合することは、メモリセルと第１のキャパシタとの間で電荷移動を引き起こす。場合によっては、移動される電荷は、変位電荷のいくつかまたはすべてであってよい。いくつかの実施例では、１３１０の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１３１５では、方法は、メモリセルをディジット線と結合した後、第１のキャパシタを信号ノードまたは電圧源から結合解除することを含んでよい。いくつかの実施例では、第１のキャパシタは、スイッチング・コンポーネント（たとえば、スイッチング・コンポーネント４３２またはスイッチング・コンポーネント７３６）を非活性化することによって、信号ノードから結合解除されることがある。いくつかの実施例では、１３１５の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１３２０では、方法は、第１のキャパシタを結合解除した後、メモリセルと第２のキャパシタ（たとえば、積分器キャパシタ４３８）との間で電荷を移動させるために第２のキャパシタを電圧源および信号ノードと結合することを含んでよい。場合によっては、移動される電荷は、極性電荷のいくつかまたはすべてであってよい。場合によっては、移動される電荷は、変位電荷の一部分であってよい。いくつかの実施例では、１３２０の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

１３２５では、方法は、第２のキャパシタを結合した後、信号ノードにおける電圧に少なくとも一部は基づいてメモリセル上に記憶される値を決定することを含んでよい。場合によっては、この値は、ラッチ（たとえば、ラッチ４４６、１１２０）によって決定されることがある。いくつかの実施例では、１３２５の動作の態様は、図１〜図９を参照して説明されるように実行されることがある。

いくつかの実施例では、装置は、汎用ハードウェアまたは特殊目的ハードウェアを使用して、方法１３００などの、本明細書において説明される１つまたは複数の方法を実行し得る。この装置は、メモリセルの読み取り動作中に、第１のキャパシタを電圧源および信号ノードと結合し、ディジット線が信号ノードと結合されている間、メモリセルをディジット線と結合し、メモリセルを結合した後、第１のキャパシタを信号ノードまたは電圧源のうちの少なくとも１つから結合解除し、第１のキャパシタを結合解除した後、メモリセルと第２のキャパシタとの間で電荷を移動させるために第２のキャパシタを電圧源および信号ノードと結合し、第２のキャパシタを結合した後、信号ノードにおける電圧に少なくとも一部は基づいてメモリセル上に記憶される値を決定するための特徴、手段、または命令を含んでよい。いくつかの実施例では、第１のキャパシタを結合することは、第１のキャパシタを電圧源または信号ノードと結合するために第１のスイッチング・コンポーネントを活性化することを含む。いくつかの実施例では、第２のキャパシタを結合することは、第２のキャパシタを電圧源または信号ノードと結合するために第２のスイッチング・コンポーネントを活性化することを含む。いくつかの実施例では、第１のキャパシタは、第１のキャパシタのノードにおける電圧とディジット線の電圧の比較に少なくとも一部は基づいて結合解除される。いくつかの実施例では、第２のキャパシタは、第１のキャパシタが結合解除された後、固定時間遅延に少なくとも一部は基づいて結合される。いくつかの実施例では、第２のキャパシタのノードは信号ノードと結合され、信号ノードの電圧は、メモリセルと第２のキャパシタとの間で移動される電荷の量に少なくとも一部は依存する。

本明細書において説明される方法１３００および装置のいくつかの実施例は、メモリセルをディジット線と結合する前に第１のキャパシタを介して信号ノードの電圧を増加させるために電圧源の電圧を増加させるためのプロセス、特徴、手段、または命令をさらに含んでよい。

図１４は、本開示の態様による、システム・レベル・タイミング・バジェット改善をサポートする方法１４００を示すフローチャートを示す。方法１４００の動作は、本明細書において説明されるメモリ・システム（たとえば、メモリ・システム１０００）またはそのコンポーネントによって実施されてよい。たとえば、方法１４００のいくつかの動作は、図１〜図２を参照して説明されるメモリ・コントローラ（たとえば、メモリ・コントローラ１４０）によって実行されることがある。いくつかの実施例では、プロセッサは、以下で説明される機能のうちのいくつかを実行するように、メモリ・コントローラまたはメモリデバイスもしくはメモリデバイスを含むシステムの他の態様の機能要素を制御するために命令のセットを実行することがある。加えて、または代替的に、メモリ・システムは、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

１４０５では、方法は、ディジット線（たとえば、ディジット線１０１０）が信号ノード（たとえば、信号ノード１０２８）と結合されている間、メモリセル（たとえば、メモリセル１００４）の読み取り動作中に、メモリセルと関連づけられたディジット線をプリチャージすることを含んでよい。いくつかの実施例では、ディジット線をプリチャージすることは、プリチャージ電圧源（たとえば、プリチャージ電圧源１０２０）をディジット線と結合することを含む。いくつかの実施例では、ディジット線をプリチャージすることは、ディジット線と結合された第１のキャパシタ（たとえば、変位キャパシタ１０５２）をプリチャージすることを含む。いくつかの実施例では、１４０５の動作の態様は、図１０を参照して説明されるように実行されることがある。

１４１０では、方法は、メモリセルと、ディジット線と結合された第１のキャパシタとの間の電荷移動（たとえば、変位電荷のいくつかまたはすべての移動）を引き起こすためにメモリセルをディジット線と結合することを含んでよい。場合によっては、電荷は、第１のキャパシタからメモリセルに移動されることがある。場合によっては、電荷は、メモリセルから第１のキャパシタに移動されることがある。いくつかの実施例では、メモリセルは、メモリセルと関連づけられたワード線（たとえば、ワード線１００２）上のワード線信号（ＷＬ）を活性化することによって、ディジット線と結合される。いくつかの実施例では、１４１０の動作の態様は、図１０を参照して説明されるように実行されることがある。

１４１５では、方法は、第１のキャパシタと結合され、かつ信号ノードと結合された第２のキャパシタ（たとえば、積分器キャパシタ１０３８）と結合された電圧源（たとえば、電圧源１０２６）の電圧を調整することであって、電圧源の電圧を調整することによって、ディジット線が信号ノードから結合解除される、調整することを含んでよい。いくつかの実施例では、電圧源を調整することは、電圧源の電圧を増加させることを含む。いくつかの実施例では、電圧源の電圧を増加させることによって、第１のキャパシタを介するディジット線の電圧が増加し、これによって、スイッチング・コンポーネント（たとえば、スイッチング・コンポーネント１０１６）を非活性化することにより、ディジット線が信号ノードから結合解除される。いくつかの実施例では、１４１５の動作の態様は、図１０を参照して説明されるように実行されることがある。

１４２０では、方法は、電圧源の電圧を調整した後、信号ノードの電圧に少なくとも一部は基づいてメモリセルの値を決定することを含んでよい。いくつかの実施例では、メモリセルの値は、ラッチ（たとえば、ラッチ１０４６、１１２０）によって決定される。いくつかの実施例では、１４２０の動作の態様は、図１０を参照して説明されるように実行されることがある。

いくつかの実施例では、装置は、汎用ハードウェアまたは特殊目的ハードウェアを使用して、方法１４００などの、本明細書において説明される１つまたは複数の方法を実行し得る。この装置は、メモリセルの読み取り動作中に、ディジット線が信号ノードと結合されている間、メモリセルと関連づけられたディジット線をプリチャージし、メモリセルと、ディジット線と結合された第１のキャパシタとの間の電荷移動を引き起こすためにメモリセルをディジット線と結合し、第１のキャパシタと結合され、かつ信号ノードと結合された第２のキャパシタと結合された電圧源の電圧を調整するための特徴、手段、または命令を含んでよい。場合によっては、電圧源の電圧を調整することによって、ディジット線が信号ノードから結合解除される。方法は、電圧源の電圧を調整した後、信号ノードの電圧に少なくとも一部は基づいてメモリセルの値を決定することを含んでよい。いくつかの実施例では、メモリセルをディジット線と結合することは、メモリセルと第２のキャパシタとの間で電荷移動を引き起こす。いくつかの実施例では、電圧源は第１の電圧源であり、ディジット線をプリチャージすることは、第２の電圧源をディジット線および第１のキャパシタと結合することを含む。いくつかの実施例では、ディジット線の電圧を調整することは、少なくとも一部は、ディジット線と結合されたスイッチング・コンポーネントを非活性化させることによって、ディジット線を信号ノードから結合解除する。

上記で説明された方法（たとえば、方法１２００、１３００、１４００）は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。さらに、方法のうちの２つ以上の態様が組み合わされてよい。

いくつかの実施例では、メモリデバイスが、本明細書において説明される機能の態様を実行し得る。メモリデバイスは、メモリセルと、メモリセルの読み取り動作中にメモリセルのディジット線と選択的に結合されるように構成された信号ノードと、電圧源および信号ノードと結合された容量性コンポーネントであって、読み取り動作の第１の部分の間により高い容量を、読み取り動作の第２の部分の間により低い容量を提供するように構成された容量性コンポーネントと、信号ノードと結合され、読み取り動作の第２の部分の後に信号ノードの電圧に少なくとも一部は基づいてメモリセル上に記憶される値を決定するように構成されたラッチとを含んでよい。いくつかの実施例では、容量性コンポーネントは、電圧源および信号ノードと選択的に結合されるように構成された第１のキャパシタと、電圧源および信号ノードと結合された第２のキャパシタとを含む。第１のキャパシタは、第２のキャパシタとは無関係に、電圧源および信号ノードと選択的に結合されるように構成される。いくつかの実施例では、第１のキャパシタと第２のキャパシタは、読み取り動作の第１の部分の間に電圧源と信号ノードとの間で並列に結合されるように構成され、第１のキャパシタは、読み取り動作の第２の部分の間に第２のキャパシタから結合解除されるように構成される。いくつかの実施例では、第２のキャパシタは、電圧源と信号ノードとの間に選択的に結合されるように構成される。いくつかの実施例では、メモリセルをディジット線と結合することは、信号ノードを介したメモリセルと第２のキャパシタとの間の電荷移動を引き起こす。いくつかの実施例では、第２のキャパシタは、第１のキャパシタよりも低い容量を有する。

メモリデバイスのいくつかの実施例は、読み取り動作の第１の部分の間に第２のキャパシタと並列に電圧源と信号ノードとの間に第１のキャパシタを結合するために第１のスイッチング・コンポーネントを活性化し、メモリセルをディジット線と結合するためにワード線信号を活性化し、読み取り動作の第２の部分の間に第１のキャパシタを第２のキャパシタから結合解除するために第１のスイッチング・コンポーネントを非活性化し、読み取り動作の第２の部分の後、メモリセル上に記憶される値を決定するために、ラッチを活性化するように構成されたコントローラをさらに含む。いくつかの実施例では、コントローラは、ワード線信号を活性化する前に、容量性コンポーネントを介して信号ノードの電圧を増加させるために、電圧源の電圧を増加させるように構成される。いくつかの実施例では、メモリセルをディジット線と結合することによって、電荷の第２の量が、メモリセルと第２のキャパシタとの間で移動される。

メモリデバイスのいくつかの実施例は、第２のスイッチング・コンポーネントをさらに含み、第２のキャパシタは、第２のスイッチング・コンポーネントの活性化を介して信号ノードおよび電圧源と結合されるように構成され、コントローラは、ワード線信号を活性化する前に第２のスイッチング・コンポーネントを活性化するようにさらに構成される。

いくつかの実施例では、メモリデバイスは、本明細書において説明される機能の態様を実行し得る。このメモリデバイスは、メモリセルと、このメモリセルと関連づけられたディジット線と、このディジット線と選択的に結合されるように構成された信号ノードと、ディジット線および電圧源と結合された第１のキャパシタと、電圧源および信号ノードと結合された第２のキャパシタと、信号ノードと結合され、信号ノードの電圧に少なくとも一部は基づいてメモリセル上に記憶される値を決定するように構成されたラッチとを含んでよい。場合によっては、第２のキャパシタは、第１のキャパシタと直列に結合されてよい。

メモリデバイスのいくつかの実施例は、メモリセルの読み取り動作中に、ディジット線をプリチャージし、メモリセルをディジット線と結合し、第１のキャパシタを介してディジット線の電圧を調整するために電圧源の電圧を増加させ、電圧源の電圧を増加させることによって、電荷の第１の量を、ディジット線を介してメモリセルと第１のキャパシタとの間で移動させ、ディジット線を信号ノードから結合解除させ、メモリセルの値を決定するためにラッチを活性化するように構成されたコントローラをさらに含む。

メモリデバイスのいくつかの実施例は、ディジット線を信号ノードと結合するように構成されたスイッチング・コンポーネントをさらに含み、電圧源の電圧を増加させることによって、スイッチング・コンポーネントが非活性化される。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。いくつかの図面は、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。

「電子通信」、「導電接触」、「接続された」、および「結合される」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を指し得る。コンポーネントは、コンポーネント間の電子の流れをいつでもサポートすることができるコンポーネント間の導電性経路がある場合、互いと電子通信する（または、これと導電接触する、または、これと接続される、または、これと結合される）と考えられる。所与の時間に、互いと電子通信する（または、これと導電接触する、または、これと接続される、または、これと結合される）コンポーネント間の導電性経路は、接続されたコンポーネントを含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続されたコンポーネント間の導電性経路は、コンポーネント間の直接的な導電性経路であってもよいし、接続されたコンポーネント間の導電性経路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含み得る、間接的な導電性経路であってもよい。場合によっては、接続されたコンポーネント間の電子の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間コンポーネントを使用して、ある時間にわたって中断されることがある。

「結合する」という用語は、電子が導電性経路上のコンポーネント間を流れることが現在不可能であるという、コンポーネント間の開回路関係から、電子が導電性経路上のコンポーネント間を流れることが可能であるという、コンポーネント間の閉回路関係に移る状況を指す。コントローラなどのコンポーネントが他のコンポーネントを一緒に結合するとき、コンポーネントは、以前は電子が流れることを許可しなかった導電性経路上の他のコンポーネント間を電子が流れることを可能にする変更を開始する。

本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するとなるように十分に近いことを意味する。

メモリアレイを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。

本明細書において論じられるスイッチング・コンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを含むことがある。端子は、導電材料たとえば金属を通して、他の電子要素に接続され得る。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を含むことがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ型（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御され得る。たとえば、ｎ型ＦＥＴまたはｐ型ＦＥＴに正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」であるまたは「活性化され」得る。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であるまたは「非活性化され」得る。

本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「実施例、事例、または例示として役立つこと」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。

添付の図では、類似のコンポーネントまたは特徴が、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後に、ダッシュと、類似のコンポーネントを区別する第２のラベルが続くことによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのいずれか１つに適用可能である。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内である。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるべきである。

本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。

［クロスリファレンス］
本特許出願は、２０１８年８月１３日に出願された、Ｄｉ Ｖｉｎｃｅｎｚｏらによる、「ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ ＷＩＴＨ ＳＰＬＩＴ ＣＡＰＡＣＩＴＯＲＳ」という名称の米国特許出願第１６／１０２，０５３号に対する優先権を主張する、２０１９年８月１日に出願された、Ｄｉ Ｖｉｎｃｅｎｚｏらによる、「ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ ＷＩＴＨ ＳＰＬＩＴ ＣＡＰＡＣＩＴＯＲＳ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１９／０４４６４４号に対する優先権を主張するものであり、これらの出願の各々は本発明の譲受人に譲渡され、かつこれらの出願の各々は参照によりその全体が本明細書に明白に組み込まれる。

Claims (35)

1. メモリセルの読み取り動作中に、第１のキャパシタを電圧源および信号ノードと結合することであって、前記第１のキャパシタが第２のキャパシタと並列である、結合することと、
   前記信号ノードがディジット線と結合されている間、前記メモリセルを前記ディジット線と結合することと、
   前記メモリセルを前記ディジット線と結合した後、前記第１のキャパシタを前記信号ノードまたは前記電圧源から結合解除することと、
   前記第１のキャパシタを結合解除した後、前記第２のキャパシタ上の電圧に少なくとも一部は基づいて前記メモリセル上に記憶される値を決定することと
   を含む方法。
2. 前記第１のキャパシタを結合することが、
   前記第１のキャパシタを前記電圧源または前記信号ノードと結合するために第１のスイッチング・コンポーネントを活性化すること
   を含む、請求項１に記載の方法。
3. 前記第２のキャパシタを前記電圧源または前記信号ノードと結合するために第２のスイッチング・コンポーネントを活性化すること
   をさらに含む、請求項１に記載の方法。
4. 前記メモリセルを前記ディジット線と結合する前に、前記第１のキャパシタを介して前記信号ノードの電圧を増加させるために、前記電圧源の電圧を増加させること
   をさらに含む、請求項１に記載の方法。
5. 前記第１のキャパシタを結合解除することが、前記メモリセルを前記ディジット線と結合した後、固定遅延に少なくとも一部は基づいて発生する、請求項１に記載の方法。
6. 前記第１のキャパシタを結合解除することが、前記第１のキャパシタ上に蓄積された電荷の量に少なくとも一部は基づいて発生する、請求項１に記載の方法。
7. 前記第１のキャパシタを結合解除することが、前記第１のキャパシタが十分に放電されたことに少なくとも一部は基づいて発生する、請求項６に記載の方法。
8. 前記第２のキャパシタのノードが前記信号ノードと結合され、前記メモリセルを前記ディジット線と結合することが、前記第２のキャパシタと前記メモリセルとの間の電荷移動を引き起こす、請求項１に記載の方法。
9. 前記値を決定する前に、前記第２のキャパシタを介して前記信号ノードの電圧を減少させるために、前記電圧源の電圧を減少させること
   をさらに含む、請求項１に記載の方法。
10. 前記第２のキャパシタが前記第１のキャパシタよりも低い容量を有する、請求項１に記載の方法。
11. 前記第２のキャパシタが非線形キャパシタである、請求項１に記載の方法。
12. メモリセルの読み取り動作中に、第１のキャパシタを電圧源および信号ノードと結合することと、
    ディジット線が前記信号ノードと結合されている間、前記メモリセルを前記ディジット線と結合することと、
    前記メモリセルを結合した後、前記第１のキャパシタを前記信号ノードまたは前記電圧源のうちの少なくとも１つから結合解除することと、
    前記第１のキャパシタを結合解除した後、前記メモリセルと第２のキャパシタとの間で電荷を移動させるために前記第２のキャパシタを前記電圧源および前記信号ノードと結合することと、
    前記第２のキャパシタを結合した後、前記信号ノードにおける電圧に少なくとも一部は基づいて前記メモリセル上に記憶される値を決定することと
    を含む方法。
13. 前記第１のキャパシタを結合することが、
    前記第１のキャパシタを前記電圧源または前記信号ノードと結合するために第１のスイッチング・コンポーネントを活性化すること
    を含む、請求項１２に記載の方法。
14. 前記第２のキャパシタを結合することが、
    前記第２のキャパシタを前記電圧源または前記信号ノードと結合するために第２のスイッチング・コンポーネントを活性化すること
    を含む、請求項１２に記載の方法。
15. 前記メモリセルを前記ディジット線と結合する前に、前記第１のキャパシタを介して前記信号ノードの電圧を増加させるために、前記電圧源の電圧を増加させること
    をさらに含む、請求項１２に記載の方法。
16. 前記第１のキャパシタが、前記第１のキャパシタのノードにおける電圧と前記ディジット線の電圧の比較に少なくとも一部は基づいて結合解除される、請求項１２に記載の方法。
17. 前記第２のキャパシタが、前記第１のキャパシタが結合解除された後、固定時間遅延に少なくとも一部は基づいて結合される、請求項１２に記載の方法。
18. 前記第２のキャパシタのノードが前記信号ノードと結合され、前記信号ノードの前記電圧が、前記メモリセルと前記第２のキャパシタとの間で移動される電荷の量に少なくとも一部は依存する、請求項１２に記載の方法。
19. メモリセルの読み取り動作中に、ディジット線が信号ノードと結合されている間、前記メモリセルと関連づけられた前記ディジット線をプリチャージすることと、
    前記メモリセルと、前記ディジット線と結合された第１のキャパシタとの間の電荷移動を引き起こすために前記メモリセルを前記ディジット線と結合することと、
    前記第１のキャパシタと結合され、かつ前記信号ノードと結合された第２のキャパシタと結合された電圧源の電圧を調整することであって、前記電圧源の前記電圧を調整することによって、前記ディジット線が前記信号ノードから結合解除される、調整することと、
    前記電圧源の前記電圧を調整した後、前記信号ノードの電圧に少なくとも一部は基づいて前記メモリセルの値を決定することと
    を含む方法。
20. 前記メモリセルを前記ディジット線と結合することが、前記メモリセルと前記第２のキャパシタとの間の電荷移動を引き起こす、請求項１９に記載の方法。
21. 前記電圧源が第１の電圧源であり、前記ディジット線をプリチャージすることが、
    第２の電圧源を前記ディジット線および前記第１のキャパシタと結合すること
    を含む、請求項１９に記載の方法。
22. 前記電圧源の前記電圧を調整することが、少なくとも一部は、前記ディジット線と結合されたスイッチング・コンポーネントを非活性化させることによって、前記ディジット線を前記信号ノードから結合解除する、
    請求項１９に記載の方法。
23. メモリセルと、
    メモリセルの読み取り動作中に前記メモリセルのディジット線と選択的に結合されるように構成された信号ノードと、
    電圧源および前記信号ノードと結合された容量性コンポーネントであって、前記読み取り動作の第１の部分の間により高い容量を、前記読み取り動作の第２の部分の間により低い容量を提供するように構成された容量性コンポーネントと、
    前記信号ノードと結合され、前記読み取り動作の前記第２の部分の後に前記信号ノードの電圧に少なくとも一部は基づいて前記メモリセル上に記憶される値を決定するように構成されたラッチと
    を備えるメモリデバイス。
24. 前記容量性コンポーネントが、
    前記電圧源および前記信号ノードと選択的に結合されるように構成された第１のキャパシタと、
    前記電圧源および前記信号ノードと結合された第２のキャパシタであって、前記第１のキャパシタが、第２のキャパシタとは無関係に前記電圧源および前記信号ノードと選択的に結合されるように構成される、第２のキャパシタと
    を備える、請求項２３に記載のメモリデバイス。
25. 前記第１のキャパシタと前記第２のキャパシタが、前記読み取り動作の前記第１の部分の間に前記電圧源と前記信号ノードとの間で並列に結合されるように構成され、前記第１のキャパシタが、前記読み取り動作の前記第２の部分の間に前記第２のキャパシタから結合解除されるように構成される、請求項２４に記載のメモリデバイス。
26. 前記第２のキャパシタが、前記電圧源と前記信号ノードとの間に選択的に結合されるように構成される、請求項２４に記載のメモリデバイス。
27. 前記読み取り動作の前記第１の部分の間に、前記第２のキャパシタと並列に前記電圧源と前記信号ノードとの間に前記第１のキャパシタを結合するために、第１のスイッチング・コンポーネントを活性化し、
    前記メモリセルを前記ディジット線と結合するためにワード線信号を活性化し、
    前記読み取り動作の前記第２の部分の間に、前記第１のキャパシタを前記第２のキャパシタから結合解除するために、前記第１のスイッチング・コンポーネントを非活性化し、
    前記読み取り動作の前記第２の部分の後、前記メモリセル上に記憶される前記値を決定するために、前記ラッチを活性化する
    ように構成されたコントローラ
    をさらに備える、請求項２４に記載のメモリデバイス。
28. 前記コントローラが、
    前記ワード線信号を活性化する前に、前記容量性コンポーネントを介して前記信号ノードの前記電圧を増加させるために、前記電圧源の電圧を増加させる
    ようにさらに構成される、請求項２７に記載のメモリデバイス。
29. 第２のスイッチング・コンポーネントをさらに備え、前記第２のキャパシタが、前記第２のスイッチング・コンポーネントの活性化を介して前記信号ノードおよび前記電圧源と結合されるように構成され、前記コントローラが、前記ワード線信号を活性化する前に前記第２のスイッチング・コンポーネントを活性化するようにさらに構成される、
    請求項２７に記載のメモリデバイス。
30. 前記メモリセルを前記ディジット線と結合することが、前記信号ノードを介した前記メモリセルと前記第２のキャパシタとの間の電荷移動を引き起こす、請求項２７に記載のメモリデバイス。
31. 前記第２のキャパシタが前記第１のキャパシタよりも低い容量を有する、請求項２４に記載のメモリデバイス。
32. メモリセルと、
    前記メモリセルと関連づけられたディジット線と、
    前記ディジット線と選択的に結合されるように構成された信号ノードと、
    前記ディジット線および電圧源と結合された第１のキャパシタと、
    前記電圧源および前記信号ノードと結合された第２のキャパシタと、
    前記信号ノードと結合され、前記信号ノードの電圧に少なくとも一部は基づいて前記メモリセル上に記憶される値を決定するように構成されたラッチと
    を備えるメモリデバイス。
33. 前記メモリセルの読み取り動作中に、
    前記ディジット線をプリチャージし、
    前記メモリセルを前記ディジット線と結合し、
    前記第１のキャパシタを介して前記ディジット線の前記電圧を調整するために前記電圧源の前記電圧を増加させ、前記電圧源の電圧を増加させることによって、電荷の第１の量を、前記ディジット線を介して前記メモリセルと前記第１のキャパシタとの間で移動させ、前記ディジット線を前記信号ノードから結合解除させ、
    前記メモリセルの前記値を決定するために前記ラッチを活性化する
    ように構成されたコントローラ
    をさらに備える、請求項３２に記載のメモリデバイス。
34. 前記ディジット線を前記信号ノードと結合するように構成されたスイッチング・コンポーネントをさらに備え、
    前記電圧源の前記電圧を増加させることによって、前記スイッチング・コンポーネントが非活性化される、
    請求項３２に記載のメモリデバイス。
35. 前記メモリセルを前記ディジット線と結合することによって、電荷の第２の量が前記メモリセルと前記第２のキャパシタとの間で移動される、
    請求項３２に記載のメモリデバイス。
    

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