上記目的を達成するために、この発明の一の局面における半導体装置は、オン時の容量とオフ時の容量とが異なる第1容量手段および第2容量手段を備える。そして、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させることによって、第1容量手段の他方電極に入力される電位と、第2容量手段の他方電極に入力される電位との電位差を拡大して、第1容量手段の他方電極に入力される電位と、第2容量手段の他方電極に入力される電位とを比較する。
この一の局面による半導体装置では、上記のように、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させることにより、第1容量手段の他方電極に入力される電位と、第2容量手段の他方電極に入力される電位との電位差を拡大して、第1容量手段の他方電極に入力される電位と、第2容量手段の他方電極に入力される電位とを比較するように構成することによって、第1容量手段の他方電極に所定の入力電位を入力するとともに、第2容量手段の他方電極に参照電位を入力する場合に、所定の入力電位と参照電位との電位差を拡大して、所定の入力電位と参照電位とを比較することができる。これにより、電位差を拡大することなく、所定の入力電位と参照電位とを比較する場合に比べて、所定の入力電位が参照電位よりも高いか低いかをより確実に判定することができる。これにより、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度を向上させることができる。
上記一の局面による半導体装置において、好ましくは、電位差が拡大された後の第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位とを比較して、第1容量手段および第2容量手段のいずれか一方の他方電極の電位が、第1容量手段および第2容量手段のいずれか他方の他方電極の電位よりも高いか低いかを判定する判定回路をさらに備える。このように構成すれば、第1容量手段の他方電極に所定の入力電位を入力するとともに、第2容量手段の他方電極に参照電位を入力する場合に、容易に、判定回路により、所定の入力電位が参照電位よりも高いか低いかを判定することができる。
この場合において、判定回路は、電位差が拡大された後の第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位との電位差をさらに増幅した後、第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位とを比較して、第1容量手段および第2容量手段のいずれか一方の他方電極の電位が、第1容量手段および第2容量手段のいずれか他方の他方電極の電位よりも高いか低いかを判定するセンスアンプを含んでいてもよい。このように構成すれば、第1容量手段の他方電極に入力される電位と第2容量手段の他方電極に入力される電位との電位差がセンスアンプの感度よりも小さい場合にも、センスアンプには、電位差が拡大された後の第1容量手段の他方電極の電位と第2容量手段の他方電極の電位とが入力されるので、容易に、センスアンプにより、所定の入力電位が参照電位よりも高いか低いかを判定することができる。
上記一の局面による半導体装置において、好ましくは、第1容量手段と第2容量手段とは、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とが第1電位のときオン状態であるとともに、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とが第2電位のときオフ状態である実質的に同一のしきい値電圧を有し、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ第1の変化率で変化させるのに伴って、第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位とは、第1の変化率よりも小さい第2の変化率で変化する。このように構成すれば、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1の変化率で変化させるのに伴って、第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位とが第1の変化率よりも小さい第2の変化率で変化する際に、初期状態において、第1容量手段の他方電極に入力される電位と一方電極の電位との電位差が、第2容量手段の他方電極に入力される電位と一方電極の電位との電位差よりも小さい場合には、先に、第1容量手段の他方電極の電位と一方電極の電位との電位差の絶対値が、第1容量手段および第2容量手段の実質的に同一のしきい値電圧の絶対値以下に減少した後、所定の期間遅れて、第2容量手段の他方電極の電位と一方電極の電位との電位差の絶対値が第2容量手段および第1容量手段の実質的に同一のしきい値電圧の絶対値以下に減少する。この場合には、先に、第1容量手段がオン状態からオフ状態になることによって、第1容量手段の他方電極の電位の第2の変化率が減少した後、所定の期間遅れて、第2容量手段がオン状態からオフ状態になることによって、第2容量手段の他方電極の電位の第2の変化率が減少する。これにより、第1容量手段の他方電極の電位の第2の変化率が減少した後、所定の期間、第2容量手段の他方電極の電位の第2の変化率は、第1容量手段の他方電極の電位の変化率よりも大きくなるので、この所定の期間において、第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位との電位差を拡大させることができる。
この場合において、好ましくは、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1の変化率で変化させるのに伴って、第1容量手段の他方電極の電位と、第1容量手段の一方電極の電位との電位差の絶対値が第1容量手段のしきい値電圧の絶対値以下になることにより、第1容量手段がオン状態からオフ状態になることによって、第1容量手段の他方電極の電位の第2の変化率が減少し、その後、所定の期間遅れて、第2容量手段の他方電極の電位と、第2容量手段の一方電極の電位との電位差の絶対値が第2容量手段のしきい値電圧の絶対値以下になることにより、第2容量手段がオン状態からオフ状態になることによって、第2容量手段の他方電極の電位の第2の変化率が減少する。このように構成すれば、容易に、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1の変化率で変化させるのに伴って、第1容量手段の他方電極の電位と、第2容量手段の他方電極の電位とが第1の変化率よりも小さい第2の変化率で変化する際に、先に、第1容量手段の他方電極の電位の第2の変化率を減少させた後、所定の期間遅れて、第2容量手段の他方電極の電位の第2の変化率を減少させることができる。
上記一の局面による半導体装置において、好ましくは、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ第1の変化率で変化させるのに伴って、第1容量手段および第2容量手段のいずれか一方の一方電極の電位と他方電極との電位差の絶対値が、対応する第1容量手段または第2容量手段のしきい値電圧の絶対値以下になることにより、第1容量手段および第2容量手段のいずれか一方がオフ状態になることによって、第1容量手段および第2容量手段のいずれか一方の他方電極の電位の第2の変化率が減少する。このように構成すれば、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる際に、第1容量手段および第2容量手段のいずれか一方の他方電極の電位の第2の変化率を減少させることができるので、容易に、第1容量手段の他方電極の電位と第2容量手段の他方電極の電位との電位差を拡大することができる。
上記一の局面による半導体装置において、好ましくは、第1容量手段の一方電極と、第2容量手段の一方電極とに、第1電位から第2電位へ第1の変化率で変化する電位を出力するブート回路をさらに備える。このように構成すれば、容易に、ブート回路から出力される電位により、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ第1の変化率で変化させることができる。
この場合において、好ましくは、ブート回路は、第1容量手段および第2容量手段のいずれか一方と実質的に同一のしきい値電圧を有する第1トランジスタと、第1トランジスタのソース領域またはドレイン領域の電位を所定の電圧分低下または上昇させる電圧変化手段と、第1トランジスタのソース領域またはドレイン領域の電位を第2電位に第1の変化率で変化させるための第2トランジスタとを含み、第1容量手段および第2容量手段のいずれか一方の一方電極の電位が第1電位のときに、第1トランジスタのゲート電極に第1容量手段および第2容量手段のいずれか一方の他方電極に入力される電位と実質的に同一の電位が入力される。このように構成すれば、第1容量手段と実質的に同一のしきい値電圧を有する第1トランジスタのゲート電極に第1容量手段の他方電極に入力される電位と実質的に同一の電位が入力されることにより、第1容量手段の他方電極に入力される電位に対して、第1容量手段のしきい値電圧分の電位差を有する電位を第1トランジスタのソース領域またはドレイン領域の電位とすることができるとともに、その第1トランジスタのソース領域またはドレイン領域の電位を電圧変化手段によりさらに所定の電圧分変化させて出力することができる。これにより、ブート回路から、第1容量手段の他方電極に入力される電位に対して、第1容量手段のしきい値電圧分より大きな電位差を有する電位を第1電位として出力することができる。また、その第1電位を第2トランジスタにより第2電位に第1の変化率で変化させながら出力することができる。これにより、ブート回路から、第1容量手段の他方電極に入力される電位に対して、第1容量手段のしきい値電圧分の電位差を有する第1電位を出力させることができるとともに、その第1電位から第2電位へ第1の変化率で変化する電位を出力させることができる。
上記一の局面による半導体装置において、好ましくは、第1容量手段および第2容量手段を含む電位差拡大回路を複数備え、複数の電位差拡大回路により、第1容量手段の他方電極に入力される電位と、第2容量手段の他方電極に入力される電位との電位差が複数回拡大される。このように構成すれば、第1容量手段の他方電極に入力される電位と、第2容量手段の他方電極に入力される電位との電位差をより拡大することができる。これにより、第1容量手段の他方電極に所定の入力電位を入力するとともに、第2容量手段の他方電極に参照電位を入力する場合に、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度をより向上させることができる。
この場合において、好ましくは、複数の電位差拡大回路は、第1導電型の第1容量手段および第2容量手段を含む第1電位差拡大回路と、第2導電型の第1容量手段および第2容量手段を含む第2電位差拡大回路とを含み、第1導電型の第1容量手段の他方電極と、第2導電型の第1容量手段の他方電極とには、同じ電位が入力されるとともに、第1導電型の第2容量手段の他方電極と、第2導電型の第2容量手段の他方電極とには、同じ電位が入力され、第1電位差拡大回路により、第1導電型の第1容量手段の他方電極に入力される電位と、第1導電型の第2容量手段の他方電極に入力される電位との電位差が拡大された後、第2電位差拡大回路により、第2導電型の第1容量手段の他方電極の電位と、第2導電型の第2容量手段の他方電極の電位との電位差が拡大される。このように構成すれば、第1電位差拡大回路により、第1導電型の第1容量手段の他方電極に入力される電位と、第1導電型の第2容量手段の他方電極に入力される電位との電位差を拡大させた後、第2電位差拡大回路により、上記の第1導電型の第1容量手段の他方電極の電位と同じ電位の第2導電型の第1容量手段の他方電極の電位と、第1導電型の第2容量手段の他方電極の電位と同じ電位の第2導電型の第2容量手段の他方電極の電位との電位差をさらに拡大させることができる。これにより、第1導電型の第1容量手段の他方電極と第2導電型の第2容量手段の他方電極とに所定の入力電位を入力するとともに、第2導電型の第1容量手段の他方電極と第2導電型の第2容量手段の他方電極とに参照電位を入力する場合には、容易に、所定の入力電位と参照電位との電位差をより拡大することができる。
上記一の局面による半導体装置において、好ましくは、第1容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第3トランジスタを含み、第1容量手段の一方電極は、第3トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、第1容量手段の他方電極は、第3トランジスタのゲート電極を含み、第2容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第4トランジスタを含み、第2容量手段の一方電極は、第4トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、第2容量手段の他方電極は、第4トランジスタのゲート電極を含む。このように構成すれば、第3トランジスタのゲート電極に所定の入力電位を入力するとともに、第4トランジスタのゲート電極に参照電位を入力する場合には、容易に、第3トランジスタのソース領域およびドレイン領域の少なくともいずれか一方の電位と、第4トランジスタのソース領域およびドレイン領域の少なくともいずれか一方の電位とを第1電位から第2電位へ変化させることにより、第3トランジスタのゲート電極に入力される所定の入力電位と、第4トランジスタのゲート電極に入力される参照電位との電位差を拡大することができる。
上記一の局面による半導体装置において、好ましくは、第1容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第3トランジスタを含み、第1容量手段の一方電極は、第3トランジスタのゲート電極を含み、第1容量手段の他方電極は、第3トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、第2容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第4トランジスタを含み、第2容量手段の一方電極は、第4トランジスタのゲート電極を含み、第2容量手段の他方電極は、第4トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含む。このように構成すれば、第3トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に所定の入力電位を入力するとともに、第4トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に参照電位を入力する場合には、容易に、第3トランジスタのゲート電極の電位と、第4トランジスタのゲート電極の電位とを第1電位から第2電位へ変化させることにより、第3トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に入力される所定の入力電位と、第4トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に入力される参照電位との電位差を拡大することができる。
上記一の局面による半導体装置において、好ましくは、データを保持する記憶手段と、記憶手段に繋がるデータラインとをさらに備え、データラインは、第1容量手段および第2容量手段のいずれか一方の他方電極に接続されるとともに、データの読み出し時において、データラインを介して第1容量手段および第2容量手段のいずれか一方の他方電極に記憶手段の保持するデータに応じた電位が入力されるとともに、他方の他方電極に参照電位が入力される。このように構成すれば、データの読み出し時において、第1容量手段の一方電極の電位と、第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させることによって、第1容量手段の他方電極に入力される記憶手段の保持するデータに応じた電位と、第2容量手段の他方電極に入力される参照電位との電位差を拡大して、比較することができる。これにより、記憶手段の保持するデータに応じた電位が、参照電位よりも高いか低いかを判定する際の精度を向上させることができる。
この場合において、好ましくは、記憶手段に繋がる駆動ラインをさらに備え、データの読み出し時において、記憶手段に駆動ラインを介して電圧パルスを印加することにより、記憶手段が第1データを保持する場合は、記憶手段からデータラインを介して第1容量手段および第2容量手段のいずれか一方の他方電極に負電位が入力され、記憶手段が第2データを保持する場合は、記憶手段からデータラインを介して第1容量手段および第2容量手段のいずれか一方の他方電極に正電位が入力される。このように構成すれば、データの読み出し時において、記憶手段が第1データを保持する場合は、第1容量手段の他方電極に負電位が入力され、記憶手段が第2データを保持する場合は、第1容量手段の他方電極に正電位が入力されるので、第1容量手段の他方電極に入力される記憶手段の保持するデータに応じた電位と、第2容量手段の他方電極に入力される参照電位とを比較して、記憶手段の保持するデータに応じた電位が参照電位よりも高いか低いかを判定する場合に、第1容量手段の他方電極に入力される記憶手段の保持するデータに応じた電位と、第2容量手段の他方電極に入力される参照電位との電位差が拡大される前の初期状態の参照電位を、正電位と負電位との間に位置する接地電位に設定することができる。これにより、データの読み出し時にデータラインに発生する電位がばらつく場合にも、容易に参照電位を設定することができる。また、参照電位を接地電位に設定することができるので、半導体装置の内部で一般的に用いられる接地電位を参照電位として用いることができる。これにより、参照電位を接地電位以外の電位に設定する場合と異なり、参照電位を生成するための回路を別途設ける必要がないので、半導体装置の回路構成を簡素化することができる。
以下、本発明の実施形態を図面に基づいて説明する。
(第1実施形態)
図1は、本発明の第1実施形態による電位比較回路の構成を示した回路図である。図2は、図1に示した第1実施形態による電位比較回路のブート信号発生回路の構成を示した回路図である。まず、図1および図2を参照して、本発明の第1実施形態による電位比較回路の構成について説明する。
この第1実施形態による電位比較回路1は、図1に示すように、4つのnチャネルトランジスタTr1〜Tr4と、センスアンプ2と、ブート信号発生回路3と、センスアンプ2を駆動するSAN回路6aおよびSAP回路6bとによって構成されている。なお、nチャネルトランジスタTr1は、本発明の「第1容量手段」および「第3トランジスタ」の一例であり、nチャネルトランジスタTr2は、本発明の「第2容量手段」および「第4トランジスタ」の一例である。また、nチャネルトランジスタTr1およびTr2は、それぞれ、一対のソース/ドレイン領域(ソース領域またはドレイン領域)が接続されることによってキャパシタ(容量)として機能する。また、nチャネルトランジスタTr1およびTr2は、同一のしきい値電圧Vt(約0.7V)を有している。また、nチャネルトランジスタTr1およびTr2の各々の一対のソース/ドレイン領域には、それぞれ、ブート信号発生回路3が接続されている。また、nチャネルトランジスタTr1のゲートは、nチャネルトランジスタTr3のソース/ドレイン領域の一方と、センスアンプ2とに接続されている。また、nチャネルトランジスタTr3のソース/ドレイン領域の他方には、所定の入力電位Vinが入力されるとともに、ゲートには、クロック信号Φが入力される。また、nチャネルトランジスタTr2のゲートは、nチャネルトランジスタTr4のソース/ドレイン領域の一方と、センスアンプ2とに接続されている。また、nチャネルトランジスタTr4のソース/ドレイン領域の他方には、参照電位Vrefが入力されるとともに、ゲートには、上記nチャネルトランジスタTr3のゲートと同様、クロック信号Φが入力される。
また、センスアンプ2は、入力電位Vinと参照電位Vrefとの電位差が拡大された後の電位差を増幅するとともに、電位差の増幅された入力電位(Vinα)と参照電位(Vrefα)とを比較して、入力電位Vinが参照電位Vrefよりも高いか低いかを判定する機能を有する。このセンスアンプ2は、2つのnチャネルトランジスタTr5およびTr6と、2つのpチャネルトランジスタTr7およびTr8とを含んでいる。また、センスアンプ2のnチャネルトランジスタTr5およびpチャネルトランジスタTr7からなるCMOSインバータと、nチャネルトランジスタTr6およびpチャネルトランジスタTr8からなるCMOSインバータとの入出力が互いにクロスカップル接続されている。また、pチャネルトランジスタTr7のソース/ドレイン領域の一方と、pチャネルトランジスタTr8のソース/ドレイン領域の一方との間のノードND1には、センスアンプ活性化信号SAPが入力される。また、nチャネルトランジスタTr5のソース/ドレイン領域の一方と、nチャネルトランジスタTr6のソース/ドレイン領域の一方との間のノードND2には、センスアンプ活性化信号SANが入力される。
また、pチャネルトランジスタTr7のソース/ドレイン領域の他方と、pチャネルトランジスタTr8のゲートと、nチャネルトランジスタTr5のソース/ドレイン領域の他方と、nチャネルトランジスタTr6のゲートとには、nチャネルトランジスタTr1のゲートに入力されるノードND3の電位が入力されるように構成されている。また、pチャネルトランジスタTr8のソース/ドレイン領域の他方と、pチャネルトランジスタTr7のゲートと、nチャネルトランジスタTr6のソース/ドレイン領域の他方と、nチャネルトランジスタTr5のゲートとには、nチャネルトランジスタTr2のゲートに入力されるノードND4の電位が入力されるように構成されている。また、センスアンプ2により電位差の拡大された入力電位(Vinβ)および参照電位(Vrefβ)をそれぞれ外部へ出力するための出力線4および5が設けられている。この出力線4は、上記したpチャネルトランジスタTr7のソース/ドレイン領域の他方と、pチャネルトランジスタTr8のゲートと、nチャネルトランジスタTr5のソース/ドレイン領域の他方と、nチャネルトランジスタTr6のゲートとに接続されている。また、出力線5は、上記したpチャネルトランジスタTr8のソース/ドレイン領域の他方と、pチャネルトランジスタTr7のゲートと、nチャネルトランジスタTr6のソース/ドレイン領域の他方と、nチャネルトランジスタTr5のゲートとに接続されている。
また、ブート信号発生回路3は、図2に示すように、nチャネルトランジスタTr9と、pチャネルトランジスタTr10と、高抵抗7とを含んでいる。なお、このnチャネルトランジスタTr9は、本発明の「第1トランジスタ」の一例であり、pチャネルトランジスタTr10は、本発明の「第2トランジスタ」の一例である。また、高抵抗7は、本発明の「電圧変化手段」の一例である。nチャネルトランジスタTr9は、上記したnチャネルトランジスタTr1およびTr2と同じしきい値電圧Vt(約0.7V)を有する。また、nチャネルトランジスタTr9のゲートには、nチャネルトランジスタTr2のゲートと同様、参照電位Vrefが入力される。また、nチャネルトランジスタTr9のソース/ドレイン領域の一方には、Vccの電位が入力されるとともに、他方には、高抵抗7の一方端が接続されている。また、高抵抗7の他方端には、接地電位(GND)が供給される。また、pチャネルトランジスタTr10のゲートには、ブートクロック信号Bclkが入力されている。また、pチャネルトランジスタTr10のソース/ドレイン領域の一方には、Vccの電位が入力されているとともに、ソース/ドレイン領域の他方は、nチャネルトランジスタTr9と高抵抗7との間のノードND5に接続されている。このノードND5から、ブート信号が出力されるとともに、出力されたブート信号は、nチャネルトランジスタTr1およびTr2(図1参照)のそれぞれの一対のソース/ドレイン領域に入力されるように構成されている。
図3は、本発明の第1実施形態による電位比較回路の動作を説明するための電圧波形図である。次に、図1〜図3を参照して、本発明の第1実施形態による電位比較回路の動作について説明する。
まず、初期状態において、Hレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4(図1参照)のゲートに入力されていることにより、nチャネルトランジスタTr3およびTr4は、それぞれ、オン状態になっている。これにより、ノードND3およびND4の電位は、それぞれ、入力電位Vinおよび参照電位Vrefになっている。また、この初期状態において、参照電位Vrefとして、約1.5Vの電位が入力されるとともに、入力電位Vinとして、参照電位Vref(約1.5V)よりも約0.01V高い約1.51Vの電位が入力されているものとする。この場合、入力電位Vinと参照電位Vrefとの電位差VAは、約0.01Vになる。また、ブート信号発生回路3(図2参照)のnチャネルトランジスタTr9のゲートには、参照電位Vref(約1.5V)が入力される。これにより、nチャネルトランジスタTr9は、オン状態になっている。また、ノードND5の電位は、参照電位Vref(約1.5V)からnチャネルトランジスタTr9のしきい値電圧Vt(約0.7V)分低下されるとともに、高抵抗7により、さらに所定の電圧Vα(約0.3V)分低下された電位になる。すなわち、nチャネルトランジスタTr9と高抵抗7との間のノードND5の電位は、Vref−Vt−Vα(約0.5V)になっている。また、初期状態では、Hレベルのブートクロック信号BclkがpチャネルトランジスタTr10のゲートに入力されている。これにより、pチャネルトランジスタTr10は、オフ状態になっている。このため、初期状態では、ブート信号発生回路3からVref−Vt−Vα(約0.5V)の電位のブート信号が出力される。このブート信号は、nチャネルトランジスタTr1およびTr2(図1参照)のそれぞれの一対のソース/ドレイン領域に入力される。
また、nチャネルトランジスタTr1のゲートには、ノードND3の電位(Vin:約1.51V)が入力されるとともに、nチャネルトランジスタTr2のゲートには、ノードND4の電位(Vref:約1.5V)が入力される。すなわち、初期状態では、nチャネルトランジスタTr1のゲート電位(Vin:約1.51V)と、ソース/ドレイン領域の電位(Vref−Vt−Vα:約0.5V)との電位差(Vgs=約1.01V)は、nチャネルトランジスタTr1のしきい値電圧Vt(約0.7V)よりも大きいので、nチャネルトランジスタTr1は、オン状態になっている。また、nチャネルトランジスタTr2のゲート電位(Vref:約1.5V)と、ソース/ドレイン領域の電位(Vref−Vt−Vα:約0.5V)との電位差(Vgs=約1.0V)は、nチャネルトランジスタTr2のしきい値電圧Vt(約0.7V)よりも大きいので、nチャネルトランジスタTr2は、オン状態になっている。なお、nチャネルトランジスタTr1およびTr2がオン状態のときには、キャパシタとして機能するnチャネルトランジスタTr1およびTr2のゲート容量は、それぞれのゲートと、ソース/ドレイン領域およびチャネル領域との間に存在する容量となる。この後、Lレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4のゲートにそれぞれ入力される。これにより、nチャネルトランジスタTr3およびTr4は、オフ状態になる。このため、ノードND3は、入力電位Vin(約1.51V)を保持しながら、フローティング状態になるとともに、ノードND4は、参照電位Vref(約1.5V)を保持しながら、フローティング状態になる。
次に、ブート期間(図3参照)において、ブート信号発生回路3(図2参照)のpチャネルトランジスタTr10のゲートに入力されるブートクロック信号BclkをLレベルに低下させる。これにより、pチャネルトランジスタTr10を介して電流が流れるので、ブート信号発生回路3から出力されるブート信号の電位は、Vref−Vt−Vα(約0.5V)から徐々に上昇する。これにより、nチャネルトランジスタTr1およびTr2(図1参照)のソース/ドレイン領域の電位も、それぞれ、Vref−Vt−Vα(約0.5V)から徐々に上昇する。この際、キャパシタとして機能するnチャネルトランジスタTr1の有するゲート容量により、nチャネルトランジスタTr1のゲートに入力されるノードND3の電位が上昇する方向にブートされるとともに、キャパシタとして機能するnチャネルトランジスタTr2の有するゲート容量により、nチャネルトランジスタTr2のゲートに入力されるノードND4の電位が上昇する方向にブートされる。これにより、ノードND3の電位と、ノードND4の電位とが上昇される。
この際、ブート信号の電位の上昇の変化率(上昇の傾き)は、図3に示すように、ノードND3の電位およびノードND4の電位の上昇の変化率(上昇の傾き)に比べて大きい。これは、nチャネルトランジスタTr1およびTr2のソース/ドレイン領域に入力されるブート信号の電位を上昇させる際に、nチャネルトランジスタTr1およびTr2のゲート容量以外に存在するセンスアンプ2への入力容量や配線などの寄生容量に、nチャネルトランジスタTr1およびTr2のゲート容量から電荷が分配されることにより、ノードND3の電位の上昇の変化率と、ノードND4の電位の上昇の変化率とが、ブート信号の電位の上昇の変化率よりも小さくなるためである。そして、ブート信号の電位の上昇の変化率がノードND3およびND4の電位の上昇の変化率よりも大きいことにより、ブート信号の電位と、ノードND3およびND4の電位とが上昇するにつれて、ブート信号の電位と、ノードND3およびND4の電位との電位差が減少する。そして、所定のタイミングで、ノードND4の電位と、ブート信号の電位との電位差がnチャネルトランジスタTr2のしきい値電圧Vt(約0.7V)以下に減少することにより、nチャネルトランジスタTr2がオフ状態になる。これにより、キャパシタとして機能するnチャネルトランジスタTr2のゲートとソース/ドレイン間の容量が急激に減少する。すなわち、nチャネルトランジスタTr2がオフ状態になる場合には、nチャネルトランジスタTr2のゲート下のチャネル領域分の容量が消滅するので、キャパシタとして機能するnチャネルトランジスタTr2におけるゲートとソース/ドレイン間の容量は、ほぼゲートとソース/ドレイン領域とが重なるわずかな領域分の容量のみとなる。これにより、nチャネルトランジスタTr2のゲートとソース/ドレイン間の容量が急激に減少する。なお、nチャネルトランジスタTr2のゲート部分の容量は、nチャネルトランジスタTr2のゲートと基板(チャネル領域分)との間の容量となる。このため、ノードND4の電位の上昇の変化率(上昇の傾き)が減少する。
そして、第1実施形態では、ノードND4の電位の上昇の変化率が減少した後、所定の期間遅れて、ノードND3の電位と、ブート信号の電位との電位差がnチャネルトランジスタTr1のしきい値電圧Vt(約0.7V)以下に減少する。これにより、nチャネルトランジスタTr1がオフ状態になるので、上記したノードND4の場合と同様にして、ノードND3の電位の上昇の変化率(上昇の傾き)が減少する。そして、上昇の変化率が減少した後のノードND3の電位の上昇の変化率は、上記した上昇の変化率が減少した後のノードND4の電位の上昇の変化率と同じになる。したがって、ノードND4の電位の上昇の変化率が減少してから、ノードND3の電位の上昇の変化率が減少するまでの所定の期間、ノードND4の電位の上昇の変化率よりもノードND3の電位の上昇の変化率の方が大きくなる。これにより、この所定の期間において、ノードND3の電位と、ノードND4の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードND3の電位と、ノードND4の電位との電位差VB(約0.05V)は、初期状態におけるノードND3の電位(約1.51V)と、ノードND4の電位(約1.5V)との電位差VA(約0.01V)のほぼ数倍(約5倍)に拡大される。この電位差の拡大は、ノードND3の容量と、nチャネルトランジスタTr1のゲート容量との比によって変化する。
次に、初期状態において、入力電位Vinとして、参照電位Vref(約1.5V)よりも約0.01V低い約1.49Vの電位が入力されている場合は、入力電位Vinと参照電位Vrefとの電位差VAは、約0.01Vになる。この場合には、図3に示すように、ブート信号の電位をVref−Vt−Vα(約0.5V)からVcc(約3V)へ上昇させるのに伴って、ノードND3の電位とノードND4の電位とが、ブート信号の電位の上昇の変化率よりも小さい上昇の変化率で上昇する際に、ノードND3の電位と、ブート信号の電位との電位差が所定のタイミングでnチャネルトランジスタTr1のしきい値電圧Vt(約0.7V)以下に減少した後、所定の期間遅れて、ノードND4の電位と、ブート信号の電位との電位差がnチャネルトランジスタTr2のしきい値電圧Vt(約0.7V)以下に減少する。この場合には、nチャネルトランジスタTr1が所定のタイミングでオフ状態になった後、所定の期間遅れて、nチャネルトランジスタTr2がオフ状態になるので、ノードND3の電位の上昇の変化率が所定のタイミングで減少した後、所定の期間遅れて、ノードND4の電位の上昇の変化率が減少する。なお、nチャネルトランジスタTr1およびTr2がオフ状態になることにより、ノードND3およびND4の電位の上昇の変化率が減少する際の動作は、上記の入力電位Vinとして、参照電位Vrefよりも若干高い電位が入力される場合の動作と同様である。そして、ノードND3の電位の上昇の変化率が減少してから、ノードND4の電位の上昇の変化率が減少するまでの所定の期間、ノードND3の電位の上昇の変化率よりもノードND4の電位の上昇の変化率の方が大きくなる。これにより、この所定の期間において、ノードND4の電位と、ノードND3の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードND4の電位と、ノードND3の電位との電位差VB(約0.05V)は、初期状態におけるノードND4の電位と、ノードND3の電位との電位差VA(約0.01V)のほぼ数倍(約5倍)に拡大される。
なお、上記のnチャネルトランジスタTr1およびTr2がオフすることにより、ノードND3およびND4の電位の上昇の変化率(上昇の傾き)がどの程度減少するかは、nチャネルトランジスタTr1およびTr2においてゲートとソース/ドレイン領域とが重なる領域の大きさによって変化する。たとえば、図4に示すように、nチャネルトランジスタTr1(Tr2)のゲート幅(GW)がゲート長(GL)よりも大きい場合には、図5に示すように、nチャネルトランジスタTr1(Tr2)のゲート幅(GW)がゲート長(GL)よりも小さい場合に比べて、ゲートとソース/ドレイン領域とが重なる領域Aが大きくなる。これにより、nチャネルトランジスタTr1(Tr2)のゲート幅(GW)がゲート長(GL)よりも大きい場合には、nチャネルトランジスタTr1(Tr2)のゲート幅(GW)がゲート長(GL)よりも小さい場合に比べて、ゲートとソース/ドレイン領域とが重なる領域Aによる容量が大きくなる。このため、図6に示すように、nチャネルトランジスタTr1(Tr2)のゲート幅(GW)がゲート長(GL)よりも大きい場合には、ゲート幅(GW)がゲート長(GL)よりも小さい場合に比べて、ノードND3(ND4)の電位の上昇の変化率(上昇の傾き)がより大きく減少する。これにより、nチャネルトランジスタTr1(Tr2)のゲート幅(GW)がゲート長(GL)よりも小さい場合には、図6に示すように、ゲート幅(GW)がゲート長(GL)よりも大きい場合に比べて、電位差が拡大された後のノードND3とノードND4との電位差が大きくなる。すなわち、nチャネルトランジスタTr1およびTr2においてゲート幅(GW)をゲート長(GL)よりも小さく形成すれば、ノードND3に入力される入力電位Vinと、ノードND4に入力される参照電位Vrefとの電位差をより拡大することが可能である。ただし、あまりにもゲート長(GL)を大きくすると、ソース−ドレイン間の抵抗成分が大きくなるので、nチャネルトランジスタTr1およびTr2の容量としての応答性が悪くなる。
そして、ノードND3の電位(Vin)と、ノードND4の電位(Vref)との電位差が拡大された後、ノードND3の電位(Vinα)と、ノードND4の電位(Vrefα)とがセンスアンプ2(図1参照)により比較されることによって、ノードND3の電位(Vinα)と、ノードND4の電位(Vrefα)との電位差がさらに拡大(増幅)されるとともに、ノードND3の電位(Vin)がノードND4の電位(Vref)よりも高いか低いかが判定される。この際、ノードND3の電位(Vinα)が、ノードND4の電位(Vrefα)よりも高い場合には、センスアンプ2のnチャネルトランジスタTr6およびpチャネルトランジスタTr7がオン状態になるとともに、nチャネルトランジスタTr5およびpチャネルトランジスタTr8がオフ状態になる。これにより、Vcc(約3V)の電位のセンスアンプ活性化信号SAPがpチャネルトランジスタTr7を介して出力線4に供給されるとともに、接地電位(GND:0V)のセンスアンプ活性化信号SANがnチャネルトランジスタTr6を介して出力線5に供給される。一方、ノードND3の電位(Vinα)が、ノードND4の電位(Vrefα)よりも低い場合には、センスアンプ2のnチャネルトランジスタTr5およびpチャネルトランジスタTr8がオン状態になるとともに、nチャネルトランジスタTr6およびpチャネルトランジスタTr7がオフ状態になる。これにより、Vcc(約3V)の電位のセンスアンプ活性化信号SAPがpチャネルトランジスタTr8を介して出力線5に供給されるとともに、接地電位(GND:0V)のセンスアンプ活性化信号SANがnチャネルトランジスタTr5を介して出力線4に供給される。すなわち、入力電位Vinが参照電位Vrefよりも高い場合には、出力線4からVcc(約3V)の電位が出力されるとともに、出力線5から接地電位(GND:0V)が出力される。一方、入力電位Vinが参照電位Vrefよりも低い場合には、出力線4から接地電位(GND:0V)が出力されるとともに、出力線5からVcc(約3V)の電位が出力される。上記のようにして、入力電位Vin(ノードND3の電位)が参照電位Vref(ノードND4の電位)よりも高いか低いかが判定される。
第1実施形態では、上記のように、キャパシタとして機能するnチャネルトランジスタTr1の一対のソース/ドレイン領域の電位と、キャパシタとして機能するnチャネルトランジスタTr2の一対のソース/ドレイン領域の電位とをVref−Vt−VαからVccへ上昇させることにより、nチャネルトランジスタTr1のゲートに入力される入力電位Vinと、nチャネルトランジスタTr2のゲートに入力される参照電位Vrefとの電位差を拡大する。その後、入力電位Vinαと参照電位Vrefαとをセンスアンプ2により比較して、入力電位Vinが参照電位Vrefよりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ2により入力電位Vinと参照電位Vrefとを比較する場合に比べて、本願発明では入力電位Vinが参照電位Vrefよりも高いか低いかをより確実に判定することができる。これにより、入力電位Vinが参照電位Vrefよりも高いか低いかを判定する際の精度を向上させることができる。また、nチャネルトランジスタTr1のゲートに入力される入力電位Vinと、nチャネルトランジスタTr2のゲートに入力される参照電位Vrefとの電位差がセンスアンプ2の感度よりも小さい場合にも、センスアンプ2には、電位差が拡大された後の入力電位Vinαと参照電位Vrefαとが入力されるので、容易に、センスアンプ2により、入力電位Vinが参照電位Vrefよりも高いか低いかを判定することができる。
(第2実施形態)
図7は、本発明の第2実施形態による電位比較回路の構成を示した回路図である。次に、図7を参照して、第2実施形態による電位比較回路の構成について説明する。
この第2実施形態による電位比較回路11では、上記第1実施形態による電位比較回路1と異なり、ブート信号の入力されるキャパシタとして機能する2つのトランジスタがpチャネルトランジスタによって構成されている。具体的には、第2実施形態による電位比較回路11は、図7に示すように、2つのpチャネルトランジスタTr11およびTr12と、2つのnチャネルトランジスタTr3およびTr4と、センスアンプ2と、ブート信号発生回路13と、SAN回路6aと、SAP回路6bとによって構成されている。なお、pチャネルトランジスタTr11は、本発明の「第1容量手段」および「第3トランジスタ」の一例であり、pチャネルトランジスタTr12は、本発明の「第2容量手段」および「第4トランジスタ」の一例である。また、pチャネルトランジスタTr11およびTr12は、それぞれ、一対のソース/ドレイン領域が接続されることによってキャパシタ(容量)として機能する。また、pチャネルトランジスタTr11およびTr12は、同一のしきい値電圧Vtを有している。また、pチャネルトランジスタTr11およびTr12の各々の一対のソース/ドレイン領域には、それぞれ、ブート信号発生回路13が接続されている。また、pチャネルトランジスタTr11のゲートは、nチャネルトランジスタTr3のソース/ドレイン領域の一方と、センスアンプ2とに接続されている。また、pチャネルトランジスタTr12のゲートは、nチャネルトランジスタTr4のソース/ドレイン領域の一方と、センスアンプ2とに接続されている。また、ブート信号発生回路13は、図8に示すように、上記第1実施形態によるブート信号発生回路3(図2参照)において供給されるVccの電位と、接地電位(GND)とを入れ換えた構成を有している。また、図2に示した第1実施形態によるnチャネルトランジスタTr9は、pチャネルトランジスタTr9aに変更されるとともに、図2に示した第1実施形態によるpチャネルトランジスタTr10は、nチャネルトランジスタTr10aに変更されている。なお、このpチャネルトランジスタTr9aは、本発明の「第1トランジスタ」の一例であり、nチャネルトランジスタTr10aは、本発明の「第2トランジスタ」の一例である。第2実施形態による電位比較回路11の上記以外の構成は、上記第1実施形態による電位比較回路1の構成と同様である。
図9は、本発明の第2実施形態による電位比較回路の動作を説明するための電圧波形図である。次に、図7〜図9を参照して、第2実施形態による電位比較回路の動作について説明する。
この第2実施形態による電位比較回路11では、上記第1実施形態と異なり、ブート信号の電位を低下させるのに伴って、入力電位Vinと参照電位Vrefとを低下させるとともに、入力電位Vinと参照電位Vrefとの電位差を拡大させる。具体的には、初期状態において、Hレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4(図7参照)のゲートに入力されていることにより、nチャネルトランジスタTr3およびTr4は、それぞれ、オン状態になっている。これにより、ノードND3およびND4の電位は、それぞれ、入力電位Vinおよび参照電位Vrefになっている。また、この初期状態において、入力電位Vinとして、参照電位Vrefよりも若干高い電位が入力されているものとする。このときの入力電位Vinと参照電位Vrefとの電位差をVAとする。また、ブート信号発生回路13(図8参照)のpチャネルトランジスタTr9aのゲートには、参照電位Vrefが入力される。これにより、pチャネルトランジスタTr9aは、オン状態になっている。また、pチャネルトランジスタTr9aと高抵抗7との間のノードND5の電位は、参照電位VrefからpチャネルトランジスタTr9aのしきい値電圧|Vt|分上昇されるとともに、高抵抗7により、さらに所定の電圧Vα分上昇された電位になる。すなわち、ノードND5の電位は、Vref−Vt+Vα(Vt<0)になっている。また、初期状態では、Lレベルのブートクロック信号BclkがnチャネルトランジスタTr10aのゲートに入力されている。これにより、nチャネルトランジスタTr10aは、オフ状態になっている。このため、初期状態では、ブート信号発生回路13からVref−Vt+Vαの電位のブート信号が出力される。このブート信号は、pチャネルトランジスタTr11およびTr12(図7参照)のそれぞれの一対のソース/ドレイン領域に入力される。
また、pチャネルトランジスタTr11のゲートには、ノードND3の電位(Vin)が入力されるとともに、pチャネルトランジスタTr12のゲートには、ノードND4の電位(Vref)が入力される。そして、初期状態では、pチャネルトランジスタTr11のゲート電位(Vin)と、ソース/ドレイン領域の電位(Vref−Vt+Vα)との電位差(|Vgs|)は、pチャネルトランジスタTr11のしきい値電圧|Vt|よりも大きくなる。これにより、pチャネルトランジスタTr11は、オン状態になっている。また、pチャネルトランジスタTr12のゲート電位(Vref)と、ソース/ドレイン領域の電位(Vref−Vt+Vα)との電位差(Vgs)は、pチャネルトランジスタTr12のしきい値電圧|Vt|よりも大きくなる。これにより、pチャネルトランジスタTr12は、オン状態になっている。そして、Lレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4のゲートにそれぞれ入力される。これにより、nチャネルトランジスタTr3およびTr4は、オフ状態になる。このため、ノードND3は、入力電位Vinを保持しながら、フローティング状態になるとともに、ノードND4は、参照電位Vrefを保持しながら、フローティング状態になる。
次に、ブート期間において、ブート信号発生回路13(図8参照)のnチャネルトランジスタTr10aのゲートに入力されるブートクロック信号BclkをHレベルにする。これに伴って、nチャネルトランジスタTr10aを介して電流が流れるので、ブート信号発生回路13から出力されるブート信号の電位は、Vref−Vt+Vαから徐々に低下する。これにより、pチャネルトランジスタTr11およびTr12(図7参照)のソース/ドレイン領域の電位も、それぞれ、Vref−Vt+Vαから徐々に低下する。この際、キャパシタとして機能するpチャネルトランジスタTr11の有するゲート容量により、pチャネルトランジスタTr11のゲートに入力されるノードND3の電位が低下する方向にブートされるとともに、キャパシタとして機能するpチャネルトランジスタTr12の有するゲート容量により、pチャネルトランジスタTr12のゲートに入力されるノードND4の電位が低下する方向にブートされる。これにより、ノードND3の電位とノードND4の電位とが低下される。
なお、この際、ブート信号の電位の低下の変化率(低下の傾き)は、図9に示すように、ノードND3の電位およびノードND4の電位の低下の変化率(低下の傾き)に比べて大きい。これは、上記第1実施形態と同様、pチャネルトランジスタTr11およびTr12のゲート容量により、ノードND3の電位およびND4の電位がブートされる際、pチャネルトランジスタTr11およびTr12のゲート容量から電荷がセンスアンプ2の入力容量や配線容量などに分配されることによる。そして、ブート信号の電位の低下の変化率がノードND3およびND4の電位の低下の変化率よりも大きいことにより、ブート信号の電位と、ノードND3およびND4の電位とが低下するのに伴って、ブート信号の電位と、ノードND3およびND4の電位との電位差が減少する。そして、所定のタイミングで、ノードND3の電位と、ブート信号の電位との電位差がpチャネルトランジスタTr11のしきい値電圧|Vt|以下に減少することにより、pチャネルトランジスタTr11がオフ状態になる。これにより、キャパシタとして機能するpチャネルトランジスタTr11のゲートとソース/ドレイン間の容量が急激に減少する。このため、ノードND3の電位の低下の変化率(低下の傾き)が減少する。
そして、第2実施形態では、ノードND3の電位の低下の変化率が減少した後、所定の期間遅れて、ノードND4の電位と、ブート信号の電位との電位差がpチャネルトランジスタTr12のしきい値電圧|Vt|以下に減少する。これにより、pチャネルトランジスタTr12がオフ状態になるので、上記したノードND3の場合と同様にして、ノードND4の電位の低下の変化率(低下の傾き)が減少する。そして、低下の変化率が減少した後のノードND4の電位の低下の変化率は、上記した低下の変化率が減少した後のノードND3の電位の低下の変化率と同じになる。したがって、ノードND3の電位の低下の変化率が減少してから、ノードND4の電位の低下の変化率が減少するまでの所定の期間、ノードND3の電位の低下の変化率よりもノードND4の電位の低下の変化率の方が大きくなる。これにより、この所定の期間において、ノードND3の電位と、ノードND4の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードND3の電位と、ノードND4の電位との電位差VBは、初期状態におけるノードND3の電位と、ノードND4の電位との電位差VAのほぼ数倍に拡大される。
また、初期状態において、入力電位Vinとして、参照電位Vrefよりも若干低い電位が入力される場合は、ブート信号の電位をVref−Vt+Vα(Vt<0)から低下させるのに伴って、ノードND3の電位とノードND4の電位とが、ブート信号の電位の低下の変化率よりも小さい低下の変化率で低下する際に、ノードND4の電位と、ブート信号の電位との電位差が所定のタイミングでpチャネルトランジスタTr12のしきい値電圧|Vt|以下に減少した後、所定の期間遅れて、ノードND3の電位と、ブート信号の電位との電位差がpチャネルトランジスタTr11のしきい値電圧|Vt|以下に減少する。この場合には、pチャネルトランジスタTr12が所定のタイミングでオフ状態になった後、所定の期間遅れて、pチャネルトランジスタTr11がオフ状態になるので、ノードND4の電位の低下の変化率が所定のタイミングで減少した後、所定の期間遅れて、ノードND3の電位の低下の変化率が減少する。なお、pチャネルトランジスタTr11およびTr12がオフ状態になることにより、ノードND3およびND4の電位の低下の変化率が減少する際の動作は、上記の入力電位Vinとして、参照電位Vrefよりも若干高い電位が入力される場合の動作と同様である。そして、ノードND4の電位の低下の変化率が減少してから、ノードND3の電位の低下の変化率が減少するまでの所定の期間、ノードND4の電位の低下の変化率よりもノードND3の電位の低下の変化率の方が大きくなる。これにより、この所定の期間において、ノードND4の電位と、ノードND3の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードND4の電位と、ノードND3の電位との電位差VBは、初期状態におけるノードND4の電位(Vref)と、ノードND3の電位(Vin)との電位差VAのほぼ数倍に拡大される。
そして、ノードND3の電位と、ノードND4の電位との電位差が拡大された後、ノードND3の電位と、ノードND4の電位とがセンスアンプ2(図7参照)により比較されることによって、ノードND3の電位と、ノードND4の電位との電位差がさらに拡大(増幅)されるとともに、ノードND3の電位がノードND4の電位よりも高いか低いかが判定される。この際のセンスアンプ2による動作は、図1に示した上記第1実施形態による電位比較回路1のセンスアンプ2の動作と同様である。
第2実施形態では、上記のように、キャパシタとして機能するpチャネルトランジスタTr11の一対のソース/ドレイン領域の電位と、キャパシタとして機能するpチャネルトランジスタTr12の一対のソース/ドレイン領域の電位とをVref−Vt+Vα(Vt<0)から低下させることにより、pチャネルトランジスタTr11のゲートに入力される入力電位Vinと、pチャネルトランジスタTr12のゲートに入力される参照電位Vrefとの電位差を拡大させる。その後、入力電位(Vinα)と参照電位(Vrefα)とをセンスアンプ2により比較して、入力電位(Vin)が参照電位(Vref)よりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ2により入力電位Vinと参照電位Vrefとを比較する場合に比べて、本願発明では入力電位Vinが参照電位Vrefよりも高いか低いかをより確実に判定することができる。これにより、入力電位Vinが参照電位Vrefよりも高いか低いかを判定する際の精度を向上させることができる。また、pチャネルトランジスタTr11のゲートに入力される入力電位Vinと、pチャネルトランジスタTr12のゲートに入力される参照電位Vrefとの電位差がセンスアンプ2の感度よりも小さい場合にも、センスアンプ2には、電位差が拡大された後の入力電位(Vinα)と参照電位(Vrefα)とが入力されるので、容易に、センスアンプ2により、入力電位Vinが参照電位Vrefよりも高いか低いかを判定することができる。なお、この第2実施形態の説明において、pチャネルトランジスタTr11およびTr12のゲートとソース/ドレイン領域との電位差|Vgs|に絶対値を付して説明したが、その電位差Vgsが正の値で、かつ、|Vt|以上の場合も、pチャネルトランジスタTr11およびTr12は、オフ状態になる。
(第3実施形態)
図10は、本発明の第3実施形態による電位比較回路の構成を示した回路図である。次に、図10を参照して、第3実施形態による電位比較回路の構成について説明する。
この第3実施形態による電位比較回路21は、上記第1実施形態による電位比較回路1と異なり、入力電位Vinと参照電位Vrefとを上昇させながら入力電位Vinと参照電位Vrefとの電位差を拡大させた後、電位差の拡大された入力電位(Vinα)と参照電位(Vrefα)とを低下させながら入力電位(Vinα)と参照電位(Vrefα)との電位差をさらに拡大させるように構成されている。具体的には、第3実施形態による電位比較回路21は、図10に示すように、nチャネルトランジスタTr1〜Tr4と、pチャネルトランジスタTr11およびTr12と、センスアンプ2と、ブート信号発生回路3と、ブート信号発生回路部13aと、SAN回路6aと、SAP回路6bとによって構成されている。また、nチャネルトランジスタTr1およびpチャネルトランジスタTr11のゲートは、それぞれ、nチャネルトランジスタTr3のソース/ドレイン領域の一方と、センスアンプ2とに接続されている。すなわち、nチャネルトランジスタTr1およびpチャネルトランジスタTr11のゲートは、それぞれ、nチャネルトランジスタTr3を介して入力電位Vinが入力されるノードND3に接続されている。また、nチャネルトランジスタTr2およびpチャネルトランジスタTr12のゲートは、それぞれ、nチャネルトランジスタTr4のソース/ドレイン領域の一方と、センスアンプ2とに接続されている。すなわち、nチャネルトランジスタTr2およびpチャネルトランジスタTr12のゲートは、それぞれ、nチャネルトランジスタTr4を介して参照電位Vrefが入力されるノードND4に接続されている。
また、ブート信号発生回路部13aは、ブート信号発生回路13と、nチャネルトランジスタTr13およびTr14と、pチャネルトランジスタTr15と、インバータ回路8とによって構成されている。なお、第3実施形態によるブート信号発生回路13の回路構成は、図8に示した第2実施形態によるブート信号発生回路13の回路構成と同様である。また、nチャネルトランジスタTr13、Tr14およびpチャネルトランジスタTr15の各々のソース/ドレイン領域の一方は、それぞれ、pチャネルトランジスタTr11およびTr12の各々の一対のソース/ドレイン領域に接続されている。また、nチャネルトランジスタTr13のソース/ドレイン領域の他方は、接地されているとともに、ゲートには、制御信号Vs1が入力されている。また、nチャネルトランジスタTr14のソース/ドレイン領域の他方と、pチャネルトランジスタTr15のソース/ドレイン領域の他方とには、共に、ブート信号発生回路13からブート信号が供給される。また、nチャネルトランジスタTr14のゲートには、制御信号Vs2が入力されるとともに、pチャネルトランジスタTr15のゲートには、制御信号Vs2がインバータ回路8により反転された反転制御信号/Vs2が入力されるように構成されている。
なお、第3実施形態では、ブート信号発生回路3と、nチャネルトランジスタTr1およびTr2とによって、入力電位Vinが入力されるノードND3の電位と、参照電位Vrefが入力されるノードND4の電位とを上昇させながらノードND3の電位と、ノードND4の電位との電位差を拡大させるように構成されている。また、ブート信号発生回路部13aと、pチャネルトランジスタTr11およびTr12とによって、電位差が拡大された後のノードND3の電位と、ノードND4の電位とを低下させながら、ノードND3の電位とノードND4の電位との電位差をさらに拡大させるように構成されている。第3実施形態による電位比較回路21の上記以外の構成は、上記第1実施形態による電位比較回路1の構成と同様である。
図11は、本発明の第3実施形態による電位比較回路の動作を説明するための電圧波形図である。次に、図10および図11を参照して、第3実施形態による電位比較回路の動作について説明する。
この第3実施形態による電位比較回路21では、図11に示すように、第1ブート期間において、入力電位Vinが入力されるノードND3および参照電位Vrefが入力されるノードND4の電位を上昇させながらノードND3とノードND4との電位差を拡大させた後、第2ブート期間において、ノードND3およびND4の電位を低下させながらノードND3とノードND4との電位差をさらに拡大させる。具体的には、まず、初期状態において、Hレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4のゲートに入力されていることにより、nチャネルトランジスタTr3およびTr4は、それぞれ、オン状態になっている。これにより、ノードND3およびND4の電位は、それぞれ、入力電位Vinおよび参照電位Vrefになっている。また、ブート信号発生回路3から電位Vref−Vt−Vαのブート信号(n)がnチャネルトランジスタTr1およびTr2のソース/ドレイン領域に入力される。これにより、初期状態において、nチャネルトランジスタTr1およびTr2は、オン状態になっている。また、ブート信号発生回路部13aのnチャネルトランジスタTr13のゲートにLレベルの制御信号Vs1が入力されることにより、nチャネルトランジスタTr13はオフ状態になっている。また、nチャネルトランジスタTr14のゲートにHレベルの制御信号Vs2が入力されるとともに、pチャネルトランジスタTr15のゲートにインバータ回路8を介してLレベルの反転制御信号/Vs2が入力される。これにより、ブート信号発生回路13から出力される電位Vref−Vt+Vα(Vt<0)のブート信号(p)がそれぞれnチャネルトランジスタTr14およびpチャネルトランジスタTr15を介してpチャネルトランジスタTr11およびTr12のソース/ドレイン領域に入力される。これにより、pチャネルトランジスタTr11およびTr12は、初期状態において、オン状態になっている。
次に、制御信号Vs2をLレベルに低下させる。これにより、nチャネルトランジスタTr14はオフするとともに、反転制御信号/Vs2がゲートに入力されるpチャネルトランジスタTr15もオフする。このため、pチャネルトランジスタTr11およびTr12のソース/ドレイン領域はフローティング状態になる。次に、Lレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4に入力されることにより、ノードND3およびND4がフローティング状態になる。そして、第1ブート期間において、ブート信号発生回路3からnチャネルトランジスタTr1およびTr2のソース/ドレイン領域に入力されるブート信号(n)の電位をVref−Vt+VαからVccに上昇させる。これに伴って、ノードND3の電位と、ノードND4の電位とが上昇されるとともに、ノードND3の電位とノードND4の電位との電位差VAが電位差VBに拡大される。この際の動作は、上記第1実施形態による動作と同様である。なお、ノードND3の電位とノードND4の電位とが上昇する際には、フローティング状態であるpチャネルトランジスタTr11およびTr12のソース/ドレイン領域の電位が、pチャネルトランジスタTr11およびTr12をオン状態に保持しながら上昇する。これにより、第1ブート期間が終了した時点では、pチャネルトランジスタTr11およびTr12のソース/ドレイン領域の電位は、pチャネルトランジスタTr11およびTr12がオン状態に保持されるようなノードND3およびND4の電位よりも高い所定の電位まで上昇される。
次に、第2ブート期間において、ブート信号発生回路部のnチャネルトランジスタTr13のゲートに入力する制御信号Vs1をHレベルに立ち上げる。これにより、pチャネルトランジスタTr11およびTr12のソース/ドレイン領域に入力されるブート信号(p)の電位は、nチャネルトランジスタTrを介して接地電位(GND)に低下される。これに伴って、第2ブート期間では、ノードND3およびND4の電位が低下するとともに、ノードND3とND4との電位差VBがさらに拡大して、図11に示す電位差Vcになる。なお、このノードND3およびND4の電位が低下することにより電位差が拡大する動作は、上記第2実施形態による動作と同様である。上記のようにして、第3実施形態では、初期状態における入力信号Vinと参照電位Vrefとの電位差VAは、電位差VAの20倍程度の電位差VCに拡大される。
第3実施形態では、上記のように、ブート信号発生回路3からのブート信号(n)により、nチャネルトランジスタTr1およびTr2のソース/ドレイン領域の電位を上昇させるのに伴って、nチャネルトランジスタTr1のゲートに入力される入力電位Vinと、nチャネルトランジスタTr2のゲートに入力される参照電位Vrefとの電位差を拡大させた後、ブート信号発生回路部13aのnチャネルトランジスタTr13を介して、ブート信号発生回路部13aからpチャネルトランジスタTr11およびTr12のソース/ドレイン領域に入力されるブート信号(p)を接地電位に低下させるのに伴って、電位差の拡大された後の入力電位(Vinα)と参照電位(Vrefα)との電位差をさらに拡大させることによって、初期状態においてnチャネルトランジスタTr1のゲートに入力した入力電位Vinと、nチャネルトランジスタTr2のゲートに入力した参照電位Vrefとの電位差をより拡大させることができる。これにより、第3実施形態による電位比較回路では、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度をより向上させることができる。
第3実施形態による上記以外の効果は、上記第1実施形態による効果と同様である。
(第4実施形態)
図12は、本発明の第4実施形態によるDRAMの構成を示した回路図である。図13は、図12に示した第4実施形態によるDRAMのブート信号発生回路の構成を示した回路図である。この第4実施形態では、本発明による電位比較回路をDRAMに適用した例について説明する。まず、図12および図13を参照して、第4実施形態によるDRAMの構成について説明する。
この第4実施形態によるDRAMでは、データの読み出し時に、電位比較回路により、メモリセルのキャパシタに保持されたデータに対応するビット線の電位と、参照電位とを比較して、ビット線の電位が参照電位よりも高いか低いかを判定するように構成されている。具体的には、図12に示すように、ビット線BLおよび反転ビット線/BLからなるビット線対と、複数のワード線WLとが直交するように設けられている。なお、このビット線BLおよび反転ビット線/BLは、本発明の「データライン」の一例である。また、ワード線WLと、ビット線対BLおよび/BLとが交差する位置には、それぞれ、メモリセル9が設けられている。このメモリセル9は、1つのnチャネルトランジスタTr16と、データを保持する1つのキャパシタ10とからなる。なお、このキャパシタ10は、本発明の「記憶手段」の一例である。また、メモリセル9のnチャネルトランジスタTr16のゲートは、ワード線WLに接続されているとともに、ソース/ドレイン領域の一方は、ビット線BLまたは反転ビット線/BLに接続されている。また、nチャネルトランジスタTr16のソース/ドレイン領域の他方には、キャパシタ10が接続されている。また、全てのワード線WLは、データの読み出しおよび書き込み時に、所定のワード線WLを選択するためのワード線デコーダ14に接続されている。
また、ビット線BLに、nチャネルトランジスタTr17のソース/ドレイン領域の一方が接続されている。また、反転ビット線/BLに、nチャネルトランジスタTr18のソース/ドレイン領域の一方が接続されている。また、nチャネルトランジスタTr17のソース/ドレイン領域の他方と、nチャネルトランジスタTr18のソース/ドレイン領域の他方とには、それぞれ、信号VBLが入力される。また、nチャネルトランジスタTr17およびTr18のゲートには、それぞれ、プリチャージ信号Priが入力される。また、ビット線BLにnチャネルトランジスタTr19のソース/ドレイン領域の一方が接続されるとともに、反転ビット線/BLにnチャネルトランジスタTr19のソース/ドレイン領域の他方が接続されている。また、このnチャネルトランジスタTr19のゲートには、プリチャージ信号Priが入力される。また、ビット線対BLおよび/BLの端部には、電位比較回路31が接続されている。この電位比較回路31のnチャネルトランジスタTr3のソース/ドレイン領域の一方がビット線BLに接続されているとともに、nチャネルトランジスタTr4のソース/ドレイン領域の一方が反転ビット線/BLに接続されている。この電位比較回路31は、ブート信号発生回路33の回路構成以外は、図1に示した上記第1実施形態による電位比較回路1と同様に構成されている。
ブート信号発生回路33は、図13に示すように、15個のnチャネルトランジスタTr20〜Tr34と、5個のpチャネルトランジスタTr35〜Tr39とによって構成されている。なお、nチャネルトランジスタTr20およびTr26は、本発明の「第1トランジスタ」の一例であり、pチャネルトランジスタTr39は、本発明の「第2トランジスタ」の一例である。また、nチャネルトランジスタTr21およびTr27は、本発明の「電圧変化手段」の一例である。また、nチャネルトランジスタTr20は、nチャネルトランジスタTr1およびTr2(図12参照)と同一のしきい値電圧Vtを有している。また、nチャネルトランジスタTr20のゲートには、参照電位Vref1が入力される。また、nチャネルトランジスタTr20のソース/ドレイン領域の一方には、Vccの電位が供給されるとともに、他方には、nチャネルトランジスタTr21のソース/ドレイン領域の一方が接続されている。また、nチャネルトランジスタTr21のソース/ドレイン領域の他方には、接地電位(GND)が供給される。また、nチャネルトランジスタTr20とnチャネルトランジスタTr21との間のノードND6には、nチャネルトランジスタTr22のゲートが接続されている。nチャネルトランジスタTr22のソース/ドレイン領域の一方には、nチャネルトランジスタTr23のソース/ドレイン領域の一方が接続されている。また、nチャネルトランジスタTr22のソース/ドレイン領域の一方と、nチャネルトランジスタTr23のソース/ドレイン領域の一方とは、共に、nチャネルトランジスタTr24のソース/ドレイン領域の一方に接続されている。このnチャネルトランジスタTr24のソース/ドレイン領域の他方には、接地電位(GND)が供給される。また、nチャネルトランジスタTr22のソース/ドレイン領域の他方には、pチャネルトランジスタTr35のソース/ドレイン領域の一方が接続されている。このpチャネルトランジスタTr35のソース/ドレイン領域の一方は、ゲートと接続されている。また、pチャネルトランジスタTr35のソース/ドレイン領域の他方には、Vccの電位が供給される。
また、nチャネルトランジスタTr23のソース/ドレイン領域の他方は、pチャネルトランジスタTr36のソース/ドレイン領域の一方と接続されている。また、pチャネルトランジスタTr36のソース/ドレイン領域の他方には、Vccの電位が供給されるとともに、pチャネルトランジスタTr36のゲートは、pチャネルトランジスタTr35のゲートに接続されている。また、nチャネルトランジスタTr23のゲートは、ブート信号発生回路33の外部へブート信号を出力する出力線15と接続されている。これにより、ブート信号は、出力線15を介して外部へ出力されるとともに、nチャネルトランジスタTr23のゲートに入力されるように構成されている。また、nチャネルトランジスタTr23と、pチャネルトランジスタTr36との間のノードND7には、nチャネルトランジスタTr25のゲートが接続されている。また、nチャネルトランジスタTr25のソース/ドレイン領域の一方には、Vccの電位が供給されるとともに、他方は、出力線15に接続されている。なお、nチャネルトランジスタTr22〜Tr24、pチャネルトランジスタTr35およびTr36によって、コンパレータ16が構成されている。このコンパレータ16は、nチャネルトランジスタTr22のゲートに入力される電位と、nチャネルトランジスタTr23のゲートに入力されるブート信号の電位とを比較して、nチャネルトランジスタTr22のゲートに入力される電位がブート信号の電位よりも高い場合には、Hレベルの電位をノードND7からnチャネルトランジスタTr25のゲートに出力する一方、ブート信号の電位がnチャネルトランジスタTr22のゲートに入力される電位よりも高い場合には、Lレベルの電位をノードND7からnチャネルトランジスタTr25のゲートに出力するように構成されている。
また、nチャネルトランジスタTr26は、nチャネルトランジスタTr1およびTr2(図12参照)と同一のしきい値電圧を有している。また、nチャネルトランジスタTr26のゲートには、参照電位Vref1が入力される。また、nチャネルトランジスタTr26とnチャネルトランジスタTr27との間のノードND8には、nチャネルトランジスタTr28のゲートが接続されている。また、nチャネルトランジスタTr28のソース/ドレイン領域の一方には、pチャネルトランジスタTr37のソース/ドレイン領域の一方が接続されている。このpチャネルトランジスタTr37のゲートは、pチャネルトランジスタTr38のゲートと接続されている。また、pチャネルトランジスタTr38のゲートは、ソース/ドレイン領域の一方と接続されているとともに、このソース/ドレイン領域の一方は、nチャネルトランジスタTr29のソース/ドレイン領域の一方と接続されている。
また、nチャネルトランジスタTr29のゲートは、出力線15と接続されている。これにより、ブート信号は、出力線15を介して外部へ出力されるとともに、nチャネルトランジスタTr29のゲートに入力されるように構成されている。また、nチャネルトランジスタTr28と、pチャネルトランジスタTr37との間のノードND9には、nチャネルトランジスタTr31のゲートが接続されている。また、nチャネルトランジスタTr31のソース/ドレイン領域の一方は、出力線15に接続されているとともに、他方は、nチャネルトランジスタTr32のソース/ドレイン領域の一方に接続されている。なお、nチャネルトランジスタTr28〜Tr30と、pチャネルトランジスタTr37およびTr38によって、コンパレータ17が構成されている。このコンパレータ17は、nチャネルトランジスタTr28のゲートに入力される電位と、nチャネルトランジスタTr29のゲートに入力されるブート信号の電位とを比較して、nチャネルトランジスタTr28のゲートに入力される電位がブート信号の電位よりも高い場合には、Lレベルの電位をノードND9からnチャネルトランジスタTr31のゲートに出力する。一方、ブート信号の電位がnチャネルトランジスタTr28のゲートに入力される電位よりも高い場合には、Hレベルの電位をノードND9からnチャネルトランジスタTr31のゲートに出力するように構成されている。なお、nチャネルトランジスタTr26〜Tr30、pチャネルトランジスタTr37およびTr38の上記以外の構成は、それぞれ、上記したnチャネルトランジスタTr20〜Tr24、pチャネルトランジスタTr35およびTr36の構成と同様である。
また、nチャネルトランジスタTr32のソース/ドレイン領域の他方には、接地電位(GND)が供給される。また、nチャネルトランジスタTr32のゲートと、pチャネルトランジスタTr39のゲートとには、ブートクロック信号Bclkが入力される。また、pチャネルトランジスタTr39のソース/ドレイン領域の一方には、Vccの電位が供給されるとともに、他方は、出力線15に接続されている。また、nチャネルトランジスタTr33のゲートとソース/ドレイン領域の一方とには、Vccの電位が供給されるとともに、ソース/ドレイン領域の他方は、nチャネルトランジスタTr34のゲートとソース/ドレイン領域の一方とに接続されている。また、nチャネルトランジスタTr34のソース/ドレイン領域の他方には、接地電位(GND)が供給される。また、nチャネルトランジスタTr33とnチャネルトランジスタTr34との間のノードND10には、nチャネルトランジスタTr21、Tr24、Tr27およびTr30のゲートがそれぞれ接続されている。
図14および図15は、本発明の第4実施形態によるDRAMの動作を説明するための電圧波形図である。次に、図12〜図15を参照して、第4実施形態によるDRAMの動作について説明する。
この第4実施形態によるDRAMでは、データの読み出し時の初期状態において、Hレベルのブートクロック信号BclkがnチャネルトランジスタTr32およびpチャネルトランジスタTr39のゲートにそれぞれ入力されている。これにより、nチャネルトランジスタTr32がオン状態になっているとともに、pチャネルトランジスタTr39がオフ状態になっている。また、初期状態において、ブート信号発生回路33のnチャネルトランジスタTr20(図13参照)のゲートに参照電位Vref1(VBL≒1/2Vcc)が入力されている。これにより、nチャネルトランジスタTr20は、オン状態になっている。また、nチャネルトランジスタTr21のゲートには、nチャネルトランジスタTr33の抵抗と、nチャネルトランジスタTr34の抵抗とにより決定されるVccの電位と接地電位(GND)との中間電位がノードND10から入力される。これにより、nチャネルトランジスタTr21は、弱くオン状態になっている。このため、nチャネルトランジスタTr20とnチャネルトランジスタTr21との間のノードND6の電位は、参照電位Vref1(VBL)からnチャネルトランジスタTr20のしきい値電圧Vt分低下されるとともに、さらに、nチャネルトランジスタTr21により所定の電圧Vα1分低下された電位になる。これにより、ノードND6からnチャネルトランジスタTr22のゲートに入力される電位は、Vref1−Vt−Vα1(VBL−Vt−Vα1)になる。
そして、nチャネルトランジスタTr22のゲートに入力される電位(VBL−Vt−Vα1)と、nチャネルトランジスタTr23のゲートに入力されるブート信号の電位とがコンパレータ16により比較される。なお、この際、コンパレータ16のnチャネルトランジスタTr24のゲートに、ノードND10からVccと接地電位(GND)との中間電位が入力されることにより、nチャネルトランジスタTr24はオン状態になっている。そして、nチャネルトランジスタTr22のゲートに入力される電位(VBL−Vt−Vα1)が、nチャネルトランジスタTr23のゲートに入力されるブート信号の電位よりも高い場合は、nチャネルトランジスタTr23がオフ方向へ動作し、nチャネルトランジスタTr22が強くオン状態になることにより、オン状態のnチャネルトランジスタTr24およびTr22を介して低いレベルの電位がpチャネルトランジスタTr35およびTr36のゲートに入力される。これにより、pチャネルトランジスタTr36が強くオン状態になるとともに、nチャネルトランジスタTr23がオフ方向へ動作するので、pチャネルトランジスタTr36を介して高いレベルの電位がノードND7からnチャネルトランジスタTr25のゲートに入力される。この場合には、nチャネルトランジスタTr25は、オン状態になる。一方、nチャネルトランジスタTr23のゲートに入力されるブート信号の電位が、nチャネルトランジスタTr22のゲートに入力される電位(VBL−Vt−Vα1)よりも高い場合は、nチャネルトランジスタTr23がオン状態になるとともに、pチャネルトランジスタTr36は強いオン状態にならないので、オン状態のnチャネルトランジスタTr24およびTr23を介して低いレベルの電位がノードND7からnチャネルトランジスタTr25のゲートに入力される。この場合には、nチャネルトランジスタTr25はオフ状態になる。
また、初期状態において、nチャネルトランジスタTr26のゲートに参照電位Vref1(VBL)が入力されている。これにより、nチャネルトランジスタTr26は、オン状態になっている。また、nチャネルトランジスタTr27のゲートには、Vccと接地電位(GND)との中間電位がノードND10から入力される。これにより、nチャネルトランジスタTr27は、弱くオン状態になっている。このため、nチャネルトランジスタTr26とnチャネルトランジスタTr27との間のノードND8の電位は、参照電位Vref1(VBL)からnチャネルトランジスタTr26のしきい値電圧Vt分低下されるとともに、さらに、nチャネルトランジスタTr27により所定の電圧Vα2分低下された電位になる。これにより、ノードND8からnチャネルトランジスタTr28のゲートに入力される電位は、Vref1−Vt−Vα2(VBL−Vt−Vα2)になる。なお、nチャネルトランジスタTr27では、nチャネルトランジスタTr21よりもゲート長に対するゲート幅の比(GW/GL)を小さくすることにより、nチャネルトランジスタTr27により低下される電圧Vα2は、nチャネルトランジスタTr21により低下される電圧Vα1に比べて小さくしている。これにより、nチャネルトランジスタTr28のゲートに入力される電位Vref1−Vt−Vα2(VBL−Vt−Vα2)は、nチャネルトランジスタTr22のゲートに入力される電位Vref1−Vt−Vα1(VBL−Vt−Vα1)よりも高くなる。
そして、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)と、nチャネルトランジスタTr29のゲートに入力されるブート信号の電位とがコンパレータ17により比較される。この際のコンパレータ17の動作は、上記したコンパレータ16の動作と同様である。そして、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)が、nチャネルトランジスタTr29のゲートに入力されるブート信号の電位よりも高い場合は、低いレベルの電位がノードND9からnチャネルトランジスタTr31のゲートに入力される。この場合には、nチャネルトランジスタTr31は、オフ状態になる。一方、nチャネルトランジスタTr29のゲートに入力されるブート信号の電位が、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)よりも高い場合は、高いレベルの電位がノードND9からnチャネルトランジスタTr31のゲートに入力される。この場合には、nチャネルトランジスタTr31はオン状態になる。
したがって、初期状態において、ブート信号の電位が、nチャネルトランジスタTr22のゲートに入力される電位(1/2Vcc−Vt−Vα1)、および、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)よりも大きい場合は、nチャネルトランジスタTr25がオフ状態になるとともに、nチャネルトランジスタTr31がオン状態になる。この場合には、オン状態のnチャネルトランジスタTr32およびTr31を介して出力線15に接地電位(GND)が供給され始めるので、ブート信号の電位(出力線15の電位)は低下される。また、ブート信号の電位が、nチャネルトランジスタTr22のゲートに入力される電位(1/2Vcc−Vt−Vα1)よりも大きく、かつ、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)よりも小さい場合は、nチャネルトランジスタTr25およびTr31が共にオフ状態になる。この場合には、出力線15は、そのときのブート信号の電位を保持しながらフローティング状態になる。また、ブート信号の電位が、nチャネルトランジスタTr22のゲートに入力される電位(1/2Vcc−Vt−Vα1)、および、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)よりも小さい場合は、nチャネルトランジスタTr25がオン状態になるとともに、nチャネルトランジスタTr31がオフ状態になる。この場合には、オン状態のnチャネルトランジスタTr25を介して出力線15にVccの電位が供給され始めるので、ブート信号の電位(出力線15の電位)は上昇される。上記のようにして、初期状態では、ブート信号の電位が、nチャネルトランジスタTr22のゲートに入力される電位(1/2Vcc−Vt−Vα1)と、nチャネルトランジスタTr28のゲートに入力される電位(1/2Vcc−Vt−Vα2)との間の電位になるように制御される。
また、初期状態において、図12に示すように、Hレベルのプリチャージ信号PriがnチャネルトランジスタTr17およびTr18のゲートに入力されている。これにより、nチャネルトランジスタTr17およびTr18がオン状態になるので、nチャネルトランジスタTr17およびTr18を介して1/2Vccの電位の信号VBLがビット線BLおよび反転ビット線/BLにそれぞれ供給される。このため、ビット線BLおよび反転ビット線/BLは、1/2Vccの電位にプリチャージされている。その後、プリチャージ信号PriがLレベルになることによりnチャネルトランジスタTr17およびTr18がオフすることによって、ビット線BLおよび反転ビット線/BLは1/2Vccの電位でフローティング状態となる。そして、データを読み出す所定のメモリセル9に繋がるワード線WLがワード線デコーダ14により選択される。たとえば、図12中のメモリセル9aに繋がるワード線WLnがワード線デコーダ14により選択されるとする。この場合、選択されたワード線WLnの電位が立ち上がる。これにより、ワード線WLnに繋がるnチャネルトランジスタTr16がオン状態になるので、メモリセル9aのキャパシタ10に保持されていたデータに対応する電位がnチャネルトランジスタTr16を介してビット線BLに現れる。メモリセル9aのキャパシタ10にデータ「H」が保持されていた場合、データ「H」に相当する電位αの分、ビット線BLの電位が上昇される。これにより、ビット線BLは、1/2Vcc+αの電位となる。なお、この電位αは、リークなどにより約40mV以下の小さい電位となる場合もある。このとき、反転ビット線/BLは、1/2Vccの電位に保持されている。
また、この際、Hレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4のゲートにそれぞれ入力されているので、nチャネルトランジスタTr3およびTr4は、共に、オン状態になっている。このため、ビット線BLの電位(1/2Vcc+α)が入力電位Vinとして、nチャネルトランジスタTr3を介して電位比較回路31のセンスアンプ2側に入力される。また、反転ビット線/BLの電位(1/2Vcc)が参照電位Vref1として、nチャネルトランジスタTr4を介して電位比較回路31のセンスアンプ2側に入力される。その後、クロック信号ΦがLレベルになり、ビット線BLとノードND3とが分離されるとともに、反転ビット線/BLとノードND4とが分離される。
次に、ブート期間において、ブートクロック信号BclkをLレベルに低下させる。これに伴って、pチャネルトランジスタTr39がオン状態に変化するので、pチャネルトランジスタTr39を介して電流が流れる。これにより、ブート信号発生回路33から出力線15を介して出力されるブート信号の電位は、初期状態の電位(1/2Vcc−Vt−Vα1)と、電位(1/2Vcc−Vt−Vα2)との間の電位から徐々に上昇する。このため、ブート信号が入力されるキャパシタとして機能するnチャネルトランジスタTr1およびTr2(図12参照)のソース/ドレイン領域の電位も、それぞれ、初期状態の電位(1/2Vcc−Vt−Vα1)と、電位(1/2Vcc−Vt−Vα2)との間の電位から徐々に上昇する。この後、電位比較回路31により、ビット線BLの電位(Vin:1/2Vcc+α)と、反転ビット線/BLの電位(Vref1:1/2Vcc)との電位差が拡大される。そして、センスアンプ2により、電位差が拡大された後のビット線BLの電位(Vinα)と、反転ビット線/BLの電位(Vref1α)とが比較されることにより、ビット線BLの電位(Vinα)と反転ビット線/BLの電位(Vref1α)との電位差がさらに拡大(増幅)されるとともに、ビット線BLの電位(Vin)が反転ビット線/BLの電位(Vref1)よりも高いか低いかが判定される。この際の電位比較回路31の動作は、図1に示した上記第1実施形態による電位比較回路1の動作と同様である。そして、ビット線BLの電位(Vin)が反転ビット線/BLの電位(Vref1)よりも高い場合は、図14に示すように、ビット線BLの電位(Vin)がVccの電位に上昇されるとともに、反転ビット線/BLの電位(Vref1)が接地電位(GND)に低下される。一方、ビット線BLの電位(Vin)が反転ビット線/BLの電位(Vref1)よりも低い場合は、図15に示すように、ビット線BLの電位(Vin)が接地電位(GND)に低下されるとともに、反転ビット線/BLの電位(Vref1)がVccの電位に上昇される。
そして、第4実施形態によるDRAMでは、上記のデータの読み出し動作の後、クロック信号Φの電位がHレベルになり、データが読み出されたメモリセル9a(図12参照)にデータの再書き込みが行われる。すなわち、センス後、nチャネルトランジスタTr3およびTr4のゲートに入力されるクロック信号ΦがHレベルに上昇することにより、nチャネルトランジスタTr3およびTr4がオン状態になる。これにより、ビット線BLに読み出されたメモリセル9aのデータに対応する電位(Vin)が反転ビット線/BLの電位(Vref1)よりも高かった場合(データ「H」の場合)は、nチャネルトランジスタTr3を介してセンスアンプ2によりVccに上昇された電位がビット線BLに伝達されるとともに、nチャネルトランジスタTr4を介してセンスアンプ2により接地電位(GND)に低下された電位が反転ビット線/BLに伝達される。これにより、選択されたワード線WLnに繋がるオン状態のnチャネルトランジスタTr16を介して、ビット線の電位(Vcc)がメモリセル9aのキャパシタ10に伝達されることにより、データ「H」の再書き込みが行われる。一方、ビット線BLに読み出されたメモリセル9aのデータに対応する電位(Vin)が反転ビット線/BLの電位(Vref1)よりも低かった場合(データ「L」の場合)は、nチャネルトランジスタTr3を介してセンスアンプ2により接地電位(GND)に低下された電位がビット線BLに伝達されるとともに、nチャネルトランジスタTr4を介してセンスアンプ2によりVccに上昇された電位が反転ビット線/BLに伝達される。これにより、選択されたワード線WLnに繋がるオン状態のnチャネルトランジスタTr16を介して、ビット線BLの電位(接地電位(GND))がメモリセル9aのキャパシタ10に伝達されることにより、データ「L」の再書き込みが行われる。
第4実施形態では、上記のように、DRAMにおけるデータの読み出し時において、ビット線BLを介してnチャネルトランジスタTr1のゲートにメモリセル9のキャパシタ10に保持されたデータに応じた入力電位Vinを入力するとともに、反転ビット線/BLを介してnチャネルトランジスタTr2のゲートに参照電位Vref1を入力する。そして、キャパシタとして機能するnチャネルトランジスタTr1の一対のソース/ドレイン領域の電位と、キャパシタとして機能するnチャネルトランジスタTr2の一対のソース/ドレイン領域の電位とを電位Vref1−Vt−Vα1と電位Vref1−Vt−Vα2との間の所定の電位からVccへ上昇させることにより、nチャネルトランジスタTr1のゲートに入力されるメモリセル9のキャパシタ10の保持するデータに応じた入力電位Vinと、nチャネルトランジスタTr2のゲートに入力される参照電位Vref1との電位差を拡大させる。その後、メモリセル9のキャパシタ10の保持するデータに応じた入力電位Vinから上昇した電位Vinαと、参照電位Vref1から上昇した電位Vref1αとをセンスアンプ2により比較することにより、入力電位Vinが参照電位Vrefよりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ2により入力電位Vinと参照電位Vrefとを比較する場合に比べて、センスアンプ2により入力電位Vinが参照電位Vrefよりも高いか低いかをより確実に判定することができる。これにより、メモリセル9のキャパシタ10の保持するデータに応じた入力電位Vinが参照電位Vrefよりも高いか低いかを判定する際の精度を向上させることができる。また、nチャネルトランジスタTr1のゲートに入力されるメモリセル9のキャパシタ10の保持するデータに応じた入力電位Vinと、nチャネルトランジスタTr2のゲートに入力される参照電位Vrefとの電位差がセンスアンプ2の感度よりも小さい場合にも、センスアンプ2には、電位差の拡大された後の入力電位Vinαと参照電位Vrefαとが入力されるので、容易に、センスアンプ2により、メモリセル9のキャパシタ10の保持するデータに応じた入力電位Vinが参照電位Vrefよりも高いか低いかを判定することができる。
第4実施形態による上記以外の効果は、上記第1実施形態による効果と同様である。
(第5実施形態)
図16は、本発明の第5実施形態による1T1C型の強誘電体メモリの構成を示した回路図である。図17は、図16に示した第5実施形態による1T1C型の強誘電体メモリのブート信号発生回路の構成を示した回路図である。この第5実施形態では、本発明による電位比較回路を1T1C型の強誘電体メモリに適用した例について説明する。まず、図16および図17を参照して、第5実施形態による1T1C型の強誘電体メモリの構成について説明する。
この第5実施形態による1T1C型の強誘電体メモリでは、データの読み出し時に、電位比較回路により、メモリセルの強誘電体キャパシタに保持されたデータに対応するビット線の電位と、参照電位とを比較して、ビット線の電位が参照電位よりも高いか低いかを判定するように構成されている。具体的には、この第5実施形態による1T1C型の強誘電体メモリは、図16に示すように、メモリセル24と、基準電圧発生回路25と、電位比較回路41とを備えている。メモリセル24は、ビット線BL0およびBL1からなるビット線対BL0/BL1に沿って複数設けられている。なお、このビット線BL0およびBL1は、本発明の「データライン」の一例である。また、ビット線対BL0/BL1と直交する方向に延びるように、複数のワード線WL0〜WL3と、複数のプレート線PL0およびPL1とが設けられている。なお、プレート線PL0およびPL1は、本発明の「駆動ライン」の一例である。また、各メモリセル24は、それぞれ、データを保持する1つの強誘電体キャパシタCF0〜CF3と、1つのnチャネルトランジスタTr40〜Tr43とからなる。なお、強誘電体キャパシタCF0〜CF3は、本発明の「記憶手段」の一例である。また、強誘電体キャパシタCF0〜CF3は、それぞれ、一方電極と、他方電極と、一方電極と他方電極との間に挟まれる強誘電体膜とにより構成される。強誘電体キャパシタCF0(CF2)の一方電極は、プレート線PL0(PL1)に接続されるとともに、他方電極は、nチャネルトランジスタTr40(Tr42)のソース/ドレイン領域の一方に接続されている。また、nチャネルトランジスタTr40(Tr42)のソース/ドレイン領域の他方は、ビット線BL0に接続されている。また、nチャネルトランジスタTr40(Tr42)のゲートは、ワード線WL0(WL2)に接続されている。また、強誘電体キャパシタCF1(CF3)の一方電極は、プレート線PL0(PL1)に接続されるとともに、他方電極は、nチャネルトランジスタTr41(Tr43)のソース/ドレイン領域の一方に接続されている。また、nチャネルトランジスタTr41(Tr43)のソース/ドレイン領域の他方は、ビット線BL1に接続されている。また、nチャネルトランジスタTr41(Tr43)のゲートは、ワード線WL1(WL3)に接続されている。
また、基準電圧発生回路25は、各ビット線対BL0/BL1毎に設けられている。この基準電圧発生回路25は、データの判別時の基準電圧として、参照電位Vref2をビット線BL0またはBL1を介して電位比較回路41に供給するために設けられている。また、基準電圧発生回路25は、3つのnチャネルトランジスタTr44〜Tr46と、1つのキャパシタ26とからなる。nチャネルトランジスタTr44のソース/ドレイン領域の一方は、nチャネルトランジスタTr45のソース/ドレイン領域の一方と接続されている。また、nチャネルトランジスタTr44のソース/ドレイン領域の他方は、ビット線BL0に接続されるとともに、nチャネルトランジスタTr45のソース/ドレイン領域の他方は、ビット線BL1に接続されている。また、nチャネルトランジスタTr44およびTr45のゲートには、それぞれ、nチャネルトランジスタTr44およびTr45のオン/オフを制御するための制御信号DMP0およびDMPEが入力されている。また、nチャネルトランジスタTr44のソース/ドレイン領域の一方と、nチャネルトランジスタTr45のソース/ドレイン領域の一方との間のノードND11には、nチャネルトランジスタTr46のソース/ドレイン領域の一方が接続されている。このnチャネルトランジスタTr46のソース/ドレイン領域の他方には、参照電位Vref2が供給される。また、nチャネルトランジスタTr46のゲートには、nチャネルトランジスタTr46のオン/オフを制御するための制御信号DMPRSが入力される。また、キャパシタ26の一方電極は、nチャネルトランジスタTr44のソース/ドレイン領域の一方と、nチャネルトランジスタTr45のソース/ドレイン領域の一方との間のノードND12に接続されている。また、キャパシタ26の他方電極は、接地されている。
また、電位比較回路41は、ビット線対BL0/BL1毎に設けられている。この電位比較回路41は、nチャネルトランジスタTr51およびTr52がデプレッション型であることと、ブート信号発生回路43の回路構成以外は、図12に示した上記第4実施形態による電位比較回路31と同様の構成を有している。また、電位比較回路41のブート信号発生回路43は、図17に示すように、図13に示した上記第4実施形態によるブート信号発生回路33のエンハンスメント型のnチャネルトランジスタTr20、Tr26およびTr33を、それぞれ、デプレッション型のnチャネルトランジスタTr47、Tr48およびTr49で置き換えている。また、nチャネルトランジスタTr47のゲートと、nチャネルトランジスタTr48のゲートには、参照電位Vref2が入力されている。また、nチャネルトランジスタTr49およびTr34のゲートは、共に、nチャネルトランジスタTr49のソース/ドレイン領域の一方と、nチャネルトランジスタTr34のソース/ドレイン領域の一方との間のノードND10に接続されている。第5実施形態によるブート信号発生回路43の上記以外の構成は、図13に示した上記第4実施形態によるブート信号発生回路33の構成と同様である。
図18は、本発明の第5実施形態による1T1C型の強誘電体メモリの動作を説明するための電圧波形図である。図19は、本発明の第5実施形態による1T1C型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。次に、図16〜図19を参照して、本発明の第5実施形態による強誘電体メモリの動作について説明する。
まず、データの読み出し時の初期状態において、図13に示した上記第4実施形態によるブート信号発生回路33と同様の動作により、第5実施形態によるブート信号発生回路43(図17参照)から、nチャネルトランジスタTr22のゲートに入力されるノードND6の電位(Vref2−Vt−Vα1)と、nチャネルトランジスタTr28のゲートに入力されるノードND8の電位(Vref2−Vt−Vα2)との間の電位に制御されたブート信号が出力される。また、初期状態において、図18に示すように、ワード線WL1、プレート線PL0、ビット線BL0およびBL1の電位は、接地電位(GND)に保持されている。また、制御信号DMPRS、制御信号DMP0、制御信号DMPE、センスアンプ活性化信号SAPの電位も接地電位(GND)に保持されている。また、センスアンプ活性化信号SANの電位は、Vccに保持されている。この状態で、ワード線WL1を接地電位(GND)からVccの電位に立ち上げる。これにより、ワード線WL1に繋がるnチャネルトランジスタTr41がオン状態になる。また、制御信号DMPRSを接地電位(GND)からVccの電位に立ち上げる。これにより、基準電圧発生回路25のnチャネルトランジスタTr46がオン状態になる。このため、オン状態のnチャネルトランジスタTr46を介して参照電位Vref2が供給されることにより、ノードND11およびND12の電位が参照電位Vref2になるとともに、キャパシタ26に参照電位Vref2が充電される。
次に、図18に示した期間T1において、プレート線PL0を介して強誘電体キャパシタCF1にVccの電位まで立ち上げる電圧パルスを印加する。具体的には、プレート線PL0を接地電位(GND)からVccの電位に立ち上げる。これにより、プレート線PL0を介して強誘電体キャパシタCF1にVccの電圧が印加される。このため、強誘電体キャパシタCF1に保持されているデータに応じた電位がビット線BL1に発生する。この際、強誘電体キャパシタCF1がデータ「0」を保持している場合は、図19に示すように、強誘電体キャパシタCF1の分極状態がヒステリシス曲線に沿って「0」からA点へ移動する。これにより、強誘電体キャパシタCF1に繋がるビット線BL1の総電荷量が図19中のQ0upの電荷分増加する。このため、ビット線BL1の電位は、Q0upの電荷に相当する分上昇する。一方、強誘電体キャパシタCF1がデータ「1」を保持している場合は、強誘電体キャパシタCF1の分極状態がヒステリシス曲線に沿って「1」からA点へ移動する。これにより、強誘電体キャパシタCF1に繋がるビット線BL1の総電荷量が図19中のQ1upの電荷分増加する。このため、ビット線BL1の電位は、Q1upの電荷に相当する分上昇する。なお、図19のヒステリシス図から判るように、強誘電体キャパシタCF1がデータ「1」を保持していた場合のビット線BL1の総電荷量の増加分Q1upは、強誘電体キャパシタCF1がデータ「0」を保持していた場合のビット線BL1の総電荷量の増加分Q0upよりも大きくなる。これにより、強誘電体キャパシタCF1がデータ「1」を保持していた場合のビット線BL1の電位は、強誘電体キャパシタCF1がデータ「0」を保持していた場合のビット線BL1の電位よりも高くなる。
次に、制御信号DMPEを接地電位(GND)からVccの電位へ立ち上げる。これにより、基準電圧発生回路25のnチャネルトランジスタTr44がオン状態になる。このため、参照電位Vref2がオン状態のnチャネルトランジスタTr44を介してビット線BL0に供給される。これにより、ビット線BL0の電位は、参照電位Vref2になる。次に、図18に示した期間T2において、制御信号DMPRSをVccの電位から接地電位(GND)に立ち下げる。これにより、基準電圧発生回路25のnチャネルトランジスタTr46は、オフ状態になる。また、制御信号DMPEをVccの電位から接地電位(GND)へ立ち下げる。これにより、基準電圧発生回路25のnチャネルトランジスタTr44は、オフ状態になる。このため、ビット線BL0は、参照電位Vref2を保持しながら、フローティング状態になる。
また、この際、Hレベルのクロック信号ΦがnチャネルトランジスタTr3およびTr4のゲートにそれぞれ入力されているため、nチャネルトランジスタTr3およびTr4は、共に、オン状態になっている。このため、ビット線BL1の電位が入力電位Vinとして、nチャネルトランジスタTr3を介して電位比較回路41のセンスアンプ2側に入力される。また、ビット線BL0の電位(参照電位Vref2)が、nチャネルトランジスタTr4を介して電位比較回路41のセンスアンプ2側に入力される。
次に、ブート期間において、ブートクロック信号BclkをLレベルに低下させる。これに伴って、ブート信号発生回路43(図17参照)のpチャネルトランジスタTr39がオン状態に変化するので、pチャネルトランジスタTr39を介して電流が流れる。これにより、ブート信号発生回路43から出力線15を介して出力されるブート信号の電位は、初期状態の電位(Vref2−Vt−Vα1)と、電位(Vref2−Vt−Vα2)との間の電位から徐々に上昇する。このため、ブート信号が入力されるキャパシタとして機能するnチャネルトランジスタTr51およびTr52(図16参照)のソース/ドレイン領域の電位も、それぞれ、初期状態の電位(Vref2−Vt−Vα1)と、電位(Vref2−Vt−Vα2)との間の電位から徐々に上昇する。この後、電位比較回路41により、ビット線BL1の電位(Vin)と、ビット線BL0の電位(Vref2)との電位差が拡大される。
そして、センスアンプ2により、電位差が拡大された後のビット線BL1の電位(Vinα)と、ビット線BL0の電位(Vref2α)とが比較されることにより、ビット線BL1の電位(Vinα)とビット線BL0の電位(Vref2α)との電位差がさらに拡大(増幅)されるとともに、ビット線BL1の電位(Vin)がビット線BL0の電位(Vref2)よりも高いか低いかが判定される。この際の電位比較回路41およびセンスアンプ2の動作は、図1に示した上記第1実施形態による電位比較回路1およびセンスアンプ2の動作と同様である。そして、ビット線BL1の電位(Vin)がビット線BL0の電位(Vref2)よりも高い場合は、図18に示すように、ビット線BL1の電位(Vin)がVccの電位に上昇されるとともに、ビット線BL0の電位(Vref2)が接地電位(GND)に低下される。一方、ビット線BL1の電位(Vin)がビット線BL0の電位(Vref2)よりも低い場合は、ビット線BL1の電位(Vin)が接地電位(GND)に低下されるとともに、ビット線BL0の電位(Vref2)がVccの電位に上昇される。
第5実施形態では、上記のように、1T1C型の強誘電体メモリにおけるデータの読み出し時において、ビット線BL1を介してnチャネルトランジスタTr51のゲートに強誘電体キャパシタCF1に保持されたデータに応じた入力電位Vinを入力するとともに、ビット線BL0を介してnチャネルトランジスタTr52のゲートに参照電位Vref2を入力する。そして、キャパシタとして機能するnチャネルトランジスタTr51の一対のソース/ドレイン領域の電位と、キャパシタとして機能するnチャネルトランジスタTr52の一対のソース/ドレイン領域の電位とを電位Vref2−Vt−Vα1と電位Vref2−Vt−Vα2との間の電位から上昇させることにより、nチャネルトランジスタTr51のゲートに入力される強誘電体キャパシタCF1の保持するデータに応じた入力電位Vinと、nチャネルトランジスタTr52のゲートに入力される参照電位Vref2との電位差を拡大させる。その後、強誘電体キャパシタCF1の保持するデータに応じた入力電位Vinから上昇した電位Vinαと、参照電位Vref2から上昇した電位Vref2αとをセンスアンプ2により比較することにより、入力電位Vinが参照電位Vref2よりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ2により入力電位Vinと参照電位Vref2とを比較する場合に比べて、センスアンプ2により入力電位Vinが参照電位Vref2よりも高いか低いかをより確実に判定することができる。このため、強誘電体キャパシタCF1の保持するデータに応じた入力電位Vinが参照電位Vref2よりも高いか低いかを判定する際の精度を向上させることができる。また、nチャネルトランジスタTr51のゲートに入力される強誘電体キャパシタCF1の保持するデータに応じた入力電位Vinと、nチャネルトランジスタTr52のゲートに入力される参照電位Vref2との電位差がセンスアンプ2の感度よりも小さい場合にも、センスアンプ2には、電位差の拡大された後の入力電位Vinαと参照電位Vref2αとが入力されるので、容易に、センスアンプ2により、強誘電体キャパシタCF1の保持するデータに応じた入力電位Vinが参照電位Vref2よりも高いか低いかを判定することができる。
また、第5実施形態では、入力電位Vinおよび参照電位Vref2の初期レベルが低い場合にも、入力電位Vinおよび参照電位Vref2をそれぞれブートするためのnチャネルトランジスタTr51およびTr52にデプレッション型のnチャネルトランジスタを使用すれば、ブート信号に負電位を使用することなく、初期状態において所定の正電位のブート信号の電位を上昇させて、入力電位Vinおよび参照電位Vref2をブートすることができる。
第5実施形態による上記以外の効果は、上記第1実施形態による効果と同様である。
(第6実施形態)
図20は、本発明の第6施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。次に、図20を参照して、この第6実施形態では、本発明による電位比較回路をクロスポイント型の強誘電体メモリに適用した例について説明する。
この第6実施形態によるクロスポイント型の強誘電体メモリでは、図20に示すように、ワード線WL0〜WL3と、ビット線BL0〜BL5とが互いに直交する方向に延びるように配置されている。なお、このワード線WL0〜WL3は、本発明の「駆動ライン」の一例であり、ビット線BL0〜BL5は、本発明の「データライン」の一例である。また、ワード線WL0〜WL3とビット線BL0〜BL5とが交差する位置には、それぞれ、1つの強誘電体キャパシタCF10のみからなるメモリセル44が設けられている。なお、この強誘電体キャパシタCF10は、本発明の「記憶手段」の一例である。また、ビット線BL0〜BL5の一方の端部は、それぞれ、ビット線BL0〜BL5毎に設けられた電位比較回路41のnチャネルトランジスタTr3のソース/ドレイン領域の一方に接続されている。ビット線BL0〜BL5にそれぞれ接続された電位比較回路41の構成は、図16に示した上記第5実施形態による電位比較回路41の構成と同様である。ただし、この第6実施形態によるブート信号発生回路43では、図17に示した第5実施形態によるブート信号発生回路43のnチャネルトランジスタTr47およびTr48のゲートに接地電位(GND)の参照電位Vref2が入力される。なお、図20では、図面の簡略化のため、センスアンプ2の回路構成を図示していないが、その回路構成は、図16に示した第5実施形態によるセンスアンプ2の回路構成と同様である。
図21は、本発明の第6実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。図22〜図24は、本発明の第6実施形態によるクロスポイント型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。次に、図20〜図24を参照して、本発明の第6実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。なお、以下の動作説明において、ワード線WL3に繋がる全てのメモリセル34のデータが一括して読み出されるものとする。また、ワード線WL3とビット線BL0〜2とに繋がる強誘電体キャパシタCF10には、データ「0」が保持されているとともに、ワード線WL3とビット線BL3〜5に繋がる強誘電体キャパシタCF10には、データ「1」が保持されているものとする。
まず、データの読み出し時の初期状態において、図17に示した上記第5実施形態によるブート信号発生回路43と同様の動作により、第6実施形態によるブート信号発生回路43(図20参照)から、図17に示したnチャネルトランジスタTr22のゲートに入力されるノードND6の電位(Vref2−Vt−Vα1)と、図17に示したnチャネルトランジスタTr25のゲートに入力されるノードND8の電位(Vref2−Vt−Vα2)との間の電位に制御されたブート信号が出力される。この際、参照電位Vref2として、接地電位(GND:0V)が入力されているので、ブート信号の電位は、(−Vt−Vα1)と、(−Vt−Vα2)との間の電位に制御される。なお、このブート信号の電位は、デプレッション型のnチャネルトランジスタTr47およびTr48のしきい値電圧Vtが負電圧であることにより、正電位になる。また、初期状態において、図21に示すように、ワード線WL0〜3の電位と、ビット線BL0〜5の電位とは、接地電位(GND)に保持されている。また、クロック信号Φおよびセンスアンプ活性化信号SAPの電位は、接地電位(GND)に保持されるとともに、センスアンプ活性化信号SANの電位は、電源電位(Vcc)に保持される。そして、ビット線B0〜5をフローティング状態とした後、図21に示した期間T1において、ワード線WL3を選択して、ワード線WL3に繋がる全ての強誘電体キャパシタCF10にVccの電位まで立ち上げる電圧パルスを印加する。
具体的には、ワード線WL3を接地電位(GND)からVccの電位に立ち上げる。これにより、ワード線WL3に繋がる全ての強誘電体キャパシタCF10にVccの電圧が印加される。この際、ワード線WL3とビット線BL0〜2とに繋がる強誘電体キャパシタCF10では、図22に示すように、強誘電体キャパシタCF10の分極状態がヒステリシス曲線に沿って「0」からA点へ移動する。これにより、ビット線BL0〜2の総電荷量が図22中のQ0upの電荷分増加する。このため、ビット線BL0〜2の電位は、Q0upの電荷に相当する分上昇する。一方、ワード線WL3とビット線BL3〜5とに繋がる強誘電体キャパシタCF10では、図23に示すように、強誘電体キャパシタCF10の分極状態がヒステリシス曲線に沿って「1」からA点へ移動する。これにより、ビット線BL3〜5の総電荷量が図23中のQ1upの電荷分増加する。このため、ビット線BL3〜5の電位は、Q1upの電荷に相当する分上昇する。
次に、図21に示した期間T2において、ワード線WL3をVccの電位から−1/3Vccの電位へ立ち下げる。これにより、ワード線WL3に繋がる全ての強誘電体キャパシタCF10に−1/3Vccの電圧が印加される。この際、ワード線WL3とビット線BL0〜5とに繋がる強誘電体キャパシタCF10では、図24に示すように、分極状態がヒステリシス曲線に沿ってA点からB点へ移動する。これにより、ビット線BL0〜5の総電荷量は、図24中のQdownの電荷分減少する。このため、ビット線BL0〜5の電位は、Qdownの電荷に相当する分低下する。
なお、図21に示した期間T1およびT2におけるビット線BL0〜2の総電荷量の変化量は、Q0up−Qdownとなる。ここで、図22および図24に示したヒステリシス曲線の形状から判るように、Q0up<Qdownであるので、Q0up−Qdownは負となる。したがって、ビット線BL0〜2の初期状態の電位は、接地電位(GND)であったので、期間T2におけるビット線BL0〜2の電位は、負電位になる。一方、期間T1およびT2におけるビット線BL3〜5の総電荷量の変化量は、Q1up−Qdownとなる。ここで、図23および図24に示したヒステリシス曲線の形状から判るように、Q1up>Qdownであるので、Q1up−Qdownは正となる。したがって、ビット線BL3〜5の初期状態の電位は、接地電位(GND)であったので、期間T2におけるビット線BL3〜5の電位は、正電位になる。
そして、図21に示した期間T2において、クロック信号Φを接地電位(GND)からVccの電位に立ち上げる。これにより、nチャネルトランジスタTr3およびTr4がオン状態になる。このため、オン状態のnチャネルトランジスタTr3を介してビット線BL0〜5の電位がそれぞれ入力電位Vinとして、電位比較回路41のセンスアンプ2側に入力される。これにより、ビット線BL0〜2に繋がるセンスアンプ2には、負電位が入力されるとともに、ビット線BL3〜5に繋がるセンスアンプ2には、正電位が入力される。また、オン状態のnチャネルトランジスタTr4を介して、接地電位(GND)の参照電位Vref2がセンスアンプ2に供給される。この後、クロック信号Φを接地電位(GND)に立ち下げる。これにより、nチャネルトランジスタTr3およびTr4がオフ状態になる。このため、ノードND3は、入力電位Vinを保持しながら、フローティング状態になるとともに、ノードND4は、接地電位(GND)の参照電位Vref2を保持しながら、フローティング状態になる。
次に、図21に示したブート期間において、ブートクロック信号BclkをLレベルに低下させる。これに伴って、ブート信号発生回路43(図17参照)のpチャネルトランジスタTr39がオン状態に変化するので、pチャネルトランジスタTr39を介して電流が流れる。これにより、ブート信号発生回路43から出力線15を介して出力されるブート信号の電位は、初期状態の電位(−Vt−Vα1)と、電位(−Vt−Vα2)との間の電位から徐々に上昇する。このため、ブート信号が入力されるキャパシタとして機能するnチャネルトランジスタTr51およびTr52(図20参照)のソース/ドレイン領域の電位も、それぞれ、初期状態の電位(−Vt−Vα1)と、電位(−Vt−Vα2)との間の電位から徐々に上昇する。この後、上記第5実施形態によるブート期間の動作と同様にして、電位比較回路41により、ビット線BL0〜5の電位(Vin)と、接地電位(GND)の参照電位Vref2との電位差が拡大される。そして、センスアンプ2により、電位差が拡大された後のビット線BL0〜5の電位(Vinα)と、参照電位(Vref2α)とがそれぞれ比較されることにより、ビット線BL0〜5の電位(Vin)と、接地電位(GND)の参照電位Vref2との電位差がさらに拡大(増幅)される。そして、ビット線BL0〜5の電位(Vin)が接地電位(GND)の参照電位Vref2よりも高いか低いかが判定される。
第6実施形態では、上記のように、クロスポイント型の強誘電体メモリにおいて、データ「0」を保持する強誘電体キャパシタCF10に繋がるビット線BL0〜2に負電位が発生し、データ「1」を保持する強誘電体キャパシタCF10に繋がるビット線BL3〜5に正電位が発生するように、ワード線WL3を介して強誘電体キャパシタCF10に電圧パルスを印加した後、ワード線WL3に繋がる強誘電体キャパシタCF10のデータを一括して読み出すことによって、ブート信号により上昇される前のデータ「0」またはデータ「1」の判別の基準としての参照電位Vref2を接地電位(GND)に設定することができる。これにより、データの読み出し時にビット線BL0〜5に発生する電位がばらつく場合にも、容易に参照電位Vref2を設定することができる。
また、第6実施形態では、データ「0」またはデータ「1」の判別の基準としての参照電位Vref2を接地電位(GND)に設定することができるので、強誘電体メモリ内部で一般的に用いられる接地電位を参照電位Vref2として用いることができる。これにより、参照電位Vref2を接地電位以外の電位に設定する場合と異なり、参照電位Vref2を生成するための回路を別途設ける必要がないので、強誘電体メモリの回路構成を簡素化することができる。
第6実施形態による上記以外の効果は、上記第5実施形態による効果と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、入力電位Vinと参照電位Vrefとをブートするためのキャパシタとして機能するnチャネルトランジスタまたはpチャネルトランジスタを、ソース/ドレイン領域とチャネル領域とが同じゲート幅方向(図25中のY方向)の幅になるように構成したが、本発明はこれに限らず、キャパシタとして機能するnチャネルトランジスタまたはpチャネルトランジスタを上記以外の構成を有するように形成してもよい。たとえば、図25に示すように、チャネル領域のゲート幅方向(図25中のY方向)の幅に対して、ソース/ドレイン領域のゲート幅方向(図25中のY方向)の幅が小さくなるように形成してもよい。このように構成すれば、ゲートとソース/ドレイン領域とが重なる領域Aの面積を小さくすることができるので、このゲートとソース/ドレイン領域とが重なる領域Aによる容量を小さくすることができる。したがって、入力電位Vinと参照電位Vrefとをそれぞれブートするキャパシタとして機能するnチャネルトランジスタまたはpチャネルトランジスタをチャネル領域の幅に対してソース/ドレイン領域の幅が小さくなるように形成すれば、これらのトランジスタがオフすることによって拡大された後の入力電位(Vinα)と参照電位(Vrefα)との電位差をより大きくすることができる。
また、上記実施形態では、入力電位Vinと参照電位Vrefとをブートして電位差を拡大するために用いる第1および第2容量手段の一例として、キャパシタとして機能するnチャネルトランジスタまたはpチャネルトランジスタを用いたが、本発明はこれに限らず、トランジスタ以外の容量手段を用いることができる。たとえば、図26および図27に示すような構造を有するキャパシタ50を入力電位Vinと参照電位Vrefとをブートして電位差を拡大するための容量手段として用いることができる。なお、このキャパシタ50は、本発明の「第1容量手段」および「第2容量手段」の一例である。また、キャパシタ50は、図25に示したトランジスタからソース/ドレイン領域の一方を除いた構成を有している。具体的には、キャパシタ50では、図27に示すように、半導体基板51の所定領域に不純物が導入されることにより不純物拡散領域52が形成されている。この不純物拡散領域52は、キャパシタ50の一方電極として機能する。また、半導体基板51には、後述する電極層56に所定の電圧が印加されることにより反転層が形成されてオフ状態からオン状態になる反転層形成領域53が、不純物拡散領域52に隣接するように形成されている。この反転層形成領域53は、素子分離領域54によって囲まれている。そして、上記の不純物拡散領域52は、図26に示すように、反転層形成領域53の幅よりも小さい幅を有する。また、図27に示すように、半導体基板51の不純物拡散領域52と、反転層形成領域53と、素子分離領域54との上を覆うように絶縁膜55が形成されている。また、絶縁膜55上の反転層形成領域53と、不純物拡散領域52の一部の領域と、素子分離領域54の一部の領域とに対応する領域に、キャパシタ50の他方電極として機能する電極層56が形成されている。また、このキャパシタ50では、電極層56と不純物拡散領域52の一部の領域とが重なる領域Aが形成されている。このキャパシタ50では、図25に示したトランジスタに比べて、電極層54と不純物拡散領域52とが重なる領域Aをより小さくすることができる。これにより、入力電位Vinと参照電位Vrefとをそれぞれブートするために、図26に示したキャパシタ50を用いれば、キャパシタ50がオン状態からオフ状態に変化することによって拡大された後の入力電位(Vinα)と参照電位(Vrefα)との電位差をより大きくすることができる。
また、上記実施形態では、入力電位Vinと参照電位Vrefとをブートして電位差を拡大するために用いるnチャネルトランジスタまたはpチャネルトランジスタのゲートを、入力電位Vinが入力されるノードまたは参照電位Vrefが入力されるノードに接続するとともに、ソース/ドレイン領域にブート信号を供給するように構成したが、本発明はこれに限らず、上記のnチャネルトランジスタまたはpチャネルトランジスタのソース/ドレイン領域を入力電位Vinが入力されるノードまたは参照電位Vrefが入力されるノードに接続するとともに、ゲートにブート信号を供給してもよい。この場合には、上記のnチャネルトランジスタのゲートには、所定の電位から接地電位へ低下するブート信号を供給する。これにより、上記のnチャネルトランジスタは、ゲートに入力されるブート信号が接地電位に低下する途中でオフ状態になる。また、上記のpチャネルトランジスタのゲートには、所定の電位からVccの電位に上昇するブート信号を供給する。これにより、上記のpチャネルトランジスタは、ゲートに入力されるブート信号がVccに上昇する途中でオフ状態になる。
また、上記実施形態では、差動センスアンプを用いたが、本発明はこれに限らず、カレントミラータイプのセンスアンプを用いてもよい。また、他の種類のオペアンプを用いてもよい。
また、上記第4〜第6実施形態では、それぞれ、本発明による電位比較回路をDRAM、1T1C型の強誘電体メモリおよびクロスポイント型の強誘電体メモリに適用した例について説明したが、本発明はこれに限らず、上記以外の半導体装置に本発明による電位比較回路を適用してもよい。
また、上記第1実施形態では、キャパシタとして機能するnチャネルトランジスタTr1およびTr2のそれぞれのゲートの電位を上昇させるのに先立って、nチャネルトランジスタTr3およびTr4をオフ状態にさせることによって、nチャネルトランジスタTr1およびTr2のそれぞれのゲートをフローティング状態にしたが、本発明はこれに限らず、入力電位Vinおよび参照電位Vrefの入力側に存在する負荷容量が小さい場合には、nチャネルトランジスタTr1およびTr2のそれぞれのゲートの電位を上昇させるのに先立って、nチャネルトランジスタTr3およびTr4をオフ状態にしなくてもよい。
また、上記実施形態では、ブート信号により、トランジスタのソース/ドレイン領域の両方の電位を上昇または低下させることによって、そのトランジスタのゲート電位をブートするようにしたが、本発明はこれに限らず、ブート信号をトランジスタのソース/ドレイン領域のいずれか一方のみに入力することによって、ブート信号の入力されるソース/ドレイン領域のいずれか一方のみの電位を上昇または低下させるのに伴って、そのトランジスタのゲート電位をブートするようにしてもよい。
また、上記第6実施形態では、データの読み出し時に、−1/3Vccの負電圧を強誘電体キャパシタに印加したが、本発明はこれに限らず、−1/3Vcc以外の負電圧を強誘電体キャパシタに印加してもよい。
また、上記実施形態では、入力電位と参照電位との電位差を拡大させる際に、入力電位がゲートに入力されるキャパシタとして機能するトランジスタと、参照電位がゲートに入力されるキャパシタとして機能するトランジスタとが共にオン状態からオフ状態に変化するように構成したが、本発明はこれに限らず、入力電位がゲートに入力されるキャパシタとして機能するトランジスタ、または、参照電位がゲートに入力されるキャパシタとして機能するトランジスタのいずれか一方のみがオン状態からオフ状態に変化するように構成してもよい。この場合にも、オフ状態に変化したキャパシタとして機能するトランジスタではゲートとソース/ドレイン間の容量が減少することにより、そのトランジスタのゲート電位の上昇または低下の変化率は減少するので、そのトランジスタのゲート電位と、他方のオン状態に保持されたトランジスタのゲート電位との電位差を拡大することができる。これにより、入力電位と参照電位との電位差を拡大することができる。