JP2010027143A - 半導体記憶装置 - Google Patents

Abstract

【課題】データリストア時間およびデータ書込み時間を短縮する。
【解決手段】強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、互いに相補のデータを伝達する第１のビット線と第２のビット線との間に接続されたセンスアンプであって、Ｎ型ＦＥＴで構成され第１または第２のビット線に論理ロウを印加するＮ型センス部、および、Ｐ型ＦＥＴで構成され第１または第２のビット線に論理ハイを印加するＰ型センス部を含むセンスアンプと、読み出したデータまたは書き込むデータを伝達するローカルデータ線と、ビット線とローカルデータ線との間に設けられたカラム選択トランジスタとを備え、カラム選択トランジスタを導通させて書込みデータをローカルデータ線からビット線に伝達するデータ伝達時に、Ｐ型センス部およびＮ型センス部の一方を活性状態にしたまま他方を非活性状態にする。
【選択図】図１

Description

本発明は、半導体記憶装置に係わり、例えば、強誘電体メモリに関する。

強誘電体メモリは、強誘電体の分極特性のヒステリシスを利用し、強誘電体における二つの分極の大きさによって二値データを記憶する不揮発性メモリである。強誘電体メモリは、ＤＲＡＭと異なり、残留分極量でデータを保持する。このため、強誘電体メモリでは、信号電荷をビット線に読み出すために、強誘電体キャパシタの電極間に電位差を生じさせる。強誘電体キャパシタの電極間に電位差を生じさせるために、一方の電極に接続されたプレート線を駆動する。このとき、メモリセルのデータは破壊される。つまり、強誘電体キャパシタは、データ読出し動作によってデータが劣化する破壊読出し型メモリである。このため、データ読出し後、もとのデータをメモリセルへ書き戻し、あるいは、新たな書込みデータをメモリセルへ書き込む必要がある。

通常、メモリチップの外部から受け取った書込みデータは、ローカルデータ線（ＤＱ線）からビット線へ伝達される。このとき、ローカルデータ線とビット線との間に設けられたカラム選択トランジスタを導通状態にする必要がある。強誘電体メモリにデータを高速に書き込むためには、ローカルデータ線からビット線へデータを伝達するデータ伝達時間を、短縮することが望まれる。カラム選択トランジスタは、カラム選択線ＣＳＬによって制御される。従って、上記データ伝達時間を短縮するためには、カラム選択線ＣＳＬを伝播するカラム選択信号のパルス幅を短縮することが考えられる。短いパルス幅でカラム選択トランジスタが充分にデータをビット線へ伝達するためには、カラム選択トランジスタのサイズ（Ｗ／Ｌ）が或る程度大きくなければならない。

しかし、カラム選択トランジスタのサイズ（Ｗ／Ｌ）を大きくすると、センスアンプへ伝達されるノイズが増大してしまう。従って、カラム選択トランジスタのサイズ（Ｗ／Ｌ）は制限される。このため、上記データ伝達時間が長くなるという問題が生じていた。
特開２００５−３０２１２７号公報

データリストア時間およびデータ書込み時間を短縮することによって、高速動作が可能な半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、前記セルトランジスタのゲートに接続されたワード線と、前記セルブロックの一端に接続されたブロック選択トランジスタと、前記ブロック選択トランジスタを介して前記セルブロックの一端に接続された複数のビット線と、前記セルブロックの他端に接続されたプレート線と、前記ビット線のうち互いに相補のデータを伝達する第１のビット線と第２のビット線との間に接続されたセンスアンプであって、Ｎ型ＦＥＴで構成され前記第１または前記第２のビット線に論理ロウを示す低レベル電位を印加するＮ型センス部、および、Ｐ型ＦＥＴで構成され前記第１または前記第２のビット線に論理ハイを示す高レベル電位を印加するＰ型センス部を含むセンスアンプと、前記ビット線のそれぞれに対応して設けられ、読み出したデータまたは書き込むデータを伝達するローカルデータ線と、前記ビット線と前記ローカルデータ線との間に設けられたカラム選択トランジスタとを備え、
前記カラム選択トランジスタを導通させて書込みデータを前記ローカルデータ線から前記ビット線に伝達するデータ伝達時に、前記Ｐ型センス部および前記Ｎ型センス部の一方を活性状態にしたまま、他方を非活性状態にすることを特徴とする。

本発明による半導体記憶装置は、データリストア時間およびデータ書込み時間を短縮することによって、高速動作を可能とする。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成の一例を示す回路図である。本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（以下、メモリセルＭＣともいう）とし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」でよい。

尚、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、それ以外の強誘電体メモリにも適用可能である。強誘電体メモリは、破壊読出し型メモリである。破壊読出し型メモリとは、データをメモリセルから読み出したときに、メモリセル内に格納されていたデータが劣化する（破壊される）メモリである。従って、破壊読出し型メモリのメモリセルからデータを読み出したときには、外部からの書込みデータをメモリセルへ書き込まなければならず、あるいは、センスアンプＳＡで検出されたデータを元のメモリセルへ書き戻さなければならない（リストアしなければならない）。

メモリセルＭＣは、一つのセルトランジスタＴと一つの強誘電体キャパシタＣとを並列接続して構成されるユニットセルである。複数のメモリセルＭＣは、二次元配置されることによってメモリセルアレイＭＣＡを構成している。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの各交差部（ビット線ＢＬとプレート線ＰＬとの各交差部）に配置されている。

複数のメモリセルＭＣが直列に接続され１つのセルブロックＣＢｉ（ｉは整数）を構成している。本実施形態では、例えば、８つのメモリセルＭＣが１つのセルブロックＣＢｉを構成している。セルブロックＣＢｉの一端は、選択トランジスタＳＴを介してビット線ＢＬまたはｂＢＬに接続されている。セルブロックＣＢｉの他端は、プレート線ＰＬｉに接続されている。セルトランジスタＴのゲートは、ワード線ＷＬｉに接続されている。選択トランジスタＳＴは、ブロック選択信号ＢＳｉによって制御される。

図１では、セルブロックＣＢｉが２つのみ示されているが、メモリセルアレイＭＣＡは３以上の多数のセルブロックＣＢｉで構成されてよい。各セルブロックＣＢｉを構成するメモリセルＭＣの数も８つに限定しない。

ビット線ＢＬおよびｂＢＬは、互いに相補のデータを伝達する。例えば、ビット線ｂＢＬがセルブロックＣＢ０内の情報データを伝達する場合、ビット線ＢＬは、該情報データの論理値を識別するために用いられる基準データを伝達する。基準データは、データ“０”とデータ“１”との中間電位を示すデータである。センスアンプＳＡは、情報データと基準データとを比較して情報データの論理値を検出する。

センスアンプＳＡは、ビット線ＢＬとビット線ｂＢＬとの間に接続されている。センスアンプＳＡは、Ｎ型ＭＩＳＦＥＴ（Metal-Insulator Semiconductor Field-Effect Transistor）で構成されたＮ型センス回路ＳＡｎと、Ｐ型ＭＩＳＦＥＴで構成されたＰ型センス回路ＳＡｐとを含む。

Ｎ型センス回路ＳＡｎは、ビット線ｂＢＬとビット線ＢＬとの間に直列に接続されたＮ型トランジスタＴｎ１およびＴｎ２を含む。トランジスタＴｎ１のソースまたはドレインはビット線ｂＢＬに接続されているが、トランジスタＴｎ１のゲートはビット線ＢＬに接続されている。トランジスタＴｎ２のソースまたはドレインはビット線ＢＬに接続されているが、トランジスタＴｎ２のゲートはビット線ｂＢＬに接続されている。即ち、トランジスタＴｎ１およびＴｎ２のゲートは、ビット線ｂＢＬおよびＢＬに対してクロス結合されている。トランジスタＴｎ１とＴｎ２との間のノードＮｎは、Ｎ型トランジスタＴｎ３を介して低レベル電位Ｖｓｓに接続されている。トランジスタＴｎ３は、センスアンプ活性化信号ＳＥＮにより制御される。Ｖｓｓは、論理ロウを示す低レベル電位であり、例えば、接地電位である。

Ｐ型センス回路ＳＡｐは、ビット線ｂＢＬとビット線ＢＬとの間に直列に接続されたＰ型トランジスタＴｐ１およびＴｐ２を含む。トランジスタＴｐ１のソースまたはドレインはビット線ｂＢＬに接続されているが、トランジスタＴｐ１のゲートはビット線ＢＬに接続されている。トランジスタＴｐ２のソースまたはドレインはビット線ＢＬに接続されているが、トランジスタＴｐ２のゲートはビット線ｂＢＬに接続されている。即ち、トランジスタＴｐ１およびＴｐ２のゲートは、ビット線ｂＢＬおよびＢＬに対してクロス結合されている。トランジスタＴｐ１とＴｐ２との間のノードＮｐは、Ｐ型トランジスタＴｐ３を介して高レベル電位Ｖｄｄに接続されている。トランジスタＴｐ３は、センスアンプ活性化信号ｂＳＥＰにより制御される。Ｖｄｄは、論理ハイを示す高レベル電位であり、例えば、内部電源電位である。センスアンプＳＡは、ビット線ｂＢＬおよびＢＬのデータをラッチする機能を有する。

ローカルデータ線ｂＬＤＱおよびＬＤＱがビット線ｂＢＬおよびＢＬのそれぞれに対応して設けられている。ローカルデータ線ｂＬＤＱ、ＬＤＱとビット線ｂＢＬ、ＢＬとの間には、それぞれカラム選択トランジスタＴｃｓが設けられている。カラム選択トランジスタＴｃｓは、Ｎ型ＭＩＳＦＥＴから成る。ローカルデータ線ｂＬＤＱ、ＬＤＱは、読出しデータまたは書込みデータを一時的に格納するＤＱバッファ（図示せず）に接続されている。読出しデータは、ＤＱバッファおよびＩ／Ｏ回路を介してメモリチップの外部へ読み出される。書込みデータは、Ｉ／Ｏ回路およびＤＱバッファを介してセンスアンプＳＡへ伝達される。センスアンプＳＡにラッチされた書込みデータは、ビット線ｂＢＬ、ＢＬを介して選択メモリセルＭＣへ書き込まれる。

データ読出しあるいはデータ書込みの対象となるカラムは、カラム選択線ＣＳＬによって選択される。選択カラムのカラム選択トランジスタＴｃｓが導通状態になることによって、センスアンプＳＡとＤＱバッファとのデータのやり取りが実行される。非選択のカラムにおいては、カラム選択トランジスタＴｃｓが非導通状態である。よって、センスアンプＳＡで検出されたもとのデータがメモリセルＭＣへ書き戻される（リストアされる）。

ここで、活性化または活性状態とは素子または回路をオンまたは駆動させることを意味し、非活性化または非活性状態とは素子または回路をオフまたは停止させることを意味する。従って、論理ハイの信号が活性化信号である場合もあり、論理ロウの信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートを論理ハイにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートを論理ロウにすることによって活性化する。

図２は、第１の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図である。図２では、一例として、ワード線ＷＬ０が選択ワード線であるとする。また、データ“０”が情報データとしてビット線ｂＢＬを介して検出され、データ“１”が基準データとしてビット線ＢＬを介して検出される。即ち、この例では、図１に示すメモリセルＭＣ０が選択メモリセルであり、メモリセルＭＣ０のデータが検出され、メモリセルＭＣ０にデータが書き込まれる。その他の非選択メモリセルでは、検出されたデータがそのままリストアされる。他のメモリセルＭＣを選択メモリセルとした場合の動作は容易に推測可能であるので、その説明を省略する。

ｔ１において、ワード線ＷＬ０が選択される。ワード線ＷＬ０が非活性化されることによって、メモリセルＭＣ０のセルトランジスタＴが非導通状態となる。ワード線ＷＬ１〜ＷＬ７は活性状態を維持する。よって、ビット線ｂＢＬとプレート線ＰＬ０との間の電位差は、メモリセルＭＣ０の強誘電体キャパシタＣのみに印加される。尚、セルブロックＣＢ１は、ブロック選択線ＢＳ１に接続された選択トランジスタＳＴによってビット線ＢＬから切断されている。

ｔ１と同時あるいはその直後に、プレート線ＰＬ０の電位を立ち上げる。これによって、選択メモリセルＭＣ０の強誘電体キャパシタＣに格納された情報データがビット線ｂＢＬに伝達される。このとき、ビット線ＢＬには、基準データが伝達される。基準データの生成手段は、特に詳述しないが、公知の強誘電体メモリにおける基準データの生成手段と同様でよい。

ｔ１〜ｔ２において、選択メモリセルＭＣ０に格納されていたデータ“０”と基準データの電位との信号差がビット線対ｂＢＬ、ＢＬの間に発展する。ｔ２において、センスアンプ活性化信号ＳＥＮおよびｂＳＥＰを活性化させる。これにより、センスアンプＳＡがビット線対ｂＢＬ、ＢＬの間の信号差を増幅し、それらの信号差をラッチする。

ｔ３において、カラムが選択される。選択されたカラムのカラム選択線ＣＳＬが活性化される。カラム選択トランジスタＴｃｓが導通状態となり、ビット線ｂＢＬ、ＢＬがローカルデータ線ｂＬＤＱ、ＬＤＱのそれぞれに接続される。このとき、非選択のカラムについては、カラム選択線ＣＳＬが非活性状態である。従って、非選択カラムのセンスアンプＳＡは、検出したデータをそのままメモリセルＭＣへリストアする。

ｔ３〜ｔ４においては、プレート線ＰＬ０が高レベル電位であるので、低レベル電位であるデータ“０”のみが非選択メモリセルＭＣへリストアされる。このとき、データ“１”はリストアされない。データ“１”を伝達するビット線は高レベル電位を有するので、データ“１”を伝達するビット線とプレート線ＰＬ０との間の電位差が生じていない、あるいは、非常に小さいからである。

ｔ４において、センスアンプ活性化信号ｂＳＥＰを活性状態にしたまま、センスアンプ活性化信号ＳＥＮを非活性にする。これにより、Ｐ型センス回路ＳＡｐは活性状態を維持するが、Ｎ型センス回路ＳＡｎが非活性状態になる。ｔ４〜ｔ５において、書込みデータが選択カラムのローカルデータ線ｂＬＤＱ、ＬＤＱからビット線ｂＢＬ、ＢＬに伝達される。メモリセルＭＣに格納されていた情報データが書込みデータと逆論理である場合、図２の破線で示すように、ビット線対ｂＢＬ、ＢＬのデータ状態が反転する。

勿論、メモリセルＭＣに格納されていた情報データが書込みデータと同じ論理値である場合には、ビット線対ｂＢＬ、ＢＬのデータ状態は反転しない。しかし、従来の強誘電体メモリにおいては、ビット線対ｂＢＬ、ＢＬのデータ状態を反転させる場合に、データ伝達時間が長くなることが問題となる。よって、ここでは、ビット線対ｂＢＬ、ＢＬのデータ状態が反転する場合について説明する。

通常、ビット線対ｂＢＬ、ＢＬのデータ状態を反転させる場合、ローカルデータ線ｂＬＤＱ、ＬＤＱの電位を用いて、ビット線対ｂＢＬ、ＢＬの電位を論理的に反転させる。ここで、カラム選択トランジスタＴｃｓはＮ型ＭＩＳＦＥＴである。Ｎ型ＭＩＳＦＥＴは、一般に、高レベル電位を伝達し難い。従って、書込みデータが選択カラムのローカルデータ線ｂＬＤＱ、ＬＤＱからビット線ｂＢＬ、ＢＬに伝達されるデータ伝達時間（ｔ４〜ｔ５）において、低レベル電位を有するビット線ｂＢＬのデータ状態（データ“０”）を、高レベル電位（データ“１”）へ反転させる時間が長期化する。これにより、データ伝達時間（ｔ４〜ｔ５）が長くなってしまう。

これに対処するために、本実施形態では、Ｐ型センス回路ＳＡｐを活性状態にしたまま、Ｎ型センス回路ＳＡｎを非活性状態にする。Ｎ型センス回路ＳＡｎが非活性状態であることによって、低レベル電位Ｖｓｓがビット線ｂＢＬから切断される。よって、選択カラムのビット線ｂＢＬの電位は容易に上昇する。即ち、Ｎ型センス回路ＳＡｎを非活性状態にすることによって、ビット線ｂＢＬのデータ状態が短時間でデータ“０”からデータ“１”に反転する。Ｎ型ＭＩＳＦＥＴは、一般に、低レベル電位を伝達しやすい。従って、本実施形態において、Ｐ型センス回路ＳＡｐは活性状態のままとする。Ｐ型センス回路ＳＡｐが活性状態であるので、トランジスタＴｐ１、Ｔｐ２は、低レベル電位をゲートで受けて、高レベル電位Ｖｄｄをビット線ＢＬに印加し続ける。

ｔ５において、カラム選択線ＣＳＬを非活性状態にするとともに、センスアンプ活性化信号ＳＥＮを再び活性化する。即ち、Ｐ型センス回路ＳＡｐおよびＮ型センス回路ＳＡｎを共に活性状態にする。もし、選択メモリセルＭＣ０にデータ“０”を書き込む場合には、そのデータ“０”は、ｔ５〜ｔ６において選択メモリセルＭＣ０に書き込まれる。もし、選択メモリセルＭＣ０にデータ“１”を書き込む場合には、ｔ５〜ｔ６においてデータ“１”はメモリセルＭＣ０に書き込まれず、ｔ７〜ｔ８において書き込まれる。

ｔ６〜ｔ７において、プレート線ＰＬ０を立ち下げる。これにより、データ“０”の書込みが終了し、続いて、データ“１”の書込みまたはデータ“１”のリストアが開始される。ｔ７〜ｔ８において、プレート線ＰＬ０が低レベル電位であるので、データ“１”がメモリセルＭＣへ書き込まれる、あるいは、リストアされる。もし、選択メモリセルＭＣ０にデータ“１”を書き込む場合には、そのデータ“１”は、ｔ７〜ｔ８において選択メモリセルＭＣ０に書き込まれる。また、このとき、データ“１”は、データ“１”を格納していた非選択メモリセルにリストアされる。データ“０”の書込み時におけるビット線とプレート線との電位差とは逆の電位差が、データ“１”を書き込むべき選択メモリセルＭＣ０、あるいは、データ“１”をリストアすべき非選択メモリセルに印加されるからである。

ｔ８において、一連の書込み動作が終了する。ｔ８以降、強誘電体メモリは、プリチャージ状態となる。

本実施形態によれば、データ伝達時Ｔｄｔにおいて、Ｐ型センス回路ＳＡｐを活性状態にしたまま、Ｎ型センス回路ＳＡｎを非活性状態にする。これにより、カラム選択トランジスタＴｃｓがＮ型ＭＩＳＦＥＴであっても、ビット線の低レベル電位を短時間で高レベル電位に立ち上げることができる。これは、カラム選択線ＣＳＬのパルス信号幅を小さくすることができることを意味する。これにより、データリストア時間およびデータ書込み時間を短縮することができるので、強誘電体メモリの全体の動作を高速にすることができる。

（第２の実施形態）
図３は、本発明に係る第２の実施形態に従った強誘電体メモリの一例を示す構成図である。第２の実施形態は、ローカルデータ線ｂＬＤＱとＬＤＱとの間に接続されたオフセット電圧発生部ＯＳＧを備えている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。尚、オフセット電圧発生部ＯＳＧは、ビット線ｂＢＬとＢＬとの間に接続されていてもよい。

第１の実施形態のようにデータ伝達時にＮ型センス部が非活性状態になる場合、オフセット電圧発生部ＯＳＧは、低レベル電位Ｖｓｓ以下の電位をビット線ｂＢＬまたはＢＬに印加するように構成されている。

図４（Ａ）は、オフセット電圧発生部ＯＳＧの内部構成を示す回路図である。オフセット電圧発生部ＯＳＧは、オフセットキャパシタＣｏｓ、リセットトランジスタＴｒｓおよびオフセットトランジスタＴｏｓを含む。オフセットキャパシタＣｏｓ、リセットトランジスタＴｒｓおよびオフセットトランジスタＴｏｓの各一端は接続ノードＮｏｓにおいて接続されている。

オフセットキャパシタＣｏｓの他端は、パルス信号ＤＰＬを受ける。リセットトランジスタＴｒｓの他端は、接地電位Ｖｓｓに接続されており、そのゲートは信号Ｒｅｓｅｔを受ける。オフセットトランジスタＴｏｓの他端は、ローカルデータ線ＬＤＱまたはｂＬＤＱに接続されている。オフセットトランジスタＴｏｓのゲートは、信号ＤＷＬまたはｂＤＷＬに接続されている。

オフセット電圧発生部ＯＳＧは、図４（Ａ）に示す構成を２つ備え、その一方がローカルデータ線ＬＤＱに接続され、他方がローカルデータ線ｂＬＤＱに接続されている。便宜的に、ローカルデータ線ＬＤＱに接続された電圧発生部をＯＳＧ１とし、ローカルデータ線ｂＬＤＱに接続された電圧発生部をＯＳＧ２とする。電圧発生部ＯＳＧ１およびＯＳＧ２は、それぞれ信号ＤＷＬおよびｂＤＷＬを受ける。

図４（Ｂ）は、オフセット電圧発生部ＯＳＧの動作を示すタイミング図である。ｔ１以前のプリチャージ状態では、ノードＮｏｓは、接地電位Ｖｓｓにプリチャージされている。ｔ１において、信号Ｒｅｓｅｔが不活性化され、ノードＮｏｓは、接地電位Ｖｓｓが切断される。

データを検出後、ｔ３において、図５に示すようにメモリはリストア動作にエンターする。同時に、センスアンプＳＡに保持されたデータに基づいて、信号ＤＷＬまたはｂＤＷＬを活性化させる。これにより、電圧発生部ＯＳＧ１またはＯＳＧ２のいずれかのオフセットトランジスタＴｏｓがオン状態になり、ローカルデータ線ＬＤＱまたはｂＬＤＱのいずれかの電位が信号ＤＰＬによって制御され得る。

例えば、図５に示すように、ビット線ＢＬに接続された“１”セルにデータ“０”を書き込む場合、信号ＤＷＬが活性化される。つまり、ビット線ＢＬに対応するローカルデータ線ＬＤＱに接続された電圧発生部ＯＳＧ１のオフセットトランジスタＴｏｓがオン状態になる。

データ“０”の書込み直前のｔ４において、パルス信号ＤＰＬを立ち下げる。パルス信号ＤＰＬの信号線は、オフセットキャパシタＣｏｓを介してローカルデータ線ＬＤＱに容量結合されている。これにより、ローカルデータ線ＬＤＱとともにビット線ＢＬの電位が急激に低下する。

その後、ｔ５においてパルス信号ＤＰＬを立ち上げ、ｔ７またはｔ８において、ＤＷＬまたはｂＤＷＬを不活性状態にする。さらに、ｔ８においてリセット信号Ｒｅｓｅｔを活性状態にすることによって、メモリは、プリチャージ状態にエンターする。

上記具体例では、“１”セルがビット線ＢＬに接続されていた。“１”セルがビット線ｂＢＬに接続されていた場合には、電圧発生部ＯＳＧ２が活性化される。

このように、電圧発生部ＯＳＧ１またはＯＳＧ２のいずれかがローカルデータ線ＤＱＬまたはｂＤＱＬの電位を制御することによって、ビット線の低レベル電位をＶｓｓ以下に低下させることができる。

図４（Ａ）に示す電圧発生部ＯＳＧ１またはＯＳＧ２は、それぞれビット線ＢＬおよびｂＢＬに接続されていてもよい。

図５は、第２の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図である。第２の実施形態の動作は、ｔ４〜ｔ６において第１の実施形態の動作と異なる。第２の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。

第２の実施形態では、ｔ４〜ｔ６において、オフセット電圧発生部ＯＳＧがビット線の低レベル電位をＶｓｓ以下に低下させている。これにより、データ“０”を書き込むべきメモリセルＭＣに印加される電位差が大きくなるので、データ“０”の書込みが短時間で済む。

第２の実施形態では、データ伝達時間Ｔｄｔにおいて、Ｎ型センス回路ＳＡｎを非活性状態にするとともに、オフセット電圧発生部ＯＳＧがビット線の低レベル電位をＶｓｓ以下に低下させる。これにより、データ伝達時間Ｔｄｔがさらに短縮されるとともに、選択メモリセルＭＣ０へのデータ“０”の書込み時間も短縮される。さらに、Ｎ型センス回路ＳＡｎが非活性状態であるので、ビット線の低レベル電位をＶｓｓ以下に低下させても、Ｖｓｓからオフセット電圧発生部ＯＳＧへの貫通電流は流れない。Ｖｓｓとオフセット電圧発生部ＯＳＧとがトランジスタＴｎ３において切断されているからである。

（第３の実施形態）
図６は、本発明に係る第３の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図である。第３の実施形態は、データ伝達時（ｔ４〜ｔ５）において、センスアンプ活性化信号ＳＥＮを活性状態にしたまま、センスアンプ活性化信号ｂＳＥＰが非活性化されている点で第１の実施形態と異なる。これにより、データ伝達時（ｔ４〜ｔ５）において、Ｎ型センス回路ＳＡｎを活性状態にしたまま、Ｐ型センス回路ＳＡｐを非活性状態にしている。第３の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。尚、ｔ５において、カラム選択線ＣＳＬを非活性状態にするとともに、Ｐ型センス回路ＳＡｐおよびＮ型センス回路ＳＡｎを共に活性状態にするために、センスアンプ活性化信号ｂＳＥＰを再び低レベル電位へ活性化する。

第３の実施形態の構成は、カラム選択トランジスタＴｃｓがＰ型ＭＩＳＦＥＴである点で第１の実施形態の構成と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第３の実施形態と第１の実施形態との構成上の差異は微細であるので、第３の実施形態の構成については図示を省略する。

Ｐ型ＭＩＳＦＥＴは、一般に、低レベル電位を伝達し難い。従って、カラム選択トランジスタＴｃｓがＰ型ＭＩＳＦＥＴである場合、データ伝達時（ｔ４〜ｔ５）において、Ｐ型センス回路ＳＡｐを非活性状態にすることが好ましい。Ｐ型センス回路ＳＡｐが非活性状態になることによって、高レベル電位Ｖｄｄがビット線ＢＬから切断される。よって、選択カラムのビット線ＢＬの高レベル電位は容易に低下する。即ち、Ｐ型センス回路ＳＡｐを非活性状態にすることによって、ビット線ＢＬのデータ状態が短時間でデータ“１”からデータ“０”に反転する。Ｐ型ＭＩＳＦＥＴは、一般に、高レベル電位を伝達しやすい。従って、第３の実施形態において、Ｎ型センス回路ＳＡｎは活性状態のままとする。Ｎ型センス回路ＳＡｎが活性状態であるので、トランジスタＴｎ１、Ｔｎ２は、高レベル電位をゲートで受けて、低レベル電位Ｖｓｓをビット線ｂＢＬに印加し続ける。

このように、カラム選択トランジスタＴｃｓがＰ型ＭＩＳＦＥＴであっても、データリストア時間およびデータ書込み時間を短縮することができる。

（第４の実施形態）
図７は、本発明に係る第４の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図である。第４の実施形態は、第２および第３の実施形態の組合せである。即ち、第４の実施形態は、カラム選択トランジスタＴｃｓがＰ型ＭＩＳＦＥＴであり、かつ、ローカルデータ線ｂＬＤＱとＬＤＱとの間に接続されたオフセット電圧発生部ＯＳＧを備えている。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。尚、オフセット電圧発生部ＯＳＧは、ビット線ｂＢＬとＢＬとの間に接続されていてもよい。

第４の実施形態では、第３の実施形態のようにデータ伝達時にＰ型センス部が非活性状態になる場合、オフセット電圧発生部ＯＳＧは、高レベル電位Ｖｄｄ以上の電位をビット線ｂＢＬまたはＢＬに印加するように構成されている。

オフセット電圧発生部ＯＳＧは、第２の実施形態によるオフセット電圧発生部ＯＳＧと同じ構成を有する。尚、図４（Ａ）に示す電圧発生部ＯＳＧ１またはＯＳＧ２は、それぞれビット線ＢＬおよびｂＢＬに接続されていてもよい。

図４（Ｂ）を参照して第４の実施形態によるオフセット電圧発生部ＯＳＧの動作を説明する。オフセット電圧発生部ＯＳＧは、例えば、図７に示すように、ビット線ｂＢＬに接続された“０”セルにデータ“１”を書き込む場合、信号ｂＤＷＬが活性化される。つまり、ローカルデータ線ｂＬＤＱに接続された電圧発生部ＯＳＧ２のオフセットトランジスタＴｏｓがオン状態になる。

第４の実施形態におけるパルス信号ＤＰＬの電圧レベルは、図４（Ｂ）に示す信号ＤＰＬのそれと逆である。即ち、ｔ４以前においてパルス信号ＤＰＬはロウレベルである。データ“１”の書込み直前のｔ４において、パルス信号ＤＰＬを立ち上げる。これにより、ローカルデータ線ｂＬＤＱとともにビット線ｂＢＬの電位が急激に上昇する。ｔ５以降においてパルス信号ＤＰＬはロウレベルに立ち下がる。

上記具体例では、“０”セルがビット線ｂＢＬに接続されていた。“０”セルがビット線ＢＬに接続されていた場合には、電圧発生部ＯＳＧ１が活性化される。

図７を再度参照する。第４の実施形態では、ｔ４〜ｔ６において、オフセット電圧発生部ＯＳＧがビット線の高レベル電位をＶｄｄ以上に上昇させている。これにより、データ“１”を書き込むべきメモリセルＭＣに印加される電位差が大きくなるので、データ“１”の書込みが短時間で済む。

第４の実施形態では、データ伝達時間Ｔｄｔにおいて、Ｐ型センス回路ＳＡｐを非活性状態にするとともに、オフセット電圧発生部ＯＳＧがビット線の高レベル電位をＶｄｄ以上に上昇させる。これにより、データ伝達時間Ｔｄｔが短縮されるとともに、データ“１”の書込み時間も短縮される。さらに、Ｐ型センス回路ＳＡｐが非活性状態であるので、ビット線の高レベル電位をＶｄｄ以上に上昇させても、オフセット電圧発生部ＯＳＧから電源Ｖｄｄへの貫通電流は流れない。電源Ｖｄｄとオフセット電圧発生部ＯＳＧとがトランジスタＴｐ３において切断されているからである。

（第５の実施形態）
図８は、本発明に係る第５の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図である。第５の実施形態は、第１および第３の実施形態の組合せである。即ち、データ伝達時（ｔ４〜ｔ５）において、センスアンプ活性化信号ＳＥＮおよびセンスアンプ活性化信号ｂＳＥＰがともに非活性化されている。第５の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。また、第５の実施形態の構成は、第１の実施形態の構成と同様でよい。ただし、カラム選択トランジスタＴｃｓは、Ｎ型ＭＩＳＦＥＴまたはＰ型ＭＩＳＦＥＴのいずれであってもよい。

第５の実施形態によれば、Ｎ型センス回路ＳＡｎおよびＰ型センス回路ＳＡｐがともに非活性化されるので、データ伝達時間Ｔｄｔが短縮される。第５の実施形態は、第１および第３の実施形態の効果を得ることができる。

（第６の実施形態）
図９は、本発明に係る第６の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図である。第６の実施形態は、第２、第４および第５の実施形態の組合せである。即ち、ローカルデータ線ｂＬＤＱとＬＤＱとの間に接続されたオフセット電圧発生部ＯＳＧを備えており、かつ、データ伝達時（ｔ４〜ｔ５）において、センスアンプ活性化信号ＳＥＮおよびセンスアンプ活性化信号ｂＳＥＰがともに非活性化される。オフセット電圧発生部ＯＳＧは、低レベル電位Ｖｓｓ以下の電位をビット線ｂＢＬまたはＢＬの一方に印加し、かつ、高レベル電位Ｖｄｄ以上の電位をビット線ｂＢＬまたはＢＬの他方に印加する。第６の実施形態では、カラム選択トランジスタＴｃｓは、Ｎ型ＭＩＳＦＥＴまたはＰ型ＭＩＳＦＥＴのいずれであってもよい。

オフセット電圧発生部ＯＳＧは、第２の実施形態によるオフセット電圧発生部ＯＳＧと同じ構成を有する。尚、図４（Ａ）に示す電圧発生部ＯＳＧ１またはＯＳＧ２は、それぞれビット線ＢＬおよびｂＢＬに接続されていてもよい。

図４（Ｂ）を参照して第６の実施形態によるオフセット電圧発生部ＯＳＧの動作を説明する。オフセット電圧発生部ＯＳＧは、例えば、図９に示すように、ビット線ＢＬに接続された“１”セルにデータ“０”を書き込み、ビット線ｂＢＬに接続された“０”セルにデータ“１”を書き込む場合、信号ＤＷＬおよびｂＤＷＬがともに活性化される。つまり、ローカルデータ線ＬＤＱおよびｂＬＤＱに接続された電圧発生部ＯＳＧ１およびＯＳＧ２のオフセットトランジスタＴｏｓがともにオン状態になる。

第６の実施形態におけるパルス信号ＤＰＬは、電圧発生部ＯＳＧ１とＯＳＧ２とにおいて互いに逆レベルの信号である。即ち、電圧発生部ＯＳＧ１に入力されるパルス信号ＤＰＬ１は、第２の実施形態におけるパルス信号ＤＰＬと同様に動作する。電圧発生部ＯＳＧ２に入力される信号ＤＰＬ２は、第４の実施形態における信号ＤＰＬと同様に動作する。信号ＤＰＬ１および２は図４（Ｂ）から容易に推測することができるので、図示を省略する。

ｔ４以前においてパルス信号ＤＰＬ１はハイレベルであり、ＤＰＬ２はロウレベルである。ｔ４において、パルス信号ＤＰＬ１を立ち下げ、ＤＰＬ２を立ち上げる。これにより、ローカルデータ線ＬＤＱとともにビット線ＢＬの電位が急激に低下し、一方で、ローカルデータ線ｂＬＤＱとともにビット線ｂＢＬの電位が急激に上昇する。ｔ５以降においてパルス信号ＤＰＬ１はハイレベルに戻り、ＤＰＬ２はロウレベルに戻る。

上記具体例では、“１”セルがビット線ＢＬに接続され、“０”セルがビット線ｂＢＬに接続されていた。“０”セルがビット線ＢＬに接続され、“１”セルがビット線ｂＢＬに接続されている場合、パルス信号ＤＰＬ１とＤＰＬ２との信号を互いに入れ替えればよい。

第６の実施形態によれば、Ｎ型センス回路ＳＡｎおよびＰ型センス回路ＳＡｐがともに非活性化されるので、データ伝達時間Ｔｄｔが短縮される。

第６の実施形態によれば、ｔ４〜ｔ６において、オフセット電圧発生部ＯＳＧがビット線の低レベル電位をＶｓｓ以下に低下させている。これにより、データ“０”を書き込むべきメモリセルＭＣに印加される電位差が大きくなるので、データ“０”の書込みが短時間で済む。さらに、ｔ４〜ｔ６において、オフセット電圧発生部ＯＳＧがビット線の高レベル電位をＶｄｄ以上に上昇させている。これにより、データ“１”を書き込むべきメモリセルＭＣに印加される電位差が大きくなるので、データ“１”の書込みが短時間で済む。また、第６の実施形態においても、第２および第４の実施形態で説明した貫通電流が発生しない。

（第７の実施形態）
図１０は、本発明に係る第７の実施形態に従った強誘電体メモリの構成の一例を示す回路図である。第７の実施形態は、カラム選択トランジスタＴｃｓが、並列接続されたＰ型ＭＩＳＦＥＴおよびＮ型ＭＩＳＦＥＴで構成されている点で第１の実施形態と異なる。第７の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

カラム選択トランジスタＴｃｓのＮ型ＭＩＳＦＥＴは、カラム選択線ＣＳＬの信号により制御され、Ｐ型ＭＩＳＦＥＴは、カラム選択線ＣＳＬ＿ＷＢの信号によって制御される。カラム選択線ＣＳＬの信号は、データ読出しおよびデータ書込みにおいて、データがビット線対ＢＬ、ｂＢＬとローカルデータ線対ＬＤＱ、ｂＬＤＱとの間に伝達される期間において活性化される。カラム選択線ＣＳＬ＿ＷＢの信号は、データ書込みにおいて、データがローカルデータ線対ＬＤＱ、ｂＬＤＱからビット線対ＢＬ、ｂＢＬに伝達されるデータ伝達時間に活性化される。カラム選択線ＣＳＬ＿ＷＢの信号は、データ読出し時において活性化されない。従って、カラム選択トランジスタＴｃｓのＮ型ＭＩＳＦＥＴはデータ読出しおよびデータ書込み時に導通状態になるが、カラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴはデータ書込み時にのみ導通状態となる。

図１１は、第７の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図である。第７の実施形態において、カラム選択線ＣＳＬおよびＣＳＬ＿ＷＢの信号動作が第１の実施形態のカラム選択線ＣＳＬの信号動作と異なる。第７の実施形態のその他の信号動作は、第１の実施形態の信号動作と同様でよい。

カラム選択線ＣＳＬの信号は、ｔ３〜ｔ６において高レベル電位に活性化される。カラム選択線ＣＳＬ＿ＷＢの信号は、ｔ４〜ｔ６において低レベル電位に活性化される。動作データ伝達時間Ｔｄｔ（ｔ４〜ｔ５）において、書込みデータがローカルデータ線対ＬＤＱ、ｂＬＤＱからビット線対ＢＬ、ｂＢＬに伝達されている。ｔ５〜ｔ６において、データ“０”がメモリセルＭＣに書き込まれ、あるいは、リストアされている。従って、カラム選択線ＣＳＬ＿ＷＢの信号は、データ伝達時間Ｔｄｔおよびデータ“０”の書込み（あるいはデータ“０”のリストア）において、活性化される。即ち、データ伝達時間Ｔｄｔおよびデータ“０”の書込み（あるいはデータ“０”のリストア）において、カラム選択トランジスタＴｃｓのＮ型ＭＩＳＦＥＴおよびＰ型ＭＩＳＦＥＴが導通状態になる。これによって、書込みデータが高レベル電位または低レベル電位のいずれであっても、そのデータを高速にローカルデータ線対ＬＤＱ、ｂＬＤＱからビット線対ＢＬ、ｂＢＬに伝達することができる。さらに、第７の実施形態は、第１の実施形態と同様の効果を得ることができる。

第７の実施形態におけるカラム選択トランジスタＴｃｓは、第２〜第６の実施形態に容易に適用することができる。これにより、第７の実施形態は、第２〜第６の実施形態のいずれかの効果を併せ持つことができる。

（第８の実施形態）
図１２は、本発明に係る第８の実施形態に従った強誘電体メモリの構成の一例を示す回路図である。第８の実施形態は、ノードＮｎとトランジスタＴｎ３との間にＮ型トランジスタＴｎ４が設けられている点で第７の実施形態と異なる。第８の実施形態のその他の構成は、第７の実施形態の構成と同様でよい。トランジスタＴｎ４は、カラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴと同様にカラム選択線ＣＳＬ＿ＷＢの信号によって制御される。よって、トランジスタＴｎ４およびカラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴは、同期して動作する。しかし、トランジスタＴｎ４は、Ｎ型ＭＩＳＦＥＴであるので、カラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴとは逆に動作する。即ち、トランジスタＴｎ４が導通状態であるときには、カラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴは非導通状態であり、トランジスタＴｎ４が非導通状態であるときには、カラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴは導通状態である。

図１３は、第８の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図である。第８の実施形態の動作は、基本的に第７の実施形態の動作と同様でよい。しかし、センスアンプ活性化信号ＳＥＮは、ｔ４〜ｔ５のデータ伝達時間Ｔｄｔにおいて活性状態（高レベル電位）を維持していてもよい。データ伝達時間Ｔｄｔを含むｔ４〜ｔ６の期間において、カラム選択線ＣＳＬ＿ＷＢの信号が低レベル電位になり、それによってトランジスタＴｎ４が非導通状態になるからである。これにより、ｔ４〜ｔ６において、Ｎ型センス回路ＳＡｎは非活性状態になる。ｔ４〜ｔ６において、カラム選択トランジスタＴｃｓのＰ型ＭＩＳＦＥＴは、逆に導通状態になる。

これにより、第８の実施形態は、書込みデータが高レベル電位または低レベル電位のいずれであっても、そのデータを高速にローカルデータ線対ＬＤＱ、ｂＬＤＱからビット線対ＢＬ、ｂＢＬに伝達することができる。さらに、第８の実施形態は、第７の実施形態と同様の効果を得ることができる。

第８の実施形態におけるカラム選択トランジスタＴｃｓおよびＮ型トランジスタＴｎ４は、第２〜第６の実施形態に容易に適用することができる。これにより、第８の実施形態は、第２〜第６の実施形態のいずれかの効果を併せ持つことができる。

（第９の実施形態）
図１４は、第９の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図である。第９の実施形態の構成は、第１の実施形態の構成と同様でよい。第９の実施形態では、カラム選択線ＣＳＬの信号電位が３値（Ｖｓｓ、ＶｄｄおよびＶｐｐ）に制御される。ｔ１〜ｔ３およびｔ６〜ｔ８における第９の実施形態の動作は、第１の実施形態の動作と同様でよい。ｔ４〜ｔ５のデータ伝達時間Ｔｄｔにおいて、カラム選択線ＣＳＬの信号電位は、Ｖｄｄよりもさらに高いＶｐｐに立ち上げられる。これにより、カラム選択トランジスタＴｃｓのオン抵抗が低減される。よって、第９の実施形態は、データを高速にローカルデータ線対ＬＤＱ、ｂＬＤＱからビット線対ＢＬ、ｂＢＬに伝達することができる。さらに、第９の実施形態は、第１の実施形態の効果を得ることができる。

第８の実施形態によりカラム選択線ＣＳＬの信号動作は、第２〜第７の実施形態のいずれかと容易に組み合わせることができる。これにより、カラム選択トランジスタＴｃｓのオン抵抗が低減され、データ伝達時間Ｔｄｓをさらに短縮することができる。

本発明に係る第１の実施形態に従った強誘電体メモリの構成の一例を示す回路図。 第１の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る第２の実施形態に従った強誘電体メモリの一例を示す構成図。 オフセット電圧発生部ＯＳＧの内部構成を示す回路図およびオフセット電圧発生部ＯＳＧの動作を示すタイミング図。 第２の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る第４の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る第５の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る第６の実施形態に従った強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る第７の実施形態に従った強誘電体メモリの構成の一例を示す回路図。 第７の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図。 本発明に係る第８の実施形態に従った強誘電体メモリの構成の一例を示す回路図。 第８の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図。 第９の実施形態による強誘電体メモリのデータ書込み動作を示すタイミング図。

符号の説明

ＢＬ、ｂＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＬＤＱ、ｂＬＤＱ…ローカルデータ線、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＣＢ…セルブロック、ＳＡ…センスアンプ、ＳＡｎ…Ｎ型センス回路、ＳＡｐ…Ｐ型センス回路、ＳＴ…ブロック選択トランジスタ、Ｔｃｓ…カラム選択トランジスタ

Claims (5)

1. 互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、
   前記セルトランジスタのゲートに接続されたワード線と、
   前記セルブロックの一端に接続されたブロック選択トランジスタと、
   前記ブロック選択トランジスタを介して前記セルブロックの一端に接続された複数のビット線と、
   前記セルブロックの他端に接続されたプレート線と、
   前記ビット線のうち互いに相補のデータを伝達する第１のビット線と第２のビット線との間に接続されたセンスアンプであって、Ｎ型ＦＥＴで構成され前記第１または前記第２のビット線に論理ロウを示す低レベル電位を印加するＮ型センス部、および、Ｐ型ＦＥＴで構成され前記第１または前記第２のビット線に論理ハイを示す高レベル電位を印加するＰ型センス部を含むセンスアンプと、
   前記ビット線のそれぞれに対応して設けられ、読み出したデータまたは書き込むデータを伝達するローカルデータ線と、
   前記ビット線と前記ローカルデータ線との間に設けられたカラム選択トランジスタとを備え、
   前記カラム選択トランジスタを導通させて書込みデータを前記ローカルデータ線から前記ビット線に伝達するデータ伝達時に、前記Ｐ型センス部および前記Ｎ型センス部の一方を活性状態にしたまま、他方を非活性状態にすることを特徴とする半導体記憶装置。
2. 前記データ伝達時に、前記Ｐ型センス部を活性状態にしたまま、前記Ｎ型センス部を非活性状態にし、
   前記カラム選択トランジスタを非導通にして前記ビット線に伝達されたデータを前記メモリセルへ書き込むときに、前記Ｐ型センス部および前記Ｎ型センス部を共に活性状態にすることを特徴とする請求項1に記載の半導体記憶装置。
3. 前記データ伝達時に、前記N型センス部を活性状態にしたまま、前記Ｐ型センス部を非活性状態にし、
   前記カラム選択トランジスタを非導通にして前記ビット線に伝達されたデータを前記メモリセルへ書き込むときに、前記Ｐ型センス部および前記Ｎ型センス部を共に活性状態にすることを特徴とする請求項1に記載の半導体記憶装置。
4. 前記第１のビット線と前記第２のビット線との間、あるいは、前記第１のビット線に対応する前記ローカルデータ線と前記第２のビット線に対応する前記ローカルデータ線との間に接続されたオフセット電圧発生部をさらに備え、
   データ伝達時に前記Ｎ型センス部が非活性状態になる場合、前記オフセット電圧発生部は、前記低レベル電位以下の電位を前記第１または前記第２のビット線に印加し、あるいは、
   データ伝達時に前記Ｐ型センス部が非活性状態になる場合、前記オフセット電圧発生部は、前記高レベル電位以上の電位を前記第１または前記第２のビット線に印加することを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記カラム選択トランジスタは、並列接続されたＰ型ＦＥＴおよびＮ型ＦＥＴを含み、
   前記データ伝達時に、前記カラム選択トランジスタのＰ型ＦＥＴおよびＮ型ＦＥＴが活性化されることを特徴とする請求項１に記載の半導体記憶装置。

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