JP5190326B2 - 強誘電体メモリ装置 - Google Patents

Description

この発明は、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置に関する。

近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ）装置が注目されている。

ここで、従来の強誘電体メモリ装置には、メモリセルの情報の読み出し動作後の再書き込み動作を実行する際に、センスアンプの読み出し情報の出力に基づいて、強誘電体キャパシタの一端に所定の電位を印加するものがある（例えば、特許文献１参照。）。

これにより、上記強誘電体メモリ装置は、センスアンプによる情報の読み出しの直後に、再書き込みのためプレート線の電位を電源電位から接地電位に切り換える。すなわち、該強誘電体メモリ装置の強誘電体メモリの読み出し動作のサイクルを短縮する。
特開２００２−９３１５６号公報

本発明は、強誘電体メモリの読み出し動作のサイクルをより短縮することが可能な強誘電体メモリ装置を提供することを目的とする。

本発明の一態様に係る強誘電体メモリ装置は、第１のビット線と、第２のビット線と、前記第１のビット線と第１のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第１の強誘電体キャパシタと、前記第２のビット線と第２のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第２の強誘電体キャパシタと、前記第１のビット線と前記第２のビット線との間に接続され、前記第１のビット線と前記第２のビット線との間の電位差を増幅するセンスアンプと、第１の出力端子と、第２の出力端子と、電源に一端が接続され、前記第１の出力端子に他端が接続された第１の出力線と、前記電源に一端が接続され、前記第２の出力端子に他端が接続された第２の出力線と、前記第１の出力線と接地との間に接続され、前記第１のビット線にゲートが接続された第１のＭＯＳトランジスタと、前記第１の出力線と前記接地との間で、前記第１のＭＯＳトランジスタと直列に接続された第２のＭＯＳトランジスタと、前記第２の出力線と前記接地との間に接続され、前記第２のビット線にゲートが接続された第３のＭＯＳトランジスタと、前記第２の出力線と前記接地との間で、前記第３のＭＯＳトランジスタと直列に接続された第４のＭＯＳトランジスタと、を備え、前記第１の強誘電体キャパシタに記憶された第１のデータに応じて前記第１のビット線を第１のデータ電位に変移させるとともに、前記第１のデータの論理を反転した第２のデータに応じて前記第２のビット線を第２のデータ電位に変移させた後、前記第２のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタをオンさせることを特徴とする。

本発明の他の態様に係る強誘電体メモリ装置は、第１のビット線と、第２のビット線と、前記第１のビット線と第１のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第１の強誘電体キャパシタと、前記第２のビット線と第２のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第２の強誘電体キャパシタと、前記第１のビット線と前記第２のビット線との間に接続され、前記第１のビット線と前記第２のビット線との間の電位差を増幅するセンスアンプと、第１の出力端子と、第２の出力端子と、前記第１の出力端子に接続された第１の出力線と、前記第２の出力端子に接続された第２の出力線と、前記第１の出力線と制御線との間に接続され、前記第１のビット線にゲートが接続された第１のＭＯＳトランジスタと、前記第２の出力線と前記制御線との間に接続され、前記第２のビット線にゲートが接続された第２のＭＯＳトランジスタと、を備え、前記制御線の電位を第１の制御電位にした状態で、前記第１の強誘電体キャパシタに記憶された第１のデータに応じて前記第１のビット線を第１のデータ電位に変移させるとともに、前記第１のデータの論理を反転した第２のデータに応じて前記第２のビット線を第２のデータ電位に変移させた後、前記制御線の電位を前記第１の制御電位よりも低い第２の制御電位に変移させることを特徴とする。

本発明の一態様に係る強誘電体メモリ装置によれば、強誘電体メモリの読み出し動作のサイクルをより短縮することができる。

（比較例）
ここで、比較例として従来の強誘電体メモリ装置の読み出し動作時の特性について検討する。

図１は、比較例の強誘電体メモリ装置１００ａの構成の一例を示す回路図である。また、図２は、図１に示す強誘電体メモリ装置１００ａの読み出し動作のサイクルにおける各波形のタイミングチャートを示す図である。

まず、図１に示す強誘電体メモリ装置１００ａのプレート線ＰＬ、／ＰＬ、ワード線ＷＬ１、ＷＬ２の電位を制御することにより、メモリセルＭ１、Ｍ２に記憶されたデータに応じた電位がビット線ＢＬ、／ＢＬに読み出される（図２、時間ｔ０）。このとき、反転データが書き込まれる方向に電圧が印加されるメモリセルは、記憶していたデータが破壊されてしまうことになる。しかし、後述の“１”再書き込みにより、上記読み出しで破壊されたデータは、修復される。

次に、センスアンプＳＡによって、ビット線ＢＬ、／ＢＬの電位差が所定のレベルまで増幅される（図２、時間ｔ１）。

次に、制御線ＣＳＬの電位を立ち上げることにより、ｎＭＯＳトランジスタＴ１ａ、Ｔ２ａがオンし、ビット線ＢＬ、／ＢＬの電位が出力線ＤＱ、／ＤＱに伝えられる（図２、時間ｔ２）。

ここで、出力線ＤＱ、／ＤＱ線はあらかじめ電源電位Ｖａａにプリチャージされている（図２、〜時間ｔ２）。

したがって、ビット線ＢＬの電位が接地電位Ｖｓｓであり、ビット線／ＢＬの電位が電源電位Ｖａａならば、時間ｔ２において、出力線ＤＱが接地電位Ｖｓｓにディスチャージされる。一方、ビット線ＢＬの電位が電源電位Ｖａａであり、ビット線／ＢＬの電位が接地電位Ｖｓｓならば出力線/ＤＱが接地電位Ｖｓｓにディスチャージされる。この出力線ＤＱ、／ＤＱの電位が、メモリセルＭ１、Ｍ２から読み出されたデータに対応する信号として出力端子１ａ、１ｂから出力される。

また、センスアンプＳＡの駆動によりビット線ＢＬ、／ＢＬが電源電位Ｖａａ、接地電位Ｖｓｓ、または接地電位Ｖｓｓ、電源電位Ｖａａに制御され、かつプレート線ＰＬ、/PLの電位が“Ｈｉｇｈ”レベル期間（図２、時間ｔ１〜ｔ３）は、“０”再書き込みが行われている。

その後、例えば、センスアンプＳＡを駆動した状態で、プレート線ＰＬ、/PLの電位を接地電位Ｖｓｓに落とすと、“１”再書き込みが始まる（図２、時間ｔ３〜）。センスアンプＳＡが非活性化され、ビット線ＢＬ、／ＢＬの両者がＶｓｓに落とされるまで、この“１”再書き込みが続く。

以上のように、強誘電体メモリ装置の読み出しサイクルは、読み出し、“０”再書き込み、“１”再書き込みの独立した３つの動作より成る。

ここで、センスアンプＳＡおよびビット線ＢＬ、／ＢＬの容量が出力線ＤＱ、／ＤＱの容量に比べて小さく、その影響が無視できない場合がある。この場合、例えば出力線DQ (／ＤＱ)をセンスアンプＶｓｓにディスチャージする際に、ビット線ＢＬ(／ＢＬ)が接地電位Ｖｓｓである方の電位が一時的に浮いてしまう（図２の点線で囲まれた範囲、時間ｔ２〜ｔ３）。

もし、このタイミング（時間ｔ２〜ｔ３）で、プレート線ＰＬ、/PLの電位が接地電位Ｖｓｓに落とされると、接地電位Ｖｓｓのビット線に接続された（読み出し前に“０”が書き込まれていた）メモリセルに反転データ（“１”）が誤書き込みされ得る。

プレート線ＰＬの電位を接地電位Ｖｓｓに落とすタイミングは、少なくともビット線ＢＬ（／ＢＬ）の電位が接地電位Ｖｓｓに安定した以降になる。ところで、読み出し動作において破壊されるデータは読み出しに分極反転を伴う”１”のデータであり、”0”のデータは破壊されない。よって”0”の再書き込みの時間は原理的には必要とされない。しかし、ビット線電位が一時的に浮いてしまう問題により、プレート線ＰＬの電位を接地電位Ｖｓｓに落とすタイミングを早めることができず、強誘電体メモリの読み出し動作のサイクルの更なる短縮を図ることができない。

以下の実施例では、強誘電体メモリの読み出し動作のサイクルをより短縮することが可能な強誘電体メモリ装置を提案する。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図３は、本発明の実施例１に係る強誘電体メモリ装置１００の構成の一例を示す回路図である。

図３に示すように、強誘電体メモリ装置１００は、第１の出力端子１ａと、第２の出力端子１ｂと、第１のビット線ＢＬと、第２のビット線／ＢＬと、第１のメモリセルＭ１と、第２のメモリセルＭ２と、センスアンプＳＡと、読み出し回路３と、を備える。

第１のメモリセルＭ１は、第１の強誘電体キャパシタＣ１と、第１の選択ＭＯＳトランジスタＭ１Ｔと、を有する。

第１の強誘電体キャパシタＣ１は、第１のビット線ＢＬと第１のプレート線ＰＬとの間に接続されている。すなわち、本実施例では、この第１の強誘電体キャパシタＣ１の一方の電極は、第１の選択ＭＯＳトランジスタＭ１Ｔを介して、第１のビット線ＢＬに接続されている。さらに、この第１の強誘電体キャパシタＣ１の他方の電極は、第１のプレート線ＰＬに接続されている。

この第１の強誘電体キャパシタＣ１は、２つの電極間に印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶するようになっている。第１のワード線ＷＬ１の電位を“Ｈｉｇｈ”レベルにすることにより、第１の選択ＭＯＳトランジスタＭ１Ｔがオンし、第１のビット線ＢＬと第１の強誘電体キャパシタＣ１の該一方の電極とが電気的に導通する。この状態で、第１のプレート線ＰＬの電位を制御することにより、第１のビット線ＢＬに第１の強誘電体キャパシタＣ１に記憶されたデータに応じた電位が印加される。

また、第２のメモリセルＭ２は、第２の強誘電体キャパシタＣ２と、第２の選択ＭＯＳトランジスタＭ２Ｔと、を有する。

第２の強誘電体キャパシタＣ２は、第２のビット線／ＢＬと第２のプレート線／ＰＬとの間に接続されている。すなわち、本実施例では、この第２の強誘電体キャパシタＣ２の一方の電極は、第２の選択ＭＯＳトランジスタＭ２Ｔを介して、第２のビット線／ＢＬに接続されている。さらに、この第２の強誘電体キャパシタＣ２の他方の電極は、第２のプレート線／ＰＬに接続されている。

この第２の強誘電体キャパシタＣ２は、２つの電極間に印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶するようになっている。第２のワード線ＷＬ２の電位を“Ｈｉｇｈ”レベルにすることにより、第２の選択ＭＯＳトランジスタＭ２Ｔがオンし、第２のビット線／ＢＬと第２の強誘電体キャパシタＣ２の該一方の電極とが電気的に導通する。この状態で、第２のプレート線／ＰＬの電位を制御することにより、第２のビット線／ＢＬに第２の強誘電体キャパシタＣ２に記憶されたデータに応じた電位が印加される。

また、センスアンプＳＡは、第１のビット線ＢＬと第２のビット線／ＢＬとの間に接続されている。このセンスアンプＳＡは、第１のビット線ＢＬと第２のビット線／ＢＬとの間の電位差を増幅するようになっている。

読み出し回路３は、第１のＭＯＳトランジスタＴ１と、第２のＭＯＳトランジスタＴ２と、第３のＭＯＳトランジスタＴ３と、第４のＭＯＳトランジスタＴ４と、第５のＭＯＳトランジスタＴ５と、第６のＭＯＳトランジスタＴ６と、制御線ＲＣＳＬと、第１の出力線／ＲＤＱと、第２の出力線ＲＤＱと、を有する。

第１の出力線／ＲＤＱは、電源２ａに一端が接続され、第１の出力端子１ａに他端が接続されている。

第２の出力線ＲＤＱは、電源２ａに一端が接続され、第２の出力端子１ｂに他端が接続されている。

第１のＭＯＳトランジスタＴ１は、第１の出力線／ＲＤＱと接地２ｂとの間に接続され、第１のビット線ＢＬにゲートが接続されている。

第２のＭＯＳトランジスタＴ２は、第１の出力線／ＲＤＱと接地２ｂとの間で、第１のＭＯＳトランジスタＴ１と直列に接続されている。

なお、第１のＭＯＳトランジスタＴ１が接地２ｂ側に接続されている方が、第１のビット線ＢＬと第１の出力線／ＲＤＱとの間の容量の結合を抑えることができる。

第３のＭＯＳトランジスタＴ３は、第２の出力線ＲＤＱと接地２ｂとの間に接続され、第２のビット線／ＢＬにゲートが接続されている。

第４のＭＯＳトランジスタＴ４は、第２の出力線ＲＤＱと接地２ｂとの間で、第３のＭＯＳトランジスタＴ３と直列に接続されている。

なお、第３のＭＯＳトランジスタＴ３が接地２ｂ側に接続されている方が、第２のビット線／ＢＬと第２の出力線ＲＤＱとの間の容量の結合を抑えることができる。

また、これらの第１ないし第４のＭＯＳトランジスタＴ１〜Ｔ４は、ここではｎ型のＭＯＳトランジスタである。しかし、必要に応じて、第１ないし第４のＭＯＳトランジスタＴ１〜Ｔ４を、ｐ型のＭＯＳトランジスタで構成することも可能である。

ｐ型の第５のＭＯＳトランジスタＴ５は、電源２ａと第１の出力線／ＲＤＱとの間に接続され、ゲートが接地２ｂに接続されている。
ｐ型の第６のＭＯＳトランジスタＴ６は、電源２ａと第２の出力線ＲＤＱとの間に接続され、ゲートが接地２ｂに接続されている。
すなわち、第５、第６のＭＯＳトランジスタＴ５、Ｔ６は、抵抗として機能する。
なお、第５のＭＯＳトランジスタＴ５のサイズと第６のＭＯＳトランジスタＴ６のサイズは、等しく設定されている。制御線ＲＣＳＬが接地電位Ｖｓｓである間は、第２、第４のＭＯＳトランジスタＴ２、Ｔ４がオフとなり、第１、第２の出力線／ＲＤＱ、ＲＤＱは、等しい駆動力で電源電位Ｖａａにプリチャージされる。

ここで、第１、第３のＭＯＳトランジスタＴ１、Ｔ３は、第１、第２のビット線ＢＬ、／ＢＬの電位に応じてオン／オフが制御される。第１、第２のビット線ＢＬ、／ＢＬ間に所定の電位差が生じている場合は、第１、第３のＭＯＳトランジスタＴ１、Ｔ３の何れか一方のみがオンすることになる。そこで、制御線ＲＣＳＬに制御信号を印加することより第２、第４のＭＯＳトランジスタＴ２、Ｔ４をオンすることにより、第１、第２の出力線／ＲＤＱ、ＲＤＱの何れか一方が接地２ｂと導通し、この導通した出力線が接地電位Ｖｓｓにディスチャージされる。

また、第１ないし第４のＭＯＳトランジスタＴ１〜Ｔ４は、第５および第６のＭＯＳトランジスタＴ５、Ｔ６よりもサイズが大きく設定されている。これにより、第１の出力線／ＲＤＱと第２の出力線ＲＤＱのディスチャージの駆動力がプリチャージの駆動力よりも勝り、ディスチャージによって適切に接地電位Ｖｓｓに落とすことが可能になる。また、第１ないし第４のトランジスタＴ１〜Ｔ４のサイズが第５、第６のトランジスタＴ５、Ｔ６に比べて大きければ大きいほど、ディスチャージに要する時間は少なくなる。

次に、以上のような構成を有する強誘電体メモリ装置１００の読み出し動作の一例について説明する。

また、図４は、図３に示す強誘電体メモリ装置１００の読み出し動作のサイクルにおける各波形のタイミングチャートを示す図である。

図４に示すように、初期状態（書き込み完了後の状態）では、ビット線ＢＬ、／ＢＬ、および第１、第２の出力線／ＲＤＱ、ＲＤＱは、接地電位Ｖａａにプリチャージされている。

２T/２C動作の場合について説明する。２T/２C動作の場合、強誘電体キャパシタC１と強誘電体キャパシタC２の２つを用いて１ビットのデータを保持するようになっており、C２にはC１の反転データが書き込まれる。

まず、第１、第２のワード線ＷＬ１、ＷＬ２の電位を“Ｌｏｗ”レベル（接地電位Ｖｓｓ）から“Ｈｉｇｈ”レベル（電源電位Ｖａａ）に上昇させる。これにより、第１、第２の選択ＭＯＳトランジスタＭ１Ｔ、Ｍ２Ｔをオンさせる（時間ｔｘ）。
次に、第１、第２のプレート線ＰＬ、/ＰＬの電位を接地電位Ｖｓｓから電源電位Ｖａａに制御することにより、メモリセルＭ１、Ｍ２に記憶されたデータに応じた電位がビット線ＢＬ、／ＢＬに読み出される（時間ｔ０〜）。このとき、反転データが書き込まれる方向に電圧が印加されたメモリセルは、記憶していたデータが破壊されてしまうことになる。しかし、後述の“０”再書き込み、および“１”再書き込みにより、上記読み出しで破壊されたデータは、修復される。

そして、センスアンプＳＡによって、第１、第２のビット線ＢＬ、／ＢＬの電位差が所定のレベルまで増幅される（時間ｔ１）。すなわち、例えば、第１の強誘電体キャパシタＣ１に記憶された第１のデータに応じて第１のビット線ＢＬを第１のデータ電位に変移させるとともに、該第１のデータの論理を反転した第２のデータに応じて第２のビット線／ＢＬを第２のデータ電位に変移させる。なお、第１のデータ電位は、電源電位または接地電位の何れか一方であり、第２のデータ電位は、電源電位または接地電位の残りの他方である。

この時間ｔ１で、第１、第２のビット線ＢＬ、／ＢＬの電位に応じて、第１、第３のＭＯＳトランジスタＴ１、Ｔ３のオン／オフが制御される。

次に、制御線ＲＣＳＬの電位を立ち上げることにより、第２のＭＯＳトランジスタＴ２および第４のＭＯＳトランジスタＴ４をオンさせる（時間ｔ２）。これにより、第１、第２の出力線／ＲＤＱ、ＲＤＱのうち何れか一方が接地２ｂと電気的に導通することになり、接地電位Ｖｓｓにディスチャージされる。

すなわち、第１のビット線ＢＬの電位が電源電位Ｖａａであり、第２のビット線／ＢＬの電位が接地電位Ｖssならば、時間ｔ２において、第１の出力線／ＲＤＱが接地電位Ｖｓｓにディスチャージされる。一方、第１のビット線ＢＬの電位が接地電位Ｖｓｓであり、第２のビット線／ＢＬの電位が電源電位Ｖａａならば第２の出力線ＲＤＱが接地電位Ｖｓｓにディスチャージされる。

このようにして、第１、第２ビット線ＢＬ、／ＢＬの電位に応じた電位が第１、第２の出力線／ＲＤＱ、ＲＤＱに伝えられる（時間ｔ２〜）。

そして、この第１、第２の出力線／ＲＤＱ、ＲＤＱの電位が、第１、第２のメモリセルＭ１、Ｍ２から読み出されたデータに対応する信号として出力端子１ａ、１ｂから出力される。なお、第１、第２の出力線／ＲＤＱ、ＲＤＱの電位は、時間ｔ３（時間ｔ２から少なくとも制御線ＲＣＳＬの電位が“Ｌｏｗ”レベルになる時間までの間）において、別のセンスアンプ（図示せず）による増幅・維持が開始される。その後、出力端子１ａ、１ｂの信号が読み出される。なお、該別のセンスアンプは、たとえば、ビット線電位の増幅に使用されるセンスアンプSAと同様の、SRAM用の回路が用いられる。

一方、センスアンプＳＡの駆動により第１、第２のビット線ＢＬ、／ＢＬが電源電位Ｖａａ、接地電位Ｖｓｓ、または接地電位Ｖｓｓ、電源電位Ｖａａに制御され、かつプレート線電位が電源電位Vaaである期間（時間t１〜t3a）は、データ“０”を記憶していたメモリセルに対して“０”再書き込みが行われている。

その後、例えば、センスアンプＳＡを駆動した状態で、第１のプレート線ＰＬの電位を接地電位Ｖｓｓに落とすと、データ“１”を記憶していたメモリセルに対して“１”再書き込みが始まる（時間ｔ３ａ〜）。センスアンプＳＡが非活性化され、第１、第２のビット線ＢＬ、／ＢＬの両者がＶｓｓに落とされるまで、この“１”再書き込みが続く（〜時間ｔ４）。

以上のように、強誘電体メモリ装置１００の読み出しサイクルは、読み出し、“０”再書き込み、“１”再書き込みの独立した３つの動作より成る。

ここで、第１、第２のビット線ＢＬ、／ＢＬと、第１、第２の出力線／ＲＤＱ、ＲＤＱとの間には、貫通パスは存在しない（少なくともＭＯＳトランジスタのゲート絶縁膜で絶縁されている）。

このため、第１、第２の出力線／ＲＤＱ、ＲＤＱをディスチャージして第１、第２のビット線ＢＬ、／ＢＬの信号を第１、第２の出力線／ＲＤＱ、ＲＤＱに伝播する際に、第１、第２のビット線ＢＬ、／ＢＬの信号が接地電位Ｖｓｓから上昇しない。すなわち、比較例の図２で説明した点線で囲まれた範囲のビット線の電位の上昇を防止することができる。

これにより、第１のプレート線ＰＬを立ち下げるタイミングを、“０”書き込みの時間がほとんどゼロになるくらいまで（図４では時間ｔ３から時間ｔ３ａまで）、早めることが可能である。あるいは、第１のプレート線ＰＬを立ち下げるタイミングを、“０”書き込みの時間が完全に省略されるまで、早めることが可能である。すなわち、読み出しサイクルの時間がより短縮される。

以上のように、本実施例に係る強誘電体メモリ装置によれば、強誘電体メモリの読み出し動作のサイクルをより短縮することができる。

本実施例２では、実施例１と比較して、読み出し回路の構成が異なる強誘電体メモリ装置の例について説明する。

図５は、本発明の実施例２に係る強誘電体メモリ装置２００の構成の一例を示す回路図である。なお、図５において、図３に示す構成と同様の符号が付された構成は、実施例１の強誘電体メモリ装置１００の構成と同様の構成である。

図５に示すように、強誘電体メモリ装置２００は、第１の出力端子１ａと、第２の出力端子１ｂと、第１のビット線ＢＬと、第２のビット線／ＢＬと、第１のメモリセルＭ１と、第２のメモリセルＭ２と、センスアンプＳＡと、読み出し回路２０３と、を備える。

この強誘電体キャパシタ２００は、実施例１の強誘電体メモリ装置１００と比較して、読み出し回路２０３の構成が異なり、その他の構成は、同様である。

この読み出し回路２０３は、第１のＭＯＳトランジスタ２００Ｔ１と、第２のＭＯＳトランジスタ２００Ｔ２と、制御線ＲＣＳＬと、第１の出力線／ＲＤＱと、第２の出力線ＲＤＱと、を有する。

第１の出力線／ＲＤＱは、第１の出力端子１ａに接続されている。

第２の出力線ＲＤＱは、第２の出力端子１ｂに接続されている。

第１のＭＯＳトランジスタ２００Ｔ１は、第１の出力線／ＲＤＱと制御線ＲＣＳＬとの間に接続され、第１のビット線ＢＬにゲートが接続されている。

第２のＭＯＳトランジスタ２００Ｔ２は、第２の出力線ＲＤＱと制御線ＲＣＳＬとの間に接続され、第２のビット線／ＢＬにゲートが接続されている。

ここで、第１、第２のＭＯＳトランジスタ２００Ｔ１、２００Ｔ２は、第１、第２のビット線ＢＬ、／ＢＬの電位に応じてオン／オフが制御される。第１、第２のビット線ＢＬ、／ＢＬ間に所定の電位差が生じている場合は、第１、第２のＭＯＳトランジスタ２００Ｔ１、２００Ｔ２の何れか一方のみがオンすることになる。これにより、第１、第２の出力線／ＲＤＱ、ＲＤＱの何れか一方が制御線ＲＣＳＬと電気的に導通する。

そこで、制御線ＲＣＳＬの電位を電源電位Ｖａａから接地電位Ｖｓｓに変移させることにより、制御線ＲＣＳＬと導通した出力線が接地電位Ｖｓｓにディスチャージされる。

次に、以上のような構成を有する強誘電体メモリ装置２００の読み出し動作の一例（２T/２C動作）について説明する。図６は、図５に示す強誘電体メモリ装置２００の読み出し動作のサイクルにおける各波形のタイミングチャートを示す図である。

図６に示すように、初期状態（書き込み完了後の状態）では、ビット線ＢＬ、／ＢＬ、第１、第２の出力線／ＲＤＱ、ＲＤＱ、および制御線ＲＣＳＬは、接地電位Ｖａａにプリチャージされている。

まず、実施例１と同様に、第１、第２のワード線ＷＬ１、ＷＬ２の電位を“Ｌｏｗ”レベル（接地電位Ｖｓｓ）から“Ｈｉｇｈ”レベル（電源電位Ｖａａ）に上昇させる。これにより、第１、第２の選択ＭＯＳトランジスタＭ１Ｔ、Ｍ２Ｔをオンさせる（時間ｔｘ）。

次に、第１、第２のプレート線ＰＬ、／PLの電位を接地電位Ｖｓｓから電源電位Ｖａａに制御するとにより、メモリセルＭ１、Ｍ２に記憶されたデータに応じた電位がビット線ＢＬ、／ＢＬに読み出される（時間ｔ０〜）。このとき、反転データが書き込まれる方向に電圧が印加されたメモリセルは、記憶していたデータが破壊されてしまうことになる。しかし、実施例１と同様に、 “１”再書き込みにより、上記読み出しで破壊されたデータは、修復される。

そして、実施例１と同様に、センスアンプＳＡによって、第１、第２のビット線ＢＬ、／ＢＬの電位差が所定のレベルまで増幅される（時間ｔ１）。

すなわち、例えば、制御線ＲＣＳＬの電位を第１の制御電位（電源電位Ｖaa）にした状態で、第１の強誘電体キャパシタＣ１に記憶された第１のデータに応じて第１のビット線ＢＬを第１のデータ電位に変移させるとともに、該第１のデータの論理を反転した第２のデータに応じて第２のビット線／ＢＬを第２のデータ電位に変移させる。

なお、第１のデータ電位は、電源電位または接地電位の何れか一方であり、第２のデータ電位は、電源電位または接地電位の残りの他方である。

この時間ｔ１で、第１、第２のビット線ＢＬ、／ＢＬの電位に応じて、第１、第２のＭＯＳトランジスタ２００Ｔ１、２００Ｔ２のオン／オフが制御される。これにより、第１、第２のビット線ＢＬ、／ＢＬのうち何れか一方が、制御線ＲＣＳＬに電気的に導通することになる。

次に、制御線ＲＣＳＬの電位を該第１の制御電位（電源電位Ｖａａ）から該第１の制御電位よりも低い第２の制御電位（接地電位Ｖｓｓ）に変位させる（時間ｔ２）。これにより、制御線ＲＣＳＬと電気的に導通した出力線が、接地電位Ｖｓｓにディスチャージされる。

すなわち、第１のビット線ＢＬの電位が電源電位Ｖａａであり、第２のビット線／ＢＬの電位が接地電位Ｖａａならば、時間ｔ２において、第１の出力線／ＲＤＱが接地電位Ｖｓｓにディスチャージされる。一方、第１のビット線ＢＬの電位が接地電位Ｖｓｓであり、第２のビット線／ＢＬの電位が電源電位Ｖａａならば第２の出力線ＲＤＱが接地電位Ｖｓｓにディスチャージされる。

このようにして、第１、第２ビット線ＢＬ、／ＢＬの電位に応じた電位が第１、第２の出力線／ＲＤＱ、ＲＤＱに伝えられる（時間ｔ２〜）。これにより、第１、第２のメモリセルＭ１、Ｍ２から読み出されたデータに対応する信号として出力端子１ａ、１ｂから出力される。

そして、実施例１と同様に、この第１、第２の出力線ＲＤＱ、／ＲＤＱの電位は、別のセンスアンプ（図示せず）によって増幅・維持される。その後、出力端子１ａ、１ｂの信号が読み出しされる。

一方、センスアンプＳＡの駆動により第１、第２のビット線ＢＬ、／ＢＬが電源電位Ｖａａ、接地電位Ｖｓｓ、または接地電位Ｖｓｓ、電源電位Ｖａａに制御される期間（時間ｔ１〜ｔ３ａ）は、データ“０”を記憶していたメモリセルに対して“０”再書き込みが行われている。

その後、例えば、センスアンプＳＡを駆動した状態で、第１のプレート線ＰＬの電位を接地電位Ｖｓｓに落とすと、データ“１”を記憶していたメモリセルに対して“１”再書き込みが始まる（時間ｔ３ａ〜）。センスアンプＳＡが非活性化され、第１、第２のビット線ＢＬ、／ＢＬの両者がＶｓｓに落とされるまで、この“１”再書き込みが続く（〜時間ｔ４）。

以上のように、強誘電体メモリ装置２００の読み出しサイクルは、読み出し、“０”再書き込み、“１”再書き込みの独立した３つの動作より成る。

ここで、第１、第２のビット線ＢＬ、／ＢＬと、第１、第２の出力線／ＲＤＱ、ＲＤＱとの間には、貫通パスは存在しない（少なくともＭＯＳトランジスタのゲート絶縁膜で絶縁されている）。

このため、第１、第２の出力線／ＲＤＱ、ＲＤＱをディスチャージして第１、第２のビット線ＢＬ、／ＢＬの信号を第１、第２の出力線ＲＤＱ、／ＲＤＱに伝播する際に、第１、第２のビット線ＢＬ、／ＢＬの信号が接地電位Ｖｓｓから上昇しない。すなわち、比較例の図２で説明した点線で囲まれた範囲のビット線の電位の上昇を防止することができる。

これにより、第１のプレート線ＰＬを立ち下げるタイミングを、“０”書き込みの時間がほとんどゼロになるくらいまで（図６では時間ｔ３から時間ｔ３ａまで）、あるいは完全に省略されるまで、早めることが可能である。すなわち、読み出しサイクルの時間がより短縮される。

以上のように、本実施例に係る強誘電体メモリ装置によれば、“０”再書き込みを省略することで、強誘電体メモリの読み出し動作のサイクルをより短縮することができる。

以上の各実施例では、第１のプレート線と第２のプレート線とが別々に設けられている場合について説明した。しかし、第１のプレート線と第２のプレート線とが共通に接続されていてもよい。

以上の各実施例では、第１のメモリセルＭ１と第２のメモリセルＭに相補的な（反転した）データが書かれている、２つのセルに１ビットのデータを保持する２T/２C動作の場合について説明した。本発明は１つのセルに１ビットのデータを保持する１T/１C動作に対しても適用可能である。

例えば、第２のワード線ＷＬ２の電位を“Ｌｏｗ”レベルに固定して第２の選択ＭＯＳトランジスタをオフした状態で、ダミーキャパシタ、ダミー強誘電体キャパシタ、または電源から共有された参照電位を第２のビット線／ＢＬに印加するようにしてもよい。この参照電位は”１”に対応するビット線電位と”0”に対応するビット線電位の中間電位になるよう決定される。

この場合も、図４、６と同様に、センスアンプにより、第１のメモリセルＭ１の第１の強誘電体キャパシタＣ１に記憶されたデータに応じた電位に第１、第２のビット線ＢＬが制御される。そして、制御線ＲＣＳＬを制御することにより、第１のメモリセルＭ１の第１の強誘電体キャパシタＣ１に記憶されたデータに応じた信号が、第１、第２の出力端子１ａ、１ｂに出力されることになる。

比較例の強誘電体メモリ装置１００ａの構成の一例を示す回路図である。 図１に示す強誘電体メモリ装置１００ａの読み出し動作のサイクルにおける各波形のタイミングチャートを示す図である。 本発明の実施例１に係る強誘電体メモリ装置１００の構成の一例を示す回路図である。 図３に示す強誘電体メモリ装置１００の読み出し動作のサイクルにおける各波形のタイミングチャートを示す図である。 本発明の実施例２に係る強誘電体メモリ装置２００の構成の一例を示す回路図である。 図５に示す強誘電体メモリ装置２００の読み出し動作のサイクルにおける各波形のタイミングチャートを示す図である。

符号の説明

１ａ 第１の出力端子
１ｂ 第２の出力端子
２ａ 電源
２ｂ 接地
３、２０３ 読み出し回路
１００、１００ａ、２００ 強誘電体メモリ装置
ＢＬ 第１のビット線
／ＢＬ 第２のビット線
Ｃ１ 第１の強誘電体キャパシタ
Ｃ２ 第２の強誘電体キャパシタ
ＤＱ、／ＤＱ 出力線
Ｍ１ 第１のメモリセル
Ｍ２ 第２のメモリセル
Ｍ１Ｔ 第１の選択ＭＯＳトランジスタ
Ｍ２Ｔ 第２の選択ＭＯＳトランジスタ
／ＰＬ 第１のプレート線
ＰＬ 第２のプレート線
ＲＣＳＬ、ＣＳＬ 制御線
／ＲＤＱ 第１の出力線
ＲＤＱ 第２の出力線
ＳＡ センスアンプ
Ｔ１、２００Ｔ１ 第１のＭＯＳトランジスタ
Ｔ２、２００Ｔ２ 第２のＭＯＳトランジスタ
Ｔ３ 第３のＭＯＳトランジスタ
Ｔ４ 第４のＭＯＳトランジスタ
Ｔ５ 第５のＭＯＳトランジスタ
Ｔ６ 第６のＭＯＳトランジスタ
Ｔ１ａ、Ｔ１ｂ ｎＭＯＳトランジスタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線

Claims (5)

1. 第１のビット線と、
   第２のビット線と、
   前記第１のビット線と第１のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第１の強誘電体キャパシタと、
   前記第２のビット線と第２のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第２の強誘電体キャパシタと、
   前記第１のビット線と前記第２のビット線との間に接続され、前記第１のビット線と前記第２のビット線との間の電位差を増幅するセンスアンプと、
   第１の出力端子と、
   第２の出力端子と、
   電源に一端が接続され、前記第１の出力端子に他端が接続された第１の出力線と、
   前記電源に一端が接続され、前記第２の出力端子に他端が接続された第２の出力線と、 前記第１の出力線と接地との間に接続され、前記第１のビット線にゲートが接続された第１のＭＯＳトランジスタと、
   前記第１の出力線と前記接地との間で、前記第１のＭＯＳトランジスタと直列に接続された第２のＭＯＳトランジスタと、
   前記第２の出力線と前記接地との間に接続され、前記第２のビット線にゲートが接続された第３のＭＯＳトランジスタと、
   前記第２の出力線と前記接地との間で、前記第３のＭＯＳトランジスタと直列に接続された第４のＭＯＳトランジスタと、を備え、
   前記第１の強誘電体キャパシタに記憶された第１のデータに応じて前記第１のビット線を第１のデータ電位に変移させるとともに、前記第１のデータの論理を反転した第２のデータに応じて前記第２のビット線を第２のデータ電位に変移させた後、前記第２のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタをオンさせる
   ことを特徴とする強誘電体メモリ装置。
2. 前記電源と前記第１の出力線との間に接続され、ゲートが前記接地に接続されたｐ型の第５のＭＯＳトランジスタと、
   前記電源と前記第２の出力線との間に接続され、ゲートが前記接地に接続されたｐ型の第６のＭＯＳトランジスタと、をさらに備え、
   前記第１ないし第４のＭＯＳトランジスタは、ｎ型のＭＯＳトランジスタである
   ことを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記第１ないし第４のＭＯＳトランジスタは、前記第５および前記第６のＭＯＳトランジスタよりもサイズが大きい
   ことを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 前記第５のＭＯＳトランジスタのサイズと前記第６のＭＯＳトランジスタのサイズは、等しい
   ことを特徴とする請求項３に記載の強誘電体メモリ装置。
5. 第１のビット線と、
   第２のビット線と、
   前記第１のビット線と第１のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第１の強誘電体キャパシタと、
   前記第２のビット線と第２のプレート線との間に接続され、印加された電圧とその電圧の向きによる分極状態に応じてデータを記憶する第２の強誘電体キャパシタと、
   前記第１のビット線と前記第２のビット線との間に接続され、前記第１のビット線と前記第２のビット線との間の電位差を増幅するセンスアンプと、
   第１の出力端子と、
   第２の出力端子と、
   前記第１の出力端子に接続された第１の出力線と、
   前記第２の出力端子に接続された第２の出力線と、
   前記第１の出力線と制御線との間に接続され、前記第１のビット線にゲートが接続された第１のＭＯＳトランジスタと、
   前記第２の出力線と前記制御線との間に接続され、前記第２のビット線にゲートが接続された第２のＭＯＳトランジスタと、を備え、
   前記制御線の電位を第１の制御電位にした状態で、前記第１の強誘電体キャパシタに記憶された第１のデータに応じて前記第１のビット線を第１のデータ電位に変移させるとともに、前記第１のデータの論理を反転した第２のデータに応じて前記第２のビット線を第２のデータ電位に変移させた後、前記制御線の電位を前記第１の制御電位よりも低い第２の制御電位に変移させる
   ことを特徴とする強誘電体メモリ装置。

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