JP2008016145A - 半導体記憶装置 - Google Patents
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Abstract
【課題】オーバードライブによるノイズの発生を抑制することにより、データ反転による誤動作を防止しつつ、高速なセンス動作を実現可能な半導体記憶装置を提供する。
【解決手段】センスアンプSAに高位側書き込み電位VARY及び低位側書き込み電位VSSAをそれぞれ供給するトランジスタ11,12と、センスアンプSAにオーバードライブ電位VODを供給するオーバードライブトランジスタ13と、トランジスタ13のゲート−ソース間電圧を段階的に変化させる制御回路100とを備える。このように、オーバードライブ電位への引き上げを急激に行うのではなく、段階的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減され、データ反転による誤動作が防止される。
【選択図】図1
【解決手段】センスアンプSAに高位側書き込み電位VARY及び低位側書き込み電位VSSAをそれぞれ供給するトランジスタ11,12と、センスアンプSAにオーバードライブ電位VODを供給するオーバードライブトランジスタ13と、トランジスタ13のゲート−ソース間電圧を段階的に変化させる制御回路100とを備える。このように、オーバードライブ電位への引き上げを急激に行うのではなく、段階的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減され、データ反転による誤動作が防止される。
【選択図】図1
Description
本発明は半導体記憶装置に関し、特に、センス動作が高速化された半導体記憶装置に関する。
DRAM(Dynamic Random Access Memory)などの半導体記憶装置においては、メモリセルから読み出された微小信号を増幅するために、ビット線対ごとにセンスアンプが設けられている。センスアンプは、一方のビット線を高位側書き込み電位(ハイレベル)まで引き上げ、他方のビット線を低位側書き込み電位(ローレベル)まで引き下げる必要があることから、活性化時において高位側書き込み電位及び低位側書き込み電位が供給される構造を有している。
近年においては、一方のビット線をより高速に高位側書き込み電位まで引き上げるため、オーバードライブ方式が用いられることがある(特許文献1〜3参照)。オーバードライブ方式とは、センス動作の初期において、高位側書き込み電位よりも高いオーバードライブ電位をセンスアンプに供給する方式であり、これを採用することによりセンス動作を高速化することができる。
しかしながら、オーバードライブを行うと、低位側書き込み電位まで引き下げられる他のビット線にノイズが重畳しやすくなる。つまり、図9に示すように、物理的に隣り合うビット線Bi,Bi+1の一方が高位側書き込み電位(ハイレベル)に駆動され、他方が低位側書き込み電位(ローレベル)に駆動されるケースを想定すると、ビット線Biがオーバードライブ電位へ引き上げられる際、ビット線間容量C1を介して隣接するビット線Bi+1の電位が引き上げられてしまう。その他、ビット線間には、非選択状態である多数のワード線Wxを介した容量C2や、基板を介した容量C3なども存在するため、ビット線Bi+1の信号量が不足している場合にはデータが反転するおそれが生じる。
このような問題を解決するためには、オーバードライブを行うためのトランジスタ(オーバードライブトランジスタ)の駆動能力を小さく設計すればよいが、この場合には、オーバードライブ方式による効果が大幅に低減し、センス動作の十分な高速化が図れないという問題が生じる。
特開2005−222580号公報
特開2001−35164号公報
特開平10−269771号公報
このように、オーバードライブ方式を採用するとセンス動作を高速ができる反面、場合によっては、他のビット線のデータを反転させてしまうことがあった。本発明は、このような問題を解決すべくなされたものであって、オーバードライブによるノイズの発生を抑制することにより、データ反転による誤動作を防止しつつ、高速なセンス動作を実現可能な半導体記憶装置を提供することを目的とする。
本発明による半導体記憶装置は、一対のビット線の一方に高位側書き込み電位を供給し、他方に低位側書き込み電位を供給するセンスアンプと、センスアンプに高位側書き込み電位を供給する第1のドライバトランジスタと、センスアンプに低位側書き込み電位を供給する第2のドライバトランジスタと、センスアンプに高位側書き込み電位よりも高いオーバードライブ電位を供給するオーバードライブトランジスタと、第1のドライバトランジスタ、第2のドライバトランジスタ及びオーバードライブトランジスタの動作を制御する制御回路とを備え、制御回路はオーバードライブトランジスタのゲート−ソース間電圧及びゲート−ドレイン間電圧の少なくとも一方を段階的又は連続的に変化させること特徴とする。
本発明によれば、オーバードライブトランジスタのゲート−ソース間電圧及びゲート−ドレイン間電圧の少なくとも一方を段階的又は連続的に変化させていることから、オーバードライブトランジスタによる駆動も段階的又は連続的に行われる。つまり、オーバードライブ電位への引き上げを急激に行うのではなく、段階的又は連続的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減される。しかも、オーバードライブトランジスタの駆動能力が段階的又は連続的に上昇することから、始めからオーバードライブトランジスタの駆動能力を小さく設定した場合と比べて、高速なセンス動作を行うことが可能となる。
このような制御を可能とするためには、例えば、オーバードライブトランジスタを駆動するドライバ回路の電源電圧を段階的又は連続的に変化させればよい。ドライバ回路の電源電圧を段階的に変化させるためには、ドライバ回路の少なくとも一方の電源電位を段階的に切り替える切り替え回路を設ければよく、ドライバ回路の電源電圧を連続的に変化させるためには、ドライバ回路と少なくとも一方の電源電位が供給される配線との間に抵抗を接続すればよい。
或いは、オーバードライブ電位が供給される配線とオーバードライブトランジスタとの間に接続された第1の電源供給トランジスタと、オーバードライブ電位よりも低い補助電位が供給される配線とオーバードライブトランジスタとの間に接続された第2の電源供給トランジスタを用い、第1の電源供給トランジスタに先立って第2の電源供給トランジスタをオンさせても構わない。
本発明においてオーバードライブトランジスタの導電型は、Pチャンネル型であっても構わないし、Nチャンネル型であっても構わない。
このように、本発明によれば、オーバードライブによるノイズの発生が抑制されることから、データの反転を防止しつつ、高速なセンス動作を実現することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい第1の実施形態による半導体記憶装置の主要部を示す回路図である。
本実施形態による半導体記憶装置は一例としてDRAMであり、図1に示すように、ビット線BLとワード線WL0との交点、並びに、ビット線/BLとワード線WL1との交点には、それぞれメモリセルMCが配置されている。ビット線BLとビット線/BLは対を成し、センスアンプSAによってこれら一対のビット線BL,/BLの一方に高位側書き込み電位が供給され、他方に低位側書き込み電位が供給される。当然ながら、実際にはこれ以外のビット線及びワード線も多数設けられ、対応する交点にメモリセルがそれぞれ配置されているが、図1ではこれらを省略してある。
メモリセルMCは、図2に示すように、ビット線BLとプレート配線PLとの間に直列接続されたセルトランジスタTr及びセルキャパシタCによって構成され、セルトランジスタTrのゲート電極は対応するワード線WL0に接続されている。これにより、ワード線WL0がハイレベルとなると、対応するセルトランジスタTrがオンし、セルキャパシタCが対応するビット線BLに接続されることになる。ワード線の選択は、図1に示すロウデコーダXDECによって行われ、ロウアドレスADDの値に応じて所定のワード線がハイレベルとなる。
メモリセルMCにデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタCに高位側書き込み電位又は低位側書き込み電位を供給する。後述するように、本実施形態では高位側書き込み電位をVARYと表記し、例えば1.4Vに設定される。また、低位側書き込み電位をVSSAと表記し、例えば0V(接地電位)に設定される。
一方、メモリセルMCからデータを読み出す際には、ビット線BLを中間電位、すなわち(VARY−VSSA)/2(例えば0.7V、以下単に「VARY/2」と表記する)にプリチャージした後、セルトランジスタTrをオンさせる。これにより、セルキャパシタCに高位側書き込み電位が書き込まれていた場合には、ビット線BLの電位は中間電位から僅かに上昇し、セルキャパシタCに低位側書き込み電位が書き込まれていた場合には、ビット線BLの電位は中間電位から僅かに低下する。
このようなデータの書き込み及びデータの読み出しに伴うビット線BLの駆動は、センスアンプSAによって行われる。
図1に示すように、センスアンプSAは4つのノードa,b,c,dを備えている。これらノードのうちa及びbは電源ノードであり、それぞれ高位側駆動配線SAP及び低位側駆動配線SANに接続されている。一方、c及びdは信号ノードであり、それぞれビット線BL,/BLに接続されている。
図3は、センスアンプSAの回路図である。
図3に示すように、センスアンプSAは、PチャンネルMOSトランジスタ111,112とNチャンネルMOSトランジスタ113,114によって構成されている。PチャンネルMOSトランジスタ111とNチャンネルMOSトランジスタ113は、電源ノードaと電源ノードbとの間に直列接続されており、これらの接点が一方の信号ノードcに接続され、これらのゲート電極が他方の信号ノードdに接続されている。同様に、PチャンネルMOSトランジスタ112とNチャンネルMOSトランジスタ114も、電源ノードaと電源ノードbとの間に直列接続されており、これらの接点が一方の信号ノードdに接続され、これらのゲート電極が他方の信号ノードcに接続されている。
このようなフリップフロップ構造により、高位側駆動配線SAP及び低位側駆動配線SANに所定の電位が供給されている状態においてビット線対BL,/BLに電位差が生じると、ビット線対の一方には高位側駆動配線SAPの電位が供給され、ビット線対の他方には低位側駆動配線SANの電位が供給されることになる。後述するように、本実施形態では、高位側駆動配線SAPには高位側書き込み電位VARYが供給され、低位側駆動配線SANには低位側書き込み電位VSSAが供給される。さらに、センス動作の初期においては、高位側駆動配線SAPに高位側書き込み電位VARYよりも高いオーバードライブ電位VODが一時的に供給される。
図1に戻って、センスアンプSAを駆動する各種回路について説明する。
図1に示すように、高位側駆動配線SAPを駆動する回路は、高位側書き込み電位VARYを供給するドライバトランジスタ11と、オーバードライブ電位VODを供給するオーバードライブトランジスタ13によって構成されている。また、低位側駆動配線SANを駆動する回路は、低位側書き込み電位VSSAを供給するドライバトランジスタ12である。これらトランジスタ11〜13の動作は、制御回路100によって制御される。制御回路100は、後述するタイミング制御部10、ドライバ回路20及び切り替え回路30を含んでいる。
上述したように、オーバードライブ電位VODは、高位側書き込み電位VARYよりも高い電位(例えば1.8V)であり、センス動作の初期において一時的に供給される。本実施形態では、ドライバトランジスタ11についてはNチャンネル型MOSトランジスタが用いられており、オーバードライブトランジスタ13についてはPチャンネル型MOSトランジスタが用いられているが、本発明においてこれらトランジスタの導電型がこれに限定されるものではない。
ドライバトランジスタ11は、高位側書き込み電位VARYが供給される配線と高位側駆動配線SAPとの間に接続されており、そのゲートには、タイミング制御部10からの活性化信号ACT4が供給される。したがって、ドライバトランジスタ11がオンすると、高位側駆動配線SAPには高位側書き込み電位VARYが供給されることになる。
一方、オーバードライブトランジスタ13は、オーバードライブ電位VODが供給される配線と高位側駆動配線SAPとの間に接続されており、そのゲートには、タイミング制御部10からの活性化信号ACT2がドライバ回路20を介して供給される。ドライバ回路20は、オーバードライブトランジスタ13を駆動するための回路であり、したがって、実際にはドライバ回路20の出力信号ACT2aがオーバードライブトランジスタ13のゲートに供給されることになる。オーバードライブトランジスタ13がオンすると、高位側駆動配線SAPにはオーバードライブ電位VODが供給されることになるが、ドライバ回路20の電源電圧はセンスアンプSAの活性化時において切り替えられるため、オーバードライブトランジスタ13の駆動能力は段階的に変化する。
ドライバ回路20の動作電圧は電源ノード20a,20b間に供給され、電源ノード20aはオーバードライブ電位VODに接続される一方、電源ノード20bは切り替え回路30に接続されている。
図1に示すように、切り替え回路30は、ゲート電圧発生回路31と、電源ノード20bと接地電位VSSが供給される配線との間に接続されたトランジスタ32と、電源ノード20bとゲート電圧発生回路31との間に接続されたトランジスタ33と、インバータ34とを備えている。
ゲート電圧発生回路31は、接地電位VSSよりも高い中間ゲート電位VSGを発生する回路である。中間ゲート電位VSGのレベルとしては、オーバードライブ電位VODとの差(VOD−VGS)がオーバードライブトランジスタ13のしきい値電圧を超える範囲に設定されている。また、トランジスタ32のゲートには、タイミング制御部10からの活性化信号ACT3が供給され、トランジスタ33のゲートにはインバータ34によって活性化信号ACT3の反転信号が供給される。これにより、活性化信号ACT3がハイレベルである期間においては、ドライバ回路20の電源ノード20bには接地電位VSSが供給され、活性化信号ACT3がローレベルである期間においては、ドライバ回路20の電源ノード20bには中間ゲート電位VSGが供給されることになる。
一方、図1に示すように、低位側駆動配線SANを駆動ドライバトランジスタ12は、低位側書き込み電位VSSAが供給される配線と低位側駆動配線SANとの間に接続されており、そのゲートには、タイミング制御部10からの活性化信号ACT1が供給される。したがって、ドライバトランジスタ11がオンすると、低位側駆動配線SANには低位側書き込み電位VSSAが供給されることになる。
特に限定されるものではないが、低位側書き込み電位VSSAは、半導体記憶装置の内部で生成される内部電位ではなく、外部端子を介して供給される電位であることが好ましい。これは、外部端子より供給される電位は、内部生成される電位と比べて負荷の増大による電位変動が少ないため、低位側書き込み電位VSSAを外部端子から供給すれば、センス動作の開始時における低位側書き込み電位VSSAの浮き上がりをある程度抑制することができるからである。具体的な電位については、接地電位VSSと同じに設定すればよい。
以上が本実施形態による半導体記憶装置の主要部の構成である。次に、本実施形態による半導体記憶装置の動作について説明する。
図4は、本実施形態による半導体記憶装置の動作を示す波形図である。
まず、時刻t10以前にビット線対BL,/BLをVARY/2にプリチャージしておく。そして、時刻t10においてロウアドレスADDが所定の値となると、これに対応するワード線WL0が立ち上がる。活性化されたワード線WL0のレベルは、オーバードライブ電位VODよりもさらに高い電位(VPP)まで高められる。これにより、メモリセルMCに含まれるセルトランジスタTrがオンするため、セルキャパシタCとビット線BL(又はビット線/BL)とが短絡され、ビット線BL(又はビット線/BL)の電位が変化する。図4では、着目するビット線BLが中間電位VARY/2から僅かに上昇するケースを示している。
次に、時刻t11において活性化信号ACT1をハイレベルに活性化させる。これによりドライバトランジスタ12がオンするため、低位側駆動配線SANは低位側書き込み電位VSSAへと駆動される。これにより、センスアンプSAはセンス動作を開始する。但し、この時点では高位側駆動配線SAPが駆動されていないため、センスアンプSAはビット線対BL,/BLの一方を引き下げることしかできず、他方を引き上げることはできない。このように、低位側駆動配線SANを先に駆動しているのは、NチャンネルMOSトランジスタに比べてPチャンネルMOSトランジスタの方が特性ばらつきが大きいため、センスアンプSAを構成する4つのトランジスタを全て同時に動作させると、センス動作が安定しないおそれがあるからである。
低位側駆動配線SANの駆動がある程度進んだ後、時刻t12において活性化信号ACT2をローレベルに活性化させる。この時、活性化信号ACT3についてはローレベルに設定しておく。これによりオーバードライブトランジスタ13がオンするため、高位側駆動配線SAPはオーバードライブ電位VODへと駆動され、センス動作がさらに進む。つまり、センスアンプSAはビット線対BL,/BLの一方を引き下げ、他方を引き上げる。
但し、この時点では、活性化信号ACT3がローレベルであることから、切り替え回路30内のトランジスタ32はオフ、トランジスタ33はオンとなっている。したがって、ドライバ回路20の電源ノード20bには、ゲート電圧発生回路31によって生成された中間ゲート電圧VSGが供給されており、このためドライバ回路20の出力信号ACT2aのレベルも中間ゲート電圧VSGとなる。つまり、オーバードライブトランジスタ13のゲート−ソース間電圧は、VOD−VSGとなる。上述の通り、中間ゲート電位VSGとオーバードライブ電位VODとの差(VOD−VSG)は、オーバードライブトランジスタ13のしきい値電圧を超えていることから、オーバードライブトランジスタ13はオン状態となるものの、オーバードライブトランジスタ13のゲートに接地電位VSSが供給されている場合と比べてゲート−ソース間電圧が小さいことから、オーバードライブトランジスタ13のオン電流はある程度制限される。
このため、高位側駆動配線SAPの電位は、急激にオーバードライブ電位VODまで引き上げられるのではなく、比較的緩やかに上昇する。したがって、寄生容量を介して隣接するビット線などに与える影響は十分に低減される。
高位側駆動配線SAPの駆動がある程度進んだ後、時刻t13において活性化信号ACT3をハイレベルに変化させる。これにより、切り替え回路30内のトランジスタ32がオン、トランジスタ33がオフとなることから、ドライバ回路20の電源ノード20bに与えられる電位は接地電位VSSに切り替わる。このため、ドライバ回路20の出力信号ACT2aのレベルも接地電位VSSとなり、オーバードライブトランジスタ13のゲート−ソース間電圧は、VOD−VSSとなる。これにより、オーバードライブトランジスタ13の駆動能力が高められる。その結果、高位側駆動配線SAPはオーバードライブ電位VODへとより強力に駆動され、センス動作がさらに進む。
そして、時刻t14において活性化信号ACT4をハイレベルに活性化させるとともに、活性化信号ACT2をハイレベルに非活性化させる。これによりオーバードライブ動作が終了し、高位側駆動配線SAPは高位側書き込み電位VARYへと駆動されることになる。
このような動作により、最終的にセンスアンプSAは、ビット線対BL,/BLの一方を低位側書き込み電位VSSAまで引き下げ、他方を高位側書き込み電位VARYまで引き上げる。したがって、読み出しによって破壊されたメモリセルMCのデータがリストアされることになる。
以上説明したように、本実施形態によれば、オーバードライブトランジスタ13のゲート−ソース間電圧を2段階に変化させ、これによって駆動能力を調整していることから、オーバードライブによるノイズの発生が抑制される。このため、ノイズによるデータの反転を防止しつつ、高速なセンス動作を実現することが可能となる。
尚、オーバードライブトランジスタ13の駆動能力を段階的に高める方法としては、駆動能力の異なる複数のオーバードライブトランジスタを並列接続し、これらを順次導通させる方法も考えられる。しかしながら、この方法では、設計時に駆動能力を調整しようとすると、トランジスタレベルにまで遡って設計変更を行う必要がある。この点、本実施形態では、中間ゲート電位VSGのレベルによって駆動能力の調整が可能であることから、上層配線のマスクパターンを若干変更するだけで済む。このため、設計時における駆動能力の調整を容易に行うことが可能となる。
次に、本発明の好ましい第2の実施形態について説明する。
図5は、本発明の好ましい第2の実施形態による半導体記憶装置の主要部を示す回路図である。
本実施形態による半導体記憶装置は、制御回路100に含まれる切り替え回路30が抵抗40に置き換えられている点において、上述した第1の実施形態による半導体記憶装置と相違する。その他の点については、第1の実施形態による半導体記憶装置と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図5に示すように、本実施形態において用いられる抵抗40は、ドライバ回路20の電源ノード20bと接地電位VSSが供給される配線との間に接続されている。抵抗40は、不可避的に生じる配線抵抗よりも十分に大きな値を有していれば、その構成については特に限定されない。したがって、高抵抗材料を用いて抵抗値を確保しても構わないし、配線パターンを蛇行させることにより抵抗値を確保しても構わない。さらには、電源ノード20bと接地電位VSSが供給される配線とを接続する配線パターンを通常の配線パターンよりも十分に細く設計することによって、抵抗値を確保しても構わない。
図6は、本実施形態による半導体記憶装置の動作を示す波形図である。
図6に示すように、本実施形態では、時刻t12において活性化信号ACT2がローレベルに活性化すると、ドライバ回路20の出力信号ACT2aが接地電位VSSまで緩やかに低下する。出力信号ACT2aの低下速度は、抵抗40の抵抗値によって調整することができる。
これにより、本実施形態においては、オーバードライブトランジスタ13のゲート−ソース間電圧が連続的に変化することから、オーバードライブトランジスタ13の駆動能力は徐々に高められることになる。したがって、上記実施形態と同様、オーバードライブによるノイズの発生が抑制される。
オーバードライブトランジスタ13の駆動能力が変化するスピードは、抵抗40の抵抗値によって調整可能である。したがって、例えば電源ノード20bと接地電位VSSが供給される配線とを接続する配線パターンとして上位の配線層を用い、その一部を細くすることによって抵抗40を付加した場合、上層配線のマスクパターンを若干変更するだけで、オーバードライブトランジスタ13の駆動能力の変化スピードを調整することが可能となる。
次に、本発明の好ましい第3の実施形態について説明する。
図7は、本発明の好ましい第3の実施形態による半導体記憶装置の主要部を示す回路図である。
本実施形態による半導体記憶装置は、制御回路100からドライバ回路20及び切り替え回路30が削除され、代わりに切り替え回路50が設けられている点において、上述した第1の実施形態による半導体記憶装置と相違する。その他の点については、第1の実施形態による半導体記憶装置と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図7に示すように、本実施形態において用いられる切り替え回路50は、オーバードライブ電位VODが供給される配線とオーバードライブトランジスタ13との間に接続された電源供給トランジスタ51と、補助電位VSが供給される配線とオーバードライブトランジスタ13との間に接続された電源供給トランジスタ52とを備えている。電源供給トランジスタ51のゲートには、タイミング制御部10からの活性化信号ACT5が供給され、電源供給トランジスタ52のゲートには、タイミング制御部10からの活性化信号ACT6が供給される。
補助電位VSは、オーバードライブ電位VODよりも低い電位であり、好ましくは高位側書き込み電位VARYよりも高い電位である。但し、補助電位VSと高位側書き込み電位VARYとが同電位であっても構わない。
図8は、本実施形態による半導体記憶装置の動作を示す波形図である。
図8に示すように、本実施形態では、時刻t13以前において活性化信号ACT5はハイレベル、活性化信号ACT6はローレベルとなっている。したがって、時刻t13以前においては、オーバードライブトランジスタ13のソースには補助電位VSが与えられている。このため、時刻t12においてオーバードライブトランジスタ13がオンすると、高位側駆動配線SAPは、オーバードライブトランジスタ13を介して補助電位VSに接続されることになる。上述の通り、補助電位VSは、オーバードライブ電位VODよりも低い電位であることから、高位側駆動配線SAPはある程度緩やかに駆動される。
そして、時刻t13になると活性化信号ACT5はローレベル、活性化信号ACT6はハイレベルに変化する。これにより、オーバードライブトランジスタ13のソース電位はオーバードライブ電位VODに切り替わり、高位側駆動配線SAPは、オーバードライブ電位VODに駆動されることになる。その結果、高位側駆動配線SAPはより強力に駆動され、センス動作がさらに進む。
このように、本実施形態では、オーバードライブトランジスタ13のソース電位を切り替えることにより、オーバードライブトランジスタ13のゲート−ソース間電圧を2段階に変化させている。このような方法によっても、オーバードライブ動作の初期におけるノイズの発生が抑制されることから、ノイズによるデータの反転を防止しつつ、高速なセンス動作を実現することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、本発明の対象がDRAMである場合を例に説明したが、本発明の適用対象がDRAMに限定されるものではなく、センスアンプを備えている限り、他の半導体記憶装置に適用することも可能である。
また、第1及び第3の実施形態では、オーバードライブトランジスタ13のゲート−ソース間電圧を2段階に変化させているが、これを3段階以上に変化させても構わない。
さらに、第3の実施形態では、オーバードライブトランジスタ13のソース電位を段階的に変化させているが、これを連続的に変化させても構わない。この場合、オーバードライブトランジスタ13がオンした後、ソース電位が徐々に高くなるように構成すればよい。
さらに、第3の実施形態においては、オーバードライブトランジスタ13を省略することも可能である。但し、第3の実施形態においてオーバードライブトランジスタ13を省略すると、センスアンプ領域に高位側書き込み電位VRAY、オーバードライブ電位VOD及び補助電位VSを全て引き込む必要があるとともに、センスアンプ領域内に配置すべきトランジスタ数が増えてしまう。この点を考慮すれば、上記第3の実施形態のように構成することが好ましい。
さらに、上記各実施形態においては、オーバードライブトランジスタ13としてPチャンネル型MOSトランジスタを用いているが、本発明がこれに限定されるものではなく、Nチャンネル型MOSトランジスタを用いても構わない。この場合、高位側駆動配線SAPに接続される側がソースとなり、電源に接続される側がドレインとなることから、ゲート−ドレイン間電圧を段階的又は連続的に変化させればよい。
10 タイミング制御部
11,12 ドライバトランジスタ
13 オーバードライブトランジスタ
20 ドライバ回路
20a,20b 電源ノード
30 切り替え回路
31 ゲート電圧発生回路
32,33 トランジスタ
34 インバータ
40 抵抗
50 切り替え回路
51,52 電源供給トランジスタ
100 制御回路
111,112 PチャンネルMOSトランジスタ
113,114 NチャンネルMOSトランジスタ
BL,/BL ビット線
C セルキャパシタ
MC メモリセル
SA センスアンプ
SAN 低位側駆動配線
SAP 高位側駆動配線
Tr セルトランジスタ
11,12 ドライバトランジスタ
13 オーバードライブトランジスタ
20 ドライバ回路
20a,20b 電源ノード
30 切り替え回路
31 ゲート電圧発生回路
32,33 トランジスタ
34 インバータ
40 抵抗
50 切り替え回路
51,52 電源供給トランジスタ
100 制御回路
111,112 PチャンネルMOSトランジスタ
113,114 NチャンネルMOSトランジスタ
BL,/BL ビット線
C セルキャパシタ
MC メモリセル
SA センスアンプ
SAN 低位側駆動配線
SAP 高位側駆動配線
Tr セルトランジスタ
Claims (11)
- 一対のビット線の一方に高位側書き込み電位を供給し、他方に低位側書き込み電位を供給するセンスアンプと、
前記センスアンプに前記高位側書き込み電位を供給する第1のドライバトランジスタと、
前記センスアンプに前記低位側書き込み電位を供給する第2のドライバトランジスタと、
前記センスアンプに前記高位側書き込み電位よりも高いオーバードライブ電位を供給するオーバードライブトランジスタと、
前記第1のドライバトランジスタ、前記第2のドライバトランジスタ及び前記オーバードライブトランジスタの動作を制御する制御回路とを備え、
前記制御回路は、前記オーバードライブトランジスタのゲート−ソース間電圧及びゲート−ドレイン間電圧の少なくとも一方を段階的又は連続的に変化させること特徴とする半導体記憶装置。 - 前記オーバードライブトランジスタは、前記オーバードライブ電位が供給される配線と前記センスアンプとの間に接続されており、
前記制御回路は、前記オーバードライブトランジスタのゲート電位を段階的又は連続的に変化させることを特徴とする請求項1に記載の半導体記憶装置。 - 前記制御回路は、出力が前記オーバードライブトランジスタのゲートに接続されたドライバ回路と、前記ドライバ回路の電源電圧を段階的又は連続的に変化させる手段とを含んでいることを特徴とする請求項2に記載の半導体記憶装置。
- 前記手段は、前記ドライバ回路の少なくとも一方の電源電位を段階的に切り替える切り替え回路を含み、これにより前記オーバードライブトランジスタのゲート電位を段階的に変化させることを特徴とする請求項3に記載の半導体記憶装置。
- 前記手段は、前記ドライバ回路と少なくとも一方の電源電位が供給される配線との間に接続された抵抗を含み、これにより前記オーバードライブトランジスタのゲート電位を連続的に変化させることを特徴とする請求項3に記載の半導体記憶装置。
- 前記オーバードライブトランジスタは、一端が前記センスアンプに接続されており、
前記制御回路は、前記オーバードライブトランジスタの他端の電位を段階的又は連続的に変化させることを特徴とする請求項1に記載の半導体記憶装置。 - 前記制御回路は、前記オーバードライブ電位が供給される配線と前記オーバードライブトランジスタとの間に接続された第1の電源供給トランジスタと、前記オーバードライブ電位よりも低い補助電位が供給される配線と前記オーバードライブトランジスタとの間に接続された第2の電源供給トランジスタを含み、前記第1の電源供給トランジスタに先立って前記第2の電源供給トランジスタをオンさせることを特徴とする請求項6に記載の半導体記憶装置。
- 前記補助電位は、前記高位側書き込み電位よりも高い電位であることを特徴とする請求項7に記載の半導体記憶装置。
- 前記制御回路は、前記第2のドライバトランジスタ、前記オーバードライブトランジスタ及び前記第1のドライバトランジスタの順にオンさせることを特徴とする請求項1乃至8のいずれか一項に記載の半導体記憶装置。
- 一対のビット線の一方に高位側書き込み電位を供給し、他方に低位側書き込み電位を供給するセンスアンプと、
前記高位側書き込み電位、前記高位側書き込み電位よりも高いオーバードライブ電位、並びに、前記オーバードライブ電位よりも低い補助電位を受け、前記高位側駆動配線に対して、前記補助電位、前記オーバードライブ電位及び前記高位側書き込み電位をこの順に印加する手段と、
前記低位側書き込み電位を受け、前記低位側駆動配線に対して前記低位側書き込み電位を印加する手段とを備えることを特徴とする半導体記憶装置。 - 前記補助電位は、前記高位側書き込み電位よりも高い電位であることを特徴とする請求項10に記載の半導体記憶装置。
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