JP2010102808A - 半導体記憶装置 - Google Patents

Abstract

【課題】オーバードライブを行うセンスアンプを備えた半導体記憶装置において、オーバードライブ電位を安定化させる。
【解決手段】センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給する電源配線２１と、センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給する電源配線２２と、センスアンプＳＡにオーバードライブ電位ＶＯＤを供給する電源配線２３と、電源配線２１と電源配線２３との間に設けられた安定化容量３０とを備える。これにより、低位側書き込み電位ＶＳＳＡに与えられる容量値とオーバードライブ電位ＶＯＤに与えられる容量値が必然的に一致することから、センス動作の初期における低位側書き込み電位ＶＳＳＡの変動とオーバードライブ電位ＶＯＤの変動が相殺される。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、センスアンプを備える半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、メモリセルからビット線に読み出された信号を増幅するセンスアンプが備えられている。しかしながら、ビット線に読み出された信号は非常に微弱であることから、センスアンプによる増幅には比較的長い時間がかかってしまい、これがランダムアクセス時におけるアクセス速度を律速するという問題があった。

センス速度を向上させる技術としては、特許文献１に記載されているように、オーバードライブ電位を用いる方法が知られている。これは、センス動作の初期において高位側書き込み電位よりも高いオーバードライブ電位をセンスアンプに供給し、これによってセンス速度を向上させる技術である。
特開２０００−２２１０８号公報

しかしながら、センス動作時においては多数のセンスアンプが同時に活性化されることから、オーバードライブ電位は変動しやすいという問題があった。このような問題を解決するためには、オーバードライブ電位を生成する電源回路を大型化する方法が考えられるが、これはチップ面積の大幅な増大をもたらすため好ましくない。

或いは、オーバードライブ電位を安定化させるべく、安定化容量を用いる方法も考えられるが、安定化容量だけでオーバードライブ電位を安定化させるためには、かなり大きな容量値が必要となることから、この場合もチップ面積の大幅な増大をもたらしてしまう。しかも、センス動作の初期においては、低位側書き込み電位もオーバードライブ電位と同様に変動することから、低位側書き込み電位の変動量とオーバードライブ電位の変動量を合わせるためには、低位側書き込み電位に対しても同じ容量値の安定化容量を付加する必要があり、チップ面積のさらなる増大を招いてしまう。

尚、このような問題は、オーバードライブを行うセンスアンプに限らず、オーバードライブを行わないセンスアンプにおいても同様に生じる問題である。つまり、オーバードライブを行わないセンスアンプであっても、センス動作時においては多数のセンスアンプが同時に活性化されることから、各種駆動電位は変動しやすくなる。

本発明による半導体記憶装置は、対を成すビット線に現れる電位差を増幅するセンスアンプと、第１のドライバを介してセンスアンプに第１の電位を供給する第１の電源配線と、第２のドライバを介してセンスアンプに第２の電位を供給する第２の電源配線と、第１の電源配線と第２の電源配線との間に設けられた安定化容量とを備えることを特徴とする。

本発明においては、第３のドライバを介してセンスアンプに第３の電位を供給する第３の電源配線をさらに備え、第１の電位はビット線の低位側書き込み電位であり、第３の電位はビット線の高位側書き込み電位であり、第２の電位は前記高位側書き込み電位よりも高いオーバードライブ電位であることが好ましい。

本発明によれば、センスアンプの駆動電位である第１及び第２の電位間に安定化容量を設けていることから、これらに対して安定化容量を別個に設ける必要がなくなる。しかも、これら電位に与えられる容量値は必然的に一致することから、センス動作の初期における電位の変動が相殺される。これにより、チップ面積の増大を最小限に抑えつつ、センスアンプ駆動電位の変動を効果的に抑制することが可能となる。

特に、低位側書き込み電位を供給する第１の電源配線と、オーバードライブ電位を供給する第２の電源配線との間に安定化容量を設ければ、オーバードライブ電位の変動を効果的に抑制することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部を示す回路図である。

本実施形態による半導体記憶装置はＤＲＡＭであり、図１に示すように、ビット線ＢＬ０とワード線ＷＬ０との交点、並びに、ビット線ＢＬ１とワード線ＷＬ１との交点には、それぞれメモリセルＭＣ０，ＭＣ１が配置されている。ビット線ＢＬ０とビット線ＢＬ１は対を成し、センスアンプＳＡによってこれら一対のビット線ＢＬ０，ＢＬ１の一方に高位側書き込み電位が供給され、他方に低位側書き込み電位が供給される。当然ながら、実際にはこれ以外のビット線及びワード線も多数設けられ、対応する交点にメモリセルがそれぞれ配置されているが、図１ではこれらを省略してある。

メモリセルＭＣ０は、図２に示すように、ビット線ＢＬ０とプレート配線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するワード線ＷＬ０に接続されている。これにより、ワード線ＷＬ０がハイレベルとなると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬ０に接続されることになる。ワード線の選択は、図１に示すロウデコーダＸＤＥＣによって行われ、ロウアドレスＡＤＤの値に応じて所定のワード線がハイレベルとなる。

メモリセルＭＣ０にデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣに高位側書き込み電位又は低位側書き込み電位を供給する。後述するように、本実施形態では高位側書き込み電位をＶＡＲＹと表記し、例えば１．２Ｖに設定される。また、低位側書き込み電位をＶＳＳＡと表記し、例えば０Ｖ（接地電位）に設定される。このようなデータの書き込みに伴うビット線ＢＬ０，ＢＬ１の駆動は、センスアンプＳＡによって行われる。

一方、メモリセルＭＣ０からデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２（例えば０．６Ｖ、以下単に「ＶＢＬＰ」と表記する）にプリチャージした後、セルトランジスタＴｒをオンさせる。これにより、セルキャパシタＣに高位側書き込み電位が書き込まれていた場合には、ビット線ＢＬ０の電位は中間電位ＶＢＬＰから僅かに上昇し、逆に、セルキャパシタＣに低位側書き込み電位が書き込まれていた場合には、ビット線ＢＬ０の電位は中間電位ＶＢＬＰから僅かに低下する。このようにしてビット線ＢＬ０，ＢＬ１に生じた微小な電位差は、センスアンプＳＡによって増幅される。

図１に示すように、センスアンプＳＡは４つのノードａ，ｂ，ｃ，ｄを備えている。これらノードのうちａ及びｂは電源ノードであり、それぞれ高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに接続されている。一方、ｃ及びｄは信号ノードであり、それぞれビット線ＢＬ０，ＢＬ１に接続されている。

図３は、センスアンプＳＡの回路図である。

図３に示すように、センスアンプＳＡは、ＰチャンネルＭＯＳトランジスタ１１１，１１２とＮチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。ＰチャンネルＭＯＳトランジスタ１１１とＮチャンネルＭＯＳトランジスタ１１３は、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに共通接続されている。同様に、ＰチャンネルＭＯＳトランジスタ１１２とＮチャンネルＭＯＳトランジスタ１１４も、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに共通接続されている。

このようなフリップフロップ構造により、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに所定の電位が供給されている状態においてビット線対ＢＬ０，ＢＬ１に電位差が生じると、ビット線対の一方には高位側駆動配線ＳＡＰの電位が供給され、ビット線対の他方には低位側駆動配線ＳＡＮの電位が供給されることになる。後述するように、本実施形態では、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹが供給され、低位側駆動配線ＳＡＮには低位側書き込み電位ＶＳＳＡが供給される。さらに、センス動作の初期においては、高位側駆動配線ＳＡＰに高位側書き込み電位ＶＡＲＹよりも高いオーバードライブ電位ＶＯＤが一時的に供給される。

図１に戻って、低位側駆動配線ＳＡＮと電源配線２１との間には、ドライバ１１が接続されている。電源配線２１は低位側書き込み電位ＶＳＳＡが供給される配線であり、このためドライバ１１がオンすると、低位側駆動配線ＳＡＮには低位側書き込み電位ＶＳＳＡが供給されることになる。本実施形態では、Ｎチャンネル型ＭＯＳトランジスタによってドライバ１１が構成されている。したがって、ドライバ１１は制御信号１１ａがハイレベルになるとオンする。

また、高位側駆動配線ＳＡＰと電源配線２２との間には、ドライバ１２が接続されている。電源配線２２は高位側書き込み電位ＶＡＲＹが供給される配線であり、このためドライバ１２がオンすると、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹが供給されることになる。本実施形態では、Ｐチャンネル型ＭＯＳトランジスタによってドライバ１２が構成されている。したがって、ドライバ１２は制御信号１２ａがローレベルになるとオンする。

さらに、高位側駆動配線ＳＡＰと電源配線２３との間には、ドライバ１３が接続されている。電源配線２３はオーバードライブ電位ＶＯＤが供給される配線であり、このためドライバ１３がオンすると、高位側駆動配線ＳＡＰにはオーバードライブ電位ＶＯＤが供給されることになる。本実施形態では、Ｐチャンネル型ＭＯＳトランジスタによってドライバ１３が構成されている。したがって、ドライバ１３は制御信号１３ａがローレベルになるとオンする。オーバードライブ電位ＶＯＤは後述するＶＯＤジェネレータによって生成され、その電位は例えば１．４５Ｖに設定される。

これら制御信号１１ａ〜１３ａは、図１に示す制御回路１０によって生成される。制御回路１０によるドライバ１１〜１３の制御タイミングについては後述する。

図１に示すように、電源配線２１と電源配線２３との間には安定化容量３０が接続されている。安定化容量３０は、センス動作の初期における低位側書き込み電位ＶＳＳＡの変動とオーバードライブ電位ＶＯＤの変動を相殺する役割を果たす。１バンク当たりの安定化容量３０の容量値としては、バンク内で同時に選択されるビット線の全容量値をＣｂ、１バンク当たりの安定化容量３０の容量値をＣｖｏｄとした場合、
Ｃｖｏｄ≧（ＶＡＲＹ−ＶＢＬＰ）・Ｃｂ／（ＶＯＤ−ＶＡＲＹ） （１）
を満たすよう設計される。上記式（１）を満たせば、センス動作の初期における変動がほぼ完全に相殺される。

チップ上において安定化容量３０を構成する方法としては特に限定されないが、ＭＯＳトランジスタのゲート容量を利用することが好ましい。ゲート容量は、比較的小さい面積で大きな容量値を確保することができるからである。特に、半導体基板に形成したトレンチを利用したトレンチゲート容量を利用することが特に好ましい。

図４は、トレンチゲート容量によって構成された安定化容量３０の略断面図である。図４に示す例では、ｐ型の半導体基板３１に複数のトレンチゲート３２が形成されており、トレンチゲート３２の内部には、ゲート絶縁膜３３を介してゲート電極３４が埋め込まれている。そして、ｐ^＋領域３５を介してｐ型の半導体基板３１に低位側書き込み電位ＶＳＳＡを供給し、ゲート電極３４にオーバードライブ電位ＶＯＤを供給すれば、より少ない面積で大容量の安定化容量３０を形成することが可能となる。

図５は、プレーナ型ゲート容量によって構成された安定化容量３０の略断面図である。図５に示す例では、ｐ型の半導体基板３１上にゲート絶縁膜３６を介してゲート電極３７が形成されている。ゲート電極３７の下部における半導体基板３１の両サイドには、ソース／ドレイン領域であるｎ^＋領域３８が設けられているが、これらｎ^＋領域３８は低位側書き込み電位ＶＳＳＡに固定されているため、実際にトランジスタとして機能するものではない。そして、ｐ^＋領域３９を介してｐ型の半導体基板３１に低位側書き込み電位ＶＳＳＡを供給し、ゲート電極３７にオーバードライブ電位ＶＯＤを供給すれば、プレーナ型の安定化容量３０を形成することが可能となる。このように、プレーナ型ゲート容量によって安定化容量３０を構成すれば、半導体基板３１にトレンチゲートを形成する工程が不要となる。

図６は、本実施形態による半導体記憶装置の動作を示す波形図である。

まず、時刻ｔ１０以前にビット線対ＢＬ０，ＢＬ１を中間電位ＶＢＬＰにプリチャージしておく。そして、時刻ｔ１０においてロウアドレスＡＤＤが所定の値となると、これに対応するワード線ＷＬ０が負電位Ｖｋｋから立ち上がる。活性化されたワード線ＷＬ０のレベルは、オーバードライブ電位ＶＯＤよりもさらに高い電位（ＶＰＰ）まで高められる。これにより、メモリセルＭＣに含まれるセルトランジスタＴｒがオンするため、セルキャパシタＣとビット線ＢＬ０とが短絡され、ビット線ＢＬ０の電位が変化する。時刻ｔ１０以前においては、制御信号１１ａ〜１３ａは非活性状態であり、したがって、ドライバ１１〜１３は全てオフしている。

次に、時刻ｔ１１になると、制御回路１０は制御信号１１ａ，１３ａをそれぞれハイレベル、ローレベルに活性化させる。これにより、ドライバ１１，１３が同時にオンすることから、低位側駆動配線ＳＡＮには低位側書き込み電位ＶＳＳＡが供給され、高位側駆動配線ＳＡＰにはオーバードライブ電位ＶＯＤが供給される。ここで、低位側駆動配線ＳＡＮ及び高位側駆動配線ＳＡＰには多数のセンスアンプＳＡが接続されていることから、ドライバ１１のオンにより電源配線２１は低位側書き込み電位ＶＳＳＡよりも高い電位に浮き上がろうとし、ドライバ１３のオンにより電源配線２３はオーバードライブ電位ＶＯＤよりも低い電位に低下しようとする。

しかしながら、このような電源変動は、安定化容量３０によって抑制される。つまり、安定化容量３０の一方の電極は電源配線２１に接続され、安定化容量３０の他方の電極は電源配線３３に接続されていることから、これら電源配線２１，２３の電位が互いに逆方向に変動しようとすると、その変動が相殺され、実際にはほとんど変動が生じない。特に、安定化容量３０の容量値が上記式（１）を満たしていれば、変動はほぼ完全に相殺される。

このようにして低位側駆動配線ＳＡＮ及び高位側駆動配線ＳＡＰが駆動されると、センスアンプＳＡはビット線対ＢＬ０，ＢＬ１の一方を引き上げ、他方を引き下げる。この時、ビット線対ＢＬ０，ＢＬ１の一方の引き上げは、高位側書き込み電位ＶＡＲＹではなく、それよりも高電位のオーバードライブ電位ＶＯＤによって行われることから、より高速なセンス動作が実現される。

次に、時刻ｔ１２になると、制御回路１０は制御信号１２ａをローレベルに活性化させることによりドライバ１２をオンさせるとともに、制御信号１３ａをハイレベルに非活性化させることによりドライバ１３をオフさせる。これにより、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹが供給されることから、ビット線対ＢＬ０，ＢＬ１の一方は高位側書き込み電位ＶＡＲＹに駆動され、他方は低位側書き込み電位ＶＳＳＡに駆動される。したがって、読み出しによって破壊されたメモリセルＭＣ０のデータがリストアされることになる。

図７は、チップ上におけるＶＯＤジェネレータ４０及び安定化容量３０のレイアウトの一例を示す図である。図７に示す例では、メモリセルアレイが８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されており、安定化容量３０が各メモリバンクのＹ方向の辺に沿って対向配置されている。このように、安定化容量３０を各メモリバンクの両サイドに配置すれば、片側にのみ配置した場合と比べて、より高い安定効果を得ることが可能となる。また、図７に示す例では、１バンク当たり２個のＶＯＤジェネレータ４０が割り当てられており、これら２個のＶＯＤジェネレータ４０が対応するメモリバンクの略角部にまとめて配置されている。このようにＶＯＤジェネレータ４０をまとめて配置すれば、レイアウト設計が容易となる。

図８は、チップ上におけるＶＯＤジェネレータ４０及び安定化容量３０のレイアウトの他の例を示す図である。図８に示す例は、２個のＶＯＤジェネレータ４０が分散配置されている点において、図７に示したレイアウトと相違している。その他の点は、図７に示したレイアウトと同様である。このようにＶＯＤジェネレータ４０を分散配置すれば、配線ネットワーク内におけるオーバードライブ電位ＶＯＤのばらつきを効果的に抑制することが可能となる。配線ネットワークについては後述する。

図９は、チップ上におけるＶＯＤジェネレータ４０及び安定化容量３０のレイアウトのさらに他の例を示す図である。図９に示す例は、安定化容量３０が各メモリバンクのＸ方向及びＹ方向の辺に沿って配置されている。つまり、対応するメモリバンクを取り囲むように配置されている。その他の点は、図７に示したレイアウトと同様である。このように、安定化容量３０をメモリバンクの全周囲に配置すれば、よりいっそう高い安定効果を得ることが可能となる。

図１０は、オーバードライブ電位ＶＯＤを供給する電源配線３３の配線ネットワークの一例を示す模式図である。図１０に示す例では、電源配線３３の配線ネットワークが網目状に張り巡らされており、これがメモリバンクごとに独立している。このように、電源配線３３の配線ネットワークをメモリバンクごとに独立させれば、安定化容量３０の設計が容易となる。

図１１は、低位側書き込み電位ＶＳＳＡを供給する電源配線２１の配線ネットワークの一例を示す模式図である。図１１に示す例では、電源配線２１の配線ネットワークが網目状に張り巡らされており、これがメモリバンク間で短絡されている。また、図１１に示す例では、低位側書き込み電位ＶＳＳＡが供給される外部端子ＰＡＤ０，ＰＡＤ１が偶数バンクと奇数バンクとの間に合計６個配置されている。このうち、外部端子ＰＡＤ０は上下のバンクで共用されており、外部端子ＰＡＤ１は上下のバンク及び左右のバンクで共用されている。このように、電源配線２１の配線ネットワークをメモリバンク間で短絡すれば、低位側書き込み電位ＶＳＳＡを安定化させることが可能となる。

尚、図１０及び図１１に示した配線ネットワークは、Ｘ方向に延びる部分とＹ方向に延びる部分を異なる配線層に形成することが好ましい。この場合、図１２に示すように、電源配線２１，２３のうちＸ方向に延びる部分２１ｘ，２３ｘを隣接して配置するとともに、電源配線２１，２３のうちＹ方向に延びる部分２１ｙ，２３ｙを隣接して配置すれば、配線ネットワーク内においても両者間に容量が付加されることから、安定化容量３０のサイズを小型化することが可能となる。

図１３は、本発明の好ましい他の実施形態による半導体記憶装置の主要部を示す回路図であり、図１に示した実施形態と同一の要素には同一の符号が付されている。

本実施形態は、センスアンプがオーバードライブを行わない例による半導体記憶装置であり、低位側駆動配線ＳＡＮと電源配線６１との間にはドライバ５１が接続され、高位側駆動配線ＳＡＰと電源配線６２との間にはドライバ５２が接続されている。電源配線６１は低位側書き込み電位ＶＬが供給される配線であり、電源配線６２は高位側書き込み電位ＶＨが供給される配線である。ここで、電位ＶＨ，ＶＬは半導体記憶装置の内部で生成される内部電源であっても構わないし、半導体記憶装置の外部から供給される外部電源であっても構わない。

本実施形態においても、電源配線６１と電源配線６２との間に安定化容量３０が接続されている。これにより、ドライバ５１，５２を同時にオンさせることによってセンスアンプＳＡを活性化させると、低位側書き込み電位ＶＬの変動と高位側書き込み電位ＶＨの変動が安定化容量３０によって相殺される。このように、本発明は、オーバードライブを行わないセンスアンプを用いた半導体記憶装置にも適用可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の好ましい実施形態による半導体記憶装置の主要部を示す回路図である。 メモリセルＭＣ０の回路図である。 センスアンプＳＡの回路図である。 トレンチゲート容量によって構成された安定化容量３０の略断面図である。 プレーナ型ゲート容量によって構成された安定化容量３０の略断面図である。 本発明の好ましい実施形態による半導体記憶装置の動作を示す波形図である。 チップ上におけるＶＯＤジェネレータ４０及び安定化容量３０のレイアウトの一例を示す図である。 チップ上におけるＶＯＤジェネレータ４０及び安定化容量３０のレイアウトの他の例を示す図である。 チップ上におけるＶＯＤジェネレータ４０及び安定化容量３０のレイアウトのさらに他の例を示す図である。 オーバードライブ電位ＶＯＤを供給する電源配線２３の配線ネットワークの一例を示す模式図である。 低位側書き込み電位ＶＳＳＡを供給する電源配線２１の配線ネットワークの一例を示す模式図である。 電源配線２１，２３を各配線層において隣接配置した例を示す模式図である。 本発明の好ましい他の実施形態による半導体記憶装置の主要部を示す回路図である。

符号の説明

１０ 制御回路
１１〜１３ ドライバ
１１ａ〜１３ａ 制御信号
２１〜２３ 電源配線
３０ 安定化容量
３１ 半導体基板
３２ トレンチゲート
３３ ゲート絶縁膜
３４ ゲート電極
３５ ｐ^＋領域
３６ ゲート絶縁膜
３７ ゲート電極
３８ ｎ^＋領域
３９ ｐ^＋領域
４０ ＶＯＤジェネレータ
５１，５２ ドライバ
６１，６２ 電源配線
１１１〜１１４ トランジスタ
ＢＬ０，ＢＬ１ ビット線
ＭＣ０，ＭＣ１ メモリセル
ＳＡＮ 低位側駆動配線
ＳＡＰ 高位側駆動配線
ＶＡＲＹ，ＶＨ 高位側書き込み電位
ＶＢＬＰ 中間電位
ＶＯＤ オーバードライブ電位
ＶＳＳＡ，ＶＬ 低位側書き込み電位
ＷＬ０，ＷＬ１ ワード線

Claims (6)

1. 対を成すビット線に現れる電位差を増幅するセンスアンプと、
   第１のドライバを介して前記センスアンプに第１の電位を供給する第１の電源配線と、
   第２のドライバを介して前記センスアンプに第２の電位を供給する第２の電源配線と、
   前記第１の電源配線と前記第２の電源配線との間に設けられた安定化容量と、を備えることを特徴とする半導体記憶装置。
2. 第３のドライバを介して前記センスアンプに第３の電位を供給する第３の電源配線をさらに備え、
   前記第１の電位は前記ビット線の低位側書き込み電位であり、前記第３の電位は前記ビット線の高位側書き込み電位であり、前記第２の電位は前記高位側書き込み電位よりも高いオーバードライブ電位であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２のドライバを同時にオンさせ、次に、前記第３のドライバをオンさせる制御回路をさらに備えることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記安定化容量は、半導体基板に形成されたトレンチゲート容量からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記第１及び第２の電源配線は、対応するメモリバンク上に形成された網目状の配線ネットワークを有し、
   前記安定化容量は、少なくとも、前記メモリバンクの第１の辺及び前記第１の辺と平行な第２の辺に沿って配置されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記高位側書き込み電位をＶＡＲＹ、前記低位側書き込み電位と前記高位側書き込み電位の中間電位をＶＢＬＰ、前記オーバードライブ電位をＶＯＤ、バンク内で同時に選択されるビット線の全容量値をＣｂ、１バンク当たりの安定化容量の容量値をＣｖｏｄとした場合、
   Ｃｖｏｄ≧（ＶＡＲＹ−ＶＢＬＰ）・Ｃｂ／（ＶＯＤ−ＶＡＲＹ）
   を満たしていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置。

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