JP2004200611A - 半導体装置 - Google Patents
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Abstract
【課題】交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、チップサイズの大型化を抑えた半導体装置を得る。
【解決手段】N型エピタキシャル層12が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子2から機能ブロック20に向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロック10を備えた。N型エピタキシャル層12を複数に細分割することによって空乏層14を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子2から機能ブロック20に向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子2に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
【選択図】 図4
【解決手段】N型エピタキシャル層12が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子2から機能ブロック20に向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロック10を備えた。N型エピタキシャル層12を複数に細分割することによって空乏層14を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子2から機能ブロック20に向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子2に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
この発明は、プラズマディスプレイパネル(PDP)や蛍光表示管(VFD)のような外部容量負荷を駆動するプッシュプル形式の出力ドライバが設けられ、高電圧電源端子から入力される高電圧電源に重畳される交流ノイズを除去する半導体装置に関するものである。
【0002】
【従来の技術】
従来の半導体装置として、半導体基板に、電源ノイズのバイパス用としてトレンチ構造のコンデンサを形成し、電源ノイズを除去するものがある(例えば、特許文献1)。
また、従来の半導体装置として、複数のコンデンサにより電源ノイズを除去するものであり、電源配線とグランド配線の各所に拡散容量を付けることにより、電源ノイズによる誤動作を防止するものがある(例えば、特許文献2)。
さらに、従来の半導体装置として、各機能ブロック毎に配線されるバイパスコンデンサを設け、このバイパスコンデンサを機能ブロックの近傍またはその内部に電源とは異なる配線を用いて形成するものがある(例えば、特許文献3)。
さらに、従来の半導体装置として、内部で発生する電源ノイズが大きい回路ブロックを電源供給端子から遠くに配置し、回路ブロック毎のコンデンサにより電源ノイズ吸収の効果を増大させるものがある(例えば、特許文献4)。
【0003】
【特許文献1】
特開平2−216862号公報(第2頁左上欄および左下欄)
【特許文献2】
特開平3−32052号公報(第2頁右上欄)
【特許文献3】
特開平10−150148号公報(第5頁[0037])
【特許文献4】
特開2002−43525公報(第2頁[0009]〜第3頁[0011])
【0004】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、コンデンサの数および配置について考慮されておらず、応答性良く交流ノイズを除去することができないので、PDPやVFDのような外部容量負荷を駆動するプッシュプル形式の出力ドライバの耐圧を大きくしなければならず、その結果、チップサイズが大型化してしまうなどの課題があった。
【0005】
この発明は上記のような課題を解決するためになされたもので、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、チップサイズの大型化を抑えた半導体装置を得ることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えたものである。
【0007】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体装置を示す構成図であり、図において、半導体装置1は、プラズマディスプレイパネル(PDP)や蛍光表示管(VFD)のような表示パネル駆動用のICである。
半導体装置1において、高電圧電源端子2は、高電圧電源を入力し、NchMOSFET3aおよびPchMOSFET3bは、プッシュプル形式の出力ドライバを構成し、その入力された高電圧電源を出力端子4を介してコンデンサ5aおよび抵抗5bからなるPDPやVFDのような外部容量負荷を駆動するものである。
なお、高電圧電源端子2から入力される高電圧電源に、パルス性ノイズ(交流ノイズ)が重畳された場合には、出力ドライバの耐圧を越え、出力ドライバが破壊されてしまう可能性がある。特に、電源側のNchMOSFET3aが破壊されやすい。
【0008】
図2は一般的な半導体装置のエピタキシャル層を示す断面図、図3はこの発明の実施の形態1による半導体装置のエピタキシャル層を示す断面図であり、図2において、P型SUB基板(半導体基板)11は、接地されたものである。N型エピタキシャル層(エピタキシャル層)12は、P型SUB基板11上に形成され、高電圧電源端子2に直接接続されたものである。分離13は、各N型エピタキシャル層12間を分離するものであり、空乏層14は、P型SUB基板11およびN型エピタキシャル層12間に形成され、容量15を構成するものである。
このように、P型SUB基板11およびN型エピタキシャル層12間に形成される空乏層14により容量15が構成されるが、図2に示すように、N型エピタキシャル層12のP型SUB基板11に接する表面積が小さいと空乏層14も小さくなり、小さな容量15しか得られない。
そこで、この実施の形態1では図3に示すように、N型エピタキシャル層12a〜12eのようにエピタキシャル層を複数に細分割する。このように構成することによって、複数に細分割されたN型エピタキシャル層12a〜12eによるP型SUB基板11に接する表面積が大きくなり、空乏層14も大きくなり、その結果、大きな容量15を得ることができる。
そして、これら各N型エピタキシャル層12a〜12e毎の容量15を、高電圧電源に重畳されるパルス性ノイズ(交流ノイズ)を接地へ逃がすACクランプ部(交流クランプ部)として用いる。
【0009】
図4はこの発明の実施の形態1によるACクランプブロックの配置を示す平面図であり、図において、機能ブロック20は、図1で示したNchMOSFET3aおよびPchMOSFET3bからなるプッシュプル形式の出力ドライバを搭載したものである。
ACクランプブロック(交流クランプブロック)10は、高電圧電源端子2および機能ブロック20間に設けられ、図3に示した各N型エピタキシャル層12a〜12e毎の容量15に対応したACクランプ部からなるものである。
このACクランプブロック10は、各N型エピタキシャル層12が複数に細分割された多数のACクランプ部からなり、高電圧電源端子2から機能ブロック20に向けてそれら交流クランプ部の数を多から少へ徐々に減少させるように配置したものである。このように構成することによって、高電圧電源端子2に近い側では容量が大きく、すなわち、交流による容量のインピーダンス(1/2πfC)を小さくすることができる。
【0010】
以上のように、この実施の形態1によれば、全体の容量を大きくすると共に、高電圧電源端子2から機能ブロック20に向けて、交流による容量のインピーダンスに勾配を設けることにより、パルス性ノイズの除去に関する全体の応答性を高めると共に、パルス性ノイズが大きい高電圧電源端子2の付近の応答性を特に高めることができる。その結果、パルス性ノイズが出力ドライバへの影響を回避することができ、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えることができる。
【0011】
【発明の効果】
以上のように、この発明によれば、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えるように構成したので、エピタキシャル層を複数に細分割することによって空乏層を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子から機能ブロックに向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
このように、全体の容量を大きくすると共に、高電圧電源端子から機能ブロックに向けて、交流による容量のインピーダンスに勾配を設けることにより、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えた半導体装置が得られる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体装置を示す構成図である。
【図2】一般的な半導体装置のエピタキシャル層を示す断面図である。
【図3】この発明の実施の形態1による半導体装置のエピタキシャル層を示す断面図である。
【図4】この発明の実施の形態1によるACクランプブロックの配置を示す平面図である。
【符号の説明】
1 半導体装置、2 高電圧電源端子、3a NchMOSFET(出力ドライバ)、3b PchMOSFET(出力ドライバ)、4 出力端子、5a コンデンサ(外部容量負荷)、5b 抵抗(外部容量負荷)、10 ACクランプブロック(交流クランプブロック)、11 P型SUB基板(半導体基板)、12,12a〜12e N型エピタキシャル層(エピタキシャル層)、13 分離、14 空乏層、15 容量、20 機能ブロック。
【発明の属する技術分野】
この発明は、プラズマディスプレイパネル(PDP)や蛍光表示管(VFD)のような外部容量負荷を駆動するプッシュプル形式の出力ドライバが設けられ、高電圧電源端子から入力される高電圧電源に重畳される交流ノイズを除去する半導体装置に関するものである。
【0002】
【従来の技術】
従来の半導体装置として、半導体基板に、電源ノイズのバイパス用としてトレンチ構造のコンデンサを形成し、電源ノイズを除去するものがある(例えば、特許文献1)。
また、従来の半導体装置として、複数のコンデンサにより電源ノイズを除去するものであり、電源配線とグランド配線の各所に拡散容量を付けることにより、電源ノイズによる誤動作を防止するものがある(例えば、特許文献2)。
さらに、従来の半導体装置として、各機能ブロック毎に配線されるバイパスコンデンサを設け、このバイパスコンデンサを機能ブロックの近傍またはその内部に電源とは異なる配線を用いて形成するものがある(例えば、特許文献3)。
さらに、従来の半導体装置として、内部で発生する電源ノイズが大きい回路ブロックを電源供給端子から遠くに配置し、回路ブロック毎のコンデンサにより電源ノイズ吸収の効果を増大させるものがある(例えば、特許文献4)。
【0003】
【特許文献1】
特開平2−216862号公報(第2頁左上欄および左下欄)
【特許文献2】
特開平3−32052号公報(第2頁右上欄)
【特許文献3】
特開平10−150148号公報(第5頁[0037])
【特許文献4】
特開2002−43525公報(第2頁[0009]〜第3頁[0011])
【0004】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、コンデンサの数および配置について考慮されておらず、応答性良く交流ノイズを除去することができないので、PDPやVFDのような外部容量負荷を駆動するプッシュプル形式の出力ドライバの耐圧を大きくしなければならず、その結果、チップサイズが大型化してしまうなどの課題があった。
【0005】
この発明は上記のような課題を解決するためになされたもので、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、チップサイズの大型化を抑えた半導体装置を得ることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えたものである。
【0007】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体装置を示す構成図であり、図において、半導体装置1は、プラズマディスプレイパネル(PDP)や蛍光表示管(VFD)のような表示パネル駆動用のICである。
半導体装置1において、高電圧電源端子2は、高電圧電源を入力し、NchMOSFET3aおよびPchMOSFET3bは、プッシュプル形式の出力ドライバを構成し、その入力された高電圧電源を出力端子4を介してコンデンサ5aおよび抵抗5bからなるPDPやVFDのような外部容量負荷を駆動するものである。
なお、高電圧電源端子2から入力される高電圧電源に、パルス性ノイズ(交流ノイズ)が重畳された場合には、出力ドライバの耐圧を越え、出力ドライバが破壊されてしまう可能性がある。特に、電源側のNchMOSFET3aが破壊されやすい。
【0008】
図2は一般的な半導体装置のエピタキシャル層を示す断面図、図3はこの発明の実施の形態1による半導体装置のエピタキシャル層を示す断面図であり、図2において、P型SUB基板(半導体基板)11は、接地されたものである。N型エピタキシャル層(エピタキシャル層)12は、P型SUB基板11上に形成され、高電圧電源端子2に直接接続されたものである。分離13は、各N型エピタキシャル層12間を分離するものであり、空乏層14は、P型SUB基板11およびN型エピタキシャル層12間に形成され、容量15を構成するものである。
このように、P型SUB基板11およびN型エピタキシャル層12間に形成される空乏層14により容量15が構成されるが、図2に示すように、N型エピタキシャル層12のP型SUB基板11に接する表面積が小さいと空乏層14も小さくなり、小さな容量15しか得られない。
そこで、この実施の形態1では図3に示すように、N型エピタキシャル層12a〜12eのようにエピタキシャル層を複数に細分割する。このように構成することによって、複数に細分割されたN型エピタキシャル層12a〜12eによるP型SUB基板11に接する表面積が大きくなり、空乏層14も大きくなり、その結果、大きな容量15を得ることができる。
そして、これら各N型エピタキシャル層12a〜12e毎の容量15を、高電圧電源に重畳されるパルス性ノイズ(交流ノイズ)を接地へ逃がすACクランプ部(交流クランプ部)として用いる。
【0009】
図4はこの発明の実施の形態1によるACクランプブロックの配置を示す平面図であり、図において、機能ブロック20は、図1で示したNchMOSFET3aおよびPchMOSFET3bからなるプッシュプル形式の出力ドライバを搭載したものである。
ACクランプブロック(交流クランプブロック)10は、高電圧電源端子2および機能ブロック20間に設けられ、図3に示した各N型エピタキシャル層12a〜12e毎の容量15に対応したACクランプ部からなるものである。
このACクランプブロック10は、各N型エピタキシャル層12が複数に細分割された多数のACクランプ部からなり、高電圧電源端子2から機能ブロック20に向けてそれら交流クランプ部の数を多から少へ徐々に減少させるように配置したものである。このように構成することによって、高電圧電源端子2に近い側では容量が大きく、すなわち、交流による容量のインピーダンス(1/2πfC)を小さくすることができる。
【0010】
以上のように、この実施の形態1によれば、全体の容量を大きくすると共に、高電圧電源端子2から機能ブロック20に向けて、交流による容量のインピーダンスに勾配を設けることにより、パルス性ノイズの除去に関する全体の応答性を高めると共に、パルス性ノイズが大きい高電圧電源端子2の付近の応答性を特に高めることができる。その結果、パルス性ノイズが出力ドライバへの影響を回避することができ、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えることができる。
【0011】
【発明の効果】
以上のように、この発明によれば、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えるように構成したので、エピタキシャル層を複数に細分割することによって空乏層を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子から機能ブロックに向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
このように、全体の容量を大きくすると共に、高電圧電源端子から機能ブロックに向けて、交流による容量のインピーダンスに勾配を設けることにより、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えた半導体装置が得られる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体装置を示す構成図である。
【図2】一般的な半導体装置のエピタキシャル層を示す断面図である。
【図3】この発明の実施の形態1による半導体装置のエピタキシャル層を示す断面図である。
【図4】この発明の実施の形態1によるACクランプブロックの配置を示す平面図である。
【符号の説明】
1 半導体装置、2 高電圧電源端子、3a NchMOSFET(出力ドライバ)、3b PchMOSFET(出力ドライバ)、4 出力端子、5a コンデンサ(外部容量負荷)、5b 抵抗(外部容量負荷)、10 ACクランプブロック(交流クランプブロック)、11 P型SUB基板(半導体基板)、12,12a〜12e N型エピタキシャル層(エピタキシャル層)、13 分離、14 空乏層、15 容量、20 機能ブロック。
Claims (1)
- プッシュプル形式の出力ドライバが設けられ、高電圧電源端子から入力された高電圧電源より電流を外部容量負荷に供給しその外部容量負荷を駆動する機能ブロックと、
上記高電圧電源端子および上記機能ブロック間に設けられ、接地された半導体基板およびその半導体基板上に形成され且つその高電圧電源端子に接続されたエピタキシャル層からなり、それら半導体基板およびエピタキシャル層間に形成される空乏層による容量により入力される高電圧電源に重畳される交流ノイズを接地へ逃がす交流クランプ部からなる交流クランプブロックとを備え、
上記交流クランプブロックは、上記エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、上記高電圧電源端子から上記機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002370743A JP2004200611A (ja) | 2002-12-20 | 2002-12-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002370743A JP2004200611A (ja) | 2002-12-20 | 2002-12-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004200611A true JP2004200611A (ja) | 2004-07-15 |
Family
ID=32766577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002370743A Pending JP2004200611A (ja) | 2002-12-20 | 2002-12-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004200611A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
-
2002
- 2002-12-20 JP JP2002370743A patent/JP2004200611A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
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