JP2004200611A - 半導体装置 - Google Patents
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Abstract
【課題】交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、チップサイズの大型化を抑えた半導体装置を得る。
【解決手段】Ｎ型エピタキシャル層１２が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子２から機能ブロック２０に向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロック１０を備えた。Ｎ型エピタキシャル層１２を複数に細分割することによって空乏層１４を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子２から機能ブロック２０に向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子２に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
【選択図】 図４
【解決手段】Ｎ型エピタキシャル層１２が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子２から機能ブロック２０に向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロック１０を備えた。Ｎ型エピタキシャル層１２を複数に細分割することによって空乏層１４を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子２から機能ブロック２０に向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子２に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、プラズマディスプレイパネル（ＰＤＰ）や蛍光表示管（ＶＦＤ）のような外部容量負荷を駆動するプッシュプル形式の出力ドライバが設けられ、高電圧電源端子から入力される高電圧電源に重畳される交流ノイズを除去する半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置として、半導体基板に、電源ノイズのバイパス用としてトレンチ構造のコンデンサを形成し、電源ノイズを除去するものがある（例えば、特許文献１）。
また、従来の半導体装置として、複数のコンデンサにより電源ノイズを除去するものであり、電源配線とグランド配線の各所に拡散容量を付けることにより、電源ノイズによる誤動作を防止するものがある（例えば、特許文献２）。
さらに、従来の半導体装置として、各機能ブロック毎に配線されるバイパスコンデンサを設け、このバイパスコンデンサを機能ブロックの近傍またはその内部に電源とは異なる配線を用いて形成するものがある（例えば、特許文献３）。
さらに、従来の半導体装置として、内部で発生する電源ノイズが大きい回路ブロックを電源供給端子から遠くに配置し、回路ブロック毎のコンデンサにより電源ノイズ吸収の効果を増大させるものがある（例えば、特許文献４）。
【０００３】
【特許文献１】
特開平２−２１６８６２号公報（第２頁左上欄および左下欄）
【特許文献２】
特開平３−３２０５２号公報（第２頁右上欄）
【特許文献３】
特開平１０−１５０１４８号公報（第５頁［００３７］）
【特許文献４】
特開２００２−４３５２５公報（第２頁［０００９］〜第３頁［００１１］）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、コンデンサの数および配置について考慮されておらず、応答性良く交流ノイズを除去することができないので、ＰＤＰやＶＦＤのような外部容量負荷を駆動するプッシュプル形式の出力ドライバの耐圧を大きくしなければならず、その結果、チップサイズが大型化してしまうなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、チップサイズの大型化を抑えた半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置を示す構成図であり、図において、半導体装置１は、プラズマディスプレイパネル（ＰＤＰ）や蛍光表示管（ＶＦＤ）のような表示パネル駆動用のＩＣである。
半導体装置１において、高電圧電源端子２は、高電圧電源を入力し、ＮｃｈＭＯＳＦＥＴ３ａおよびＰｃｈＭＯＳＦＥＴ３ｂは、プッシュプル形式の出力ドライバを構成し、その入力された高電圧電源を出力端子４を介してコンデンサ５ａおよび抵抗５ｂからなるＰＤＰやＶＦＤのような外部容量負荷を駆動するものである。
なお、高電圧電源端子２から入力される高電圧電源に、パルス性ノイズ（交流ノイズ）が重畳された場合には、出力ドライバの耐圧を越え、出力ドライバが破壊されてしまう可能性がある。特に、電源側のＮｃｈＭＯＳＦＥＴ３ａが破壊されやすい。
【０００８】
図２は一般的な半導体装置のエピタキシャル層を示す断面図、図３はこの発明の実施の形態１による半導体装置のエピタキシャル層を示す断面図であり、図２において、Ｐ型ＳＵＢ基板（半導体基板）１１は、接地されたものである。Ｎ型エピタキシャル層（エピタキシャル層）１２は、Ｐ型ＳＵＢ基板１１上に形成され、高電圧電源端子２に直接接続されたものである。分離１３は、各Ｎ型エピタキシャル層１２間を分離するものであり、空乏層１４は、Ｐ型ＳＵＢ基板１１およびＮ型エピタキシャル層１２間に形成され、容量１５を構成するものである。
このように、Ｐ型ＳＵＢ基板１１およびＮ型エピタキシャル層１２間に形成される空乏層１４により容量１５が構成されるが、図２に示すように、Ｎ型エピタキシャル層１２のＰ型ＳＵＢ基板１１に接する表面積が小さいと空乏層１４も小さくなり、小さな容量１５しか得られない。
そこで、この実施の形態１では図３に示すように、Ｎ型エピタキシャル層１２ａ〜１２ｅのようにエピタキシャル層を複数に細分割する。このように構成することによって、複数に細分割されたＮ型エピタキシャル層１２ａ〜１２ｅによるＰ型ＳＵＢ基板１１に接する表面積が大きくなり、空乏層１４も大きくなり、その結果、大きな容量１５を得ることができる。
そして、これら各Ｎ型エピタキシャル層１２ａ〜１２ｅ毎の容量１５を、高電圧電源に重畳されるパルス性ノイズ（交流ノイズ）を接地へ逃がすＡＣクランプ部（交流クランプ部）として用いる。
【０００９】
図４はこの発明の実施の形態１によるＡＣクランプブロックの配置を示す平面図であり、図において、機能ブロック２０は、図１で示したＮｃｈＭＯＳＦＥＴ３ａおよびＰｃｈＭＯＳＦＥＴ３ｂからなるプッシュプル形式の出力ドライバを搭載したものである。
ＡＣクランプブロック（交流クランプブロック）１０は、高電圧電源端子２および機能ブロック２０間に設けられ、図３に示した各Ｎ型エピタキシャル層１２ａ〜１２ｅ毎の容量１５に対応したＡＣクランプ部からなるものである。
このＡＣクランプブロック１０は、各Ｎ型エピタキシャル層１２が複数に細分割された多数のＡＣクランプ部からなり、高電圧電源端子２から機能ブロック２０に向けてそれら交流クランプ部の数を多から少へ徐々に減少させるように配置したものである。このように構成することによって、高電圧電源端子２に近い側では容量が大きく、すなわち、交流による容量のインピーダンス（１／２πｆＣ）を小さくすることができる。
【００１０】
以上のように、この実施の形態１によれば、全体の容量を大きくすると共に、高電圧電源端子２から機能ブロック２０に向けて、交流による容量のインピーダンスに勾配を設けることにより、パルス性ノイズの除去に関する全体の応答性を高めると共に、パルス性ノイズが大きい高電圧電源端子２の付近の応答性を特に高めることができる。その結果、パルス性ノイズが出力ドライバへの影響を回避することができ、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えることができる。
【００１１】
【発明の効果】
以上のように、この発明によれば、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えるように構成したので、エピタキシャル層を複数に細分割することによって空乏層を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子から機能ブロックに向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
このように、全体の容量を大きくすると共に、高電圧電源端子から機能ブロックに向けて、交流による容量のインピーダンスに勾配を設けることにより、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えた半導体装置が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置を示す構成図である。
【図２】一般的な半導体装置のエピタキシャル層を示す断面図である。
【図３】この発明の実施の形態１による半導体装置のエピタキシャル層を示す断面図である。
【図４】この発明の実施の形態１によるＡＣクランプブロックの配置を示す平面図である。
【符号の説明】
１ 半導体装置、２ 高電圧電源端子、３ａ ＮｃｈＭＯＳＦＥＴ（出力ドライバ）、３ｂ ＰｃｈＭＯＳＦＥＴ（出力ドライバ）、４ 出力端子、５ａ コンデンサ（外部容量負荷）、５ｂ 抵抗（外部容量負荷）、１０ ＡＣクランプブロック（交流クランプブロック）、１１ Ｐ型ＳＵＢ基板（半導体基板）、１２，１２ａ〜１２ｅ Ｎ型エピタキシャル層（エピタキシャル層）、１３ 分離、１４ 空乏層、１５ 容量、２０ 機能ブロック。
【発明の属する技術分野】
この発明は、プラズマディスプレイパネル（ＰＤＰ）や蛍光表示管（ＶＦＤ）のような外部容量負荷を駆動するプッシュプル形式の出力ドライバが設けられ、高電圧電源端子から入力される高電圧電源に重畳される交流ノイズを除去する半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置として、半導体基板に、電源ノイズのバイパス用としてトレンチ構造のコンデンサを形成し、電源ノイズを除去するものがある（例えば、特許文献１）。
また、従来の半導体装置として、複数のコンデンサにより電源ノイズを除去するものであり、電源配線とグランド配線の各所に拡散容量を付けることにより、電源ノイズによる誤動作を防止するものがある（例えば、特許文献２）。
さらに、従来の半導体装置として、各機能ブロック毎に配線されるバイパスコンデンサを設け、このバイパスコンデンサを機能ブロックの近傍またはその内部に電源とは異なる配線を用いて形成するものがある（例えば、特許文献３）。
さらに、従来の半導体装置として、内部で発生する電源ノイズが大きい回路ブロックを電源供給端子から遠くに配置し、回路ブロック毎のコンデンサにより電源ノイズ吸収の効果を増大させるものがある（例えば、特許文献４）。
【０００３】
【特許文献１】
特開平２−２１６８６２号公報（第２頁左上欄および左下欄）
【特許文献２】
特開平３−３２０５２号公報（第２頁右上欄）
【特許文献３】
特開平１０−１５０１４８号公報（第５頁［００３７］）
【特許文献４】
特開２００２−４３５２５公報（第２頁［０００９］〜第３頁［００１１］）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、コンデンサの数および配置について考慮されておらず、応答性良く交流ノイズを除去することができないので、ＰＤＰやＶＦＤのような外部容量負荷を駆動するプッシュプル形式の出力ドライバの耐圧を大きくしなければならず、その結果、チップサイズが大型化してしまうなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、チップサイズの大型化を抑えた半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置を示す構成図であり、図において、半導体装置１は、プラズマディスプレイパネル（ＰＤＰ）や蛍光表示管（ＶＦＤ）のような表示パネル駆動用のＩＣである。
半導体装置１において、高電圧電源端子２は、高電圧電源を入力し、ＮｃｈＭＯＳＦＥＴ３ａおよびＰｃｈＭＯＳＦＥＴ３ｂは、プッシュプル形式の出力ドライバを構成し、その入力された高電圧電源を出力端子４を介してコンデンサ５ａおよび抵抗５ｂからなるＰＤＰやＶＦＤのような外部容量負荷を駆動するものである。
なお、高電圧電源端子２から入力される高電圧電源に、パルス性ノイズ（交流ノイズ）が重畳された場合には、出力ドライバの耐圧を越え、出力ドライバが破壊されてしまう可能性がある。特に、電源側のＮｃｈＭＯＳＦＥＴ３ａが破壊されやすい。
【０００８】
図２は一般的な半導体装置のエピタキシャル層を示す断面図、図３はこの発明の実施の形態１による半導体装置のエピタキシャル層を示す断面図であり、図２において、Ｐ型ＳＵＢ基板（半導体基板）１１は、接地されたものである。Ｎ型エピタキシャル層（エピタキシャル層）１２は、Ｐ型ＳＵＢ基板１１上に形成され、高電圧電源端子２に直接接続されたものである。分離１３は、各Ｎ型エピタキシャル層１２間を分離するものであり、空乏層１４は、Ｐ型ＳＵＢ基板１１およびＮ型エピタキシャル層１２間に形成され、容量１５を構成するものである。
このように、Ｐ型ＳＵＢ基板１１およびＮ型エピタキシャル層１２間に形成される空乏層１４により容量１５が構成されるが、図２に示すように、Ｎ型エピタキシャル層１２のＰ型ＳＵＢ基板１１に接する表面積が小さいと空乏層１４も小さくなり、小さな容量１５しか得られない。
そこで、この実施の形態１では図３に示すように、Ｎ型エピタキシャル層１２ａ〜１２ｅのようにエピタキシャル層を複数に細分割する。このように構成することによって、複数に細分割されたＮ型エピタキシャル層１２ａ〜１２ｅによるＰ型ＳＵＢ基板１１に接する表面積が大きくなり、空乏層１４も大きくなり、その結果、大きな容量１５を得ることができる。
そして、これら各Ｎ型エピタキシャル層１２ａ〜１２ｅ毎の容量１５を、高電圧電源に重畳されるパルス性ノイズ（交流ノイズ）を接地へ逃がすＡＣクランプ部（交流クランプ部）として用いる。
【０００９】
図４はこの発明の実施の形態１によるＡＣクランプブロックの配置を示す平面図であり、図において、機能ブロック２０は、図１で示したＮｃｈＭＯＳＦＥＴ３ａおよびＰｃｈＭＯＳＦＥＴ３ｂからなるプッシュプル形式の出力ドライバを搭載したものである。
ＡＣクランプブロック（交流クランプブロック）１０は、高電圧電源端子２および機能ブロック２０間に設けられ、図３に示した各Ｎ型エピタキシャル層１２ａ〜１２ｅ毎の容量１５に対応したＡＣクランプ部からなるものである。
このＡＣクランプブロック１０は、各Ｎ型エピタキシャル層１２が複数に細分割された多数のＡＣクランプ部からなり、高電圧電源端子２から機能ブロック２０に向けてそれら交流クランプ部の数を多から少へ徐々に減少させるように配置したものである。このように構成することによって、高電圧電源端子２に近い側では容量が大きく、すなわち、交流による容量のインピーダンス（１／２πｆＣ）を小さくすることができる。
【００１０】
以上のように、この実施の形態１によれば、全体の容量を大きくすると共に、高電圧電源端子２から機能ブロック２０に向けて、交流による容量のインピーダンスに勾配を設けることにより、パルス性ノイズの除去に関する全体の応答性を高めると共に、パルス性ノイズが大きい高電圧電源端子２の付近の応答性を特に高めることができる。その結果、パルス性ノイズが出力ドライバへの影響を回避することができ、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えることができる。
【００１１】
【発明の効果】
以上のように、この発明によれば、エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、高電圧電源端子から機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させた交流クランプブロックを備えるように構成したので、エピタキシャル層を複数に細分割することによって空乏層を大きくして、全体の容量を大きくすることができる。また、高電圧電源端子から機能ブロックに向けて交流クランプ部の数を多から少へ徐々に減少させることによって、高電圧電源端子に近い側では容量が大きく、すなわち、交流による容量のインピーダンスを小さくすることができる。
このように、全体の容量を大きくすると共に、高電圧電源端子から機能ブロックに向けて、交流による容量のインピーダンスに勾配を設けることにより、交流ノイズの除去に関する全体の応答性を高めると共に、交流ノイズが大きい高電圧電源端子の付近の応答性を特に高め、出力ドライバの耐圧を高めることなく、チップサイズの大型化を抑えた半導体装置が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置を示す構成図である。
【図２】一般的な半導体装置のエピタキシャル層を示す断面図である。
【図３】この発明の実施の形態１による半導体装置のエピタキシャル層を示す断面図である。
【図４】この発明の実施の形態１によるＡＣクランプブロックの配置を示す平面図である。
【符号の説明】
１ 半導体装置、２ 高電圧電源端子、３ａ ＮｃｈＭＯＳＦＥＴ（出力ドライバ）、３ｂ ＰｃｈＭＯＳＦＥＴ（出力ドライバ）、４ 出力端子、５ａ コンデンサ（外部容量負荷）、５ｂ 抵抗（外部容量負荷）、１０ ＡＣクランプブロック（交流クランプブロック）、１１ Ｐ型ＳＵＢ基板（半導体基板）、１２，１２ａ〜１２ｅ Ｎ型エピタキシャル層（エピタキシャル層）、１３ 分離、１４ 空乏層、１５ 容量、２０ 機能ブロック。
Claims (1)
- プッシュプル形式の出力ドライバが設けられ、高電圧電源端子から入力された高電圧電源より電流を外部容量負荷に供給しその外部容量負荷を駆動する機能ブロックと、
上記高電圧電源端子および上記機能ブロック間に設けられ、接地された半導体基板およびその半導体基板上に形成され且つその高電圧電源端子に接続されたエピタキシャル層からなり、それら半導体基板およびエピタキシャル層間に形成される空乏層による容量により入力される高電圧電源に重畳される交流ノイズを接地へ逃がす交流クランプ部からなる交流クランプブロックとを備え、
上記交流クランプブロックは、上記エピタキシャル層が複数に細分割された多数の交流クランプ部からなり、上記高電圧電源端子から上記機能ブロックに向けてそれら交流クランプ部の数を多から少へ徐々に減少させる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002370743A JP2004200611A (ja) | 2002-12-20 | 2002-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002370743A JP2004200611A (ja) | 2002-12-20 | 2002-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004200611A true JP2004200611A (ja) | 2004-07-15 |
Family
ID=32766577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002370743A Pending JP2004200611A (ja) | 2002-12-20 | 2002-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004200611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
-
2002
- 2002-12-20 JP JP2002370743A patent/JP2004200611A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
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