JP4615023B2 - 切替可能ｉ／ｏデカップリング・キャパシタンス機能を実現する局部ｅｓｄパワーレールクランプ - Google Patents

Description

本発明は半導体デバイスおよびマイクロ電子回路に関連している。特に、それは静電放電（ＥＳＤ）保護装置および方法に関連している。

（背景）
静電放電（ＥＳＤ）事象は過度に高い電圧や電流による回路要素の損傷を生じることがある。たとえば、ＥＳＤ事象が回路中を伝播するとトランジスタはその電圧または電流容量を遥かに超えて、物理的損傷を受け、故障してしまうことがある。故障の可能性は回路がより小さくなり動作電圧レベルが低減するにつれて高くなる。ＥＳＤ事象はデバイス上に印加される比較的短期間の比較的高い電圧や電流により生じることがある。たとえば、ＥＳＤ事象はしばしば人体との接触、製作または試験装置等の機械、または多くの民生応用で被ることがある電気的活性環境内で生じる。集積回路のパッド間放電、電圧供給端子間放電、およびパッドと電圧供給端子間の放電を含む多様なＥＳＤ事象が電子装置内で生じることがある。製作、試験、および動作中にＥＳＤ事象の発生による損傷からＩＣを保護するために、さまざまな種類のＥＳＤ保護回路が当該技術で使用されている。一般的に、ＥＳＤ保護回路は集積回路の入出力回路および内部回路を過度に高い静電エネルギの突発放電から保護するように設計される。

既知の一つの方法はマイクロ電子回路の外部でＥＳＤ保護を行うことである。数ある問題点の中で、この方法は負荷容量、抵抗、速度、線形性、周波数応答、安定性、または回路のスルーレートに悪影響を及ぼすことがある。もう一つの潜在的ソリューションは回路をＥＳＤ事象のより高い電圧により良く耐えられるようにすることである。このソリューションも回路の性能に悪影響を及ぼすことがあるため、多くの応用にとって受け入れられない。外部ＥＳＤ保護回路を機能的回路パス内に配置することもできる。しかしながら、多くの応用において、追加の負荷およびキャパシタンスは受け入れられない。ＩＣデバイス内でＥＳＤ保護を行うもう１つの挑戦はダイ面積を低減し、漏洩電流を低減したいという常に存在する要望にある。

これらおよびその他の問題により、正規動作中に機能的回路パスの性能に悪影響を及ぼすことなくＥＳＤ事象に耐える能力を有するマイクロ電子回路を提供する回路および方法が必要とされている。

（概要）
本発明の原理を実施する際に、その好ましい実施例に従って、本発明の方法および回路が容量性デカップリング状態およびＥＳＤ保護状態間で切替可能な分散ＥＳＤ保護を提供する典型的な実施例を参照して記述される。

本発明の一側面に従って、静電放電事象の存否の検出に応答する選択可能なデカップリングパスおよびＥＳＤ分路パスを回路に付与することができる方法が提供される。

本発明のもう１つの側面に従って、回路実施例は制御回路、静電放電装置、および静電放電事象に応答して回路をデカップリング・モードから静電放電モードへ切り替えるように接続された制御ノードを含んでいる。

本発明のもう１つの側面に従って、回路実施例は複数の静電放電応答部分回路を含んでいる。静電放電応答部分回路は、さらに、制御回路、静電放電装置、および制御ノードを含んでいる。この構成は静電放電を消散させる分路パスを提供する静電放電事象に応答して静電放電応答部分回路をデカップリング・モードから静電放電モードへ切り替えるように動作する。

本発明は、限定はしないが、ＥＳＤ事象の発生に応答して選択可能な容量性デカップリングおよびＥＳＤ分路を提供することを含む技術的利点を与える。当業者ならば、本発明のこれらまたはその他の特徴、利点、および利益は本発明の代表的実施例の詳細な説明を添付図と共に注意深く読めば理解することができる。

（実施例の詳細な説明）
本発明は下記の詳細な説明および図面からより明確に理解することができる。特記なき限り、詳細な説明における参照は図面における参照に対応する。特記なき限り、第１、第２、頂部、底部、側部、等の明細書で使用される記述的および方位的用語は紙上にレイアウトされた図面自体に関連するものであって、本発明を物理的に制約するものではない。図面は縮尺どおりではなく、図示され検討される実施例のある特徴は本発明の原理、特徴、および利点を例示するために単純化されたり誇張される。一般的に、本発明の方法および回路はマイクロ電子回路内の改善されたＥＳＤ保護を提供する。正規動作中に、本発明は関連する電子回路の給電ノード間のデカップリング・キャパシタとして機能する。本発明はＥＳＤ電流を消散させる局部パワークランプにより与えられるＥＳＤ事象の発生に応答する。

主として図１について、回路図は本発明に従ったＥＳＤ保護セル１０の好ましい実施例を示す。関連する回路（図示せず）の状況内でパワーレールＶｄｄ，Ｖｓｓ間に制御回路１２が設けられる。好ましくは、図１に示すように、制御回路１２は後述するように制御信号により活性化される適切な構成で制御ノード１８に接続された第１のＰＭＯＳトランジスタ１４および第２のＮＭＯＳトランジスタ１６を使用する。当業者ならば、コンポーネントには固有の寄生抵抗があることは自明であり、これらの抵抗は図面でＲ_ＶｄｄｋおよびＲ_Ｖｓｓｋとして示される。好ましくはＰＯＭＯＳトランジスタであるＥＳＤデバイス２０がレールＶｄｄ，Ｖｓｓ間に接続されており、制御回路１２のトランジスタ１４，１６は使用可能な構成で示されている。本発明のＥＳＤレールクランプ回路１０の一つの好ましい実施例が例示されるが、当業者ならば、記述された機能が達成されれば、本発明を逸脱することなく代替回路構成も使用できることが認識される。

図２Ａは図１の回路の「正規」、すなわち非ＥＳＤ、動作状態をさらに示す略図である。この例では、制御回路１２はＥＳＤ検出回路（本発明の一部ではない）により与えられる制御ノード１８における「０」に応答して正規モードを選択するように構成される。本発明は当該技術で利用可能なさまざまなＥＳＤ検出回路で使用することができる。制御回路１２の第１のトランジスタ１４はＥＳＤデバイス２０と同様に導通することができる。制御回路１２の第２のトランジスタ１６はイナクティブである。矢印２２，２４で示す電流パスを調べると、この状態においてＥＳＤセル１０はそのＶｄｄおよびＶｓｓ側を分離するデカップリング・キャパシタとして機能することが判る。図２Ａにおいて、後述するように、本発明のＥＳＤセル１０の多数のインプリメンテーションを並列に使用して多数の分離／レールクランプ回路１０を提供することが考えられる。

図２ＢはＥＳＤ保護クランプ１０のＥＳＤ保護モード動作を示す、図１および２Ａに示す本発明の好ましい実施例の略図である。この例では、「１」で示すハイ制御信号が制御ノード１８に与えられる。この状態において、制御回路１２の第１のトランジスタ１４はイナクティブである。矢印２６，２８で示す電流パスが制御回路１２のＥＳＤデバイス２０および第２のトランジスタ１６を通って提供される。この状態において、ＥＳＤセル１０は電流レールＶｄｄ，Ｖｓｓ間の電流を分路するパスを提供することが判る。図２Ａと同様に、本発明のＥＳＤセル１０の多数のインプリメンテーションが並列に示されＥＳＤ電流を分散させるための多数のレールクランプを提供する。

本発明の好ましい実施例のインプリメンテーションを表す表現が図３に示されている。多数のＥＳＤセル１０がより大きい回路３０の状況で示されている。各ＥＳＤセル１０は図１に例示し説明したように構成され、図２Ａおよび２Ｂに関して図示し説明したように、制御ノード１８の制御信号に応答してデカップリング回路またはレールクランプ回路として機能する。このケースでは、従来のレールクランプ３２もＶｄｄおよびＶｓｓ間に接続される。従来のレールクランプ３２は、好ましくは、回路３０内のＥＳＤ電流を分路するための当該技術で既知の「アクティブ・レールクランプ」である。当該技術で既知の従来のレールクランプを含む他のレールクランプも本発明と組み合わせて使用することができる。

回路３０および個別レールクランプ１０，３２の動作の理解は図４−１２を参照することにより高められる。この例の目的のために、２ｋＶ人体モデル（ＨＢＭ）ＥＳＤ事象が使用される。

例として、図３に示す回路３０は図面の左側のＨＢＭ電圧の印加、および左側接地からなるＥＳＤ事象に曝されものと仮定し、図４はＥＳＤ事象中に回路３０内の各ＥＳＤ放電要素場所両端間の電圧変化例のグラフ表現である。１０個の連続するＥＳＤセル・レールクランプ１０ａ，１０ｂ，．．．，１０ｈの各々の両端間電圧、およびアクティブ・レールクランプ３２が示されている。ＥＳＤ電圧はさまざまなクランプ１０ａ，１０ｂ，．．．，１０ｈ，３２の両端間で分路されることが判る。

図５は、図３の回路３０の動作中における、クランプ１０ａ，１０ｂ，．．．，１０ｈ，３２間の電流の累積放電例を示すグラフ表現である。この例では、およそ半分の電流がＥＳＤセル１０ａ，１０ｂ，．．．，１０ｈにより放電され、およそ半分がアクティブ・レールクランプ３２により放電される。もちろん、この例の回路３０は代表的な例にすぎず、本発明を実施するのに使用される回路内の電流の実際の分布は回路のコンポーネントや構成を変えて調整することができる。図６は図３の回路３０およびそのコンポーネント・クランプ１０ａ，１０ｂ，．．．，１０ｈ，３２内の累積電力消散例のグラフ表現である。同様に、図７は図３の回路３０の動作中における累積エネルギ消散例のグラフ表現である。

追加例の目的で、再び図３の回路３２は図面の左側のＨＢＭ電圧の印加、および右側接地のＥＳＤ事象の発生を経験するものと仮定し、図８は図３の回路３０の動作中における電圧変化例のグラフ表現である。１０個の連続するＥＳＤセル・レールクランプ１０ａ，１０ｂ，．．．，１０ｈの各々の両端間電圧、およびアクティブ・レールクランプ３２が示されている。ＥＳＤ電圧はさまざまなクランプ１０ａ，１０ｂ，．．．，１０ｈ，３２の両端間で均一に分布されることが判る。図９は図３の回路３０の動作中におけるクランプ１０ａ，１０ｂ，．．．，１０ｈ，３２間の累積電流放電例のグラフ表現である。この例では、およそ１／３の電流がＥＳＤセル１０ａ，１０ｂ，．．．，１０ｈにより放電され、およそ２／３がアクティブ・レールクランプ３２により放電されることが判る。図１０は図３の回路３０およびそのコンポーネント・クランプ１０ａ，１０ｂ，．．．，１０ｈ，３２内の累積電力消散例のグラフ表現である。図１１は図３の回路３０の動作中における累積エネルギ消散例のグラフ表現である。

ＥＳＤ放電能力を提供する他に、本発明はＥＳＤ事象が明白である間、すなわち、大部分の時間中有効なデカップリング・キャパシタンスを与えるように動作する。図１２は製作工程における統計的変動に内在する３つのトランジスタ強度範囲Ｒ_１，Ｒ_２，Ｒ_３に対する図３の回路３０の動作中における、１０^７Ｈｚから１０^１０Ｈｚまでの選定周波数スペクトルにわたるキャパシタンス範囲例のグラフ表現である。

したがって、本発明は正規動作中に機能的回路パスの性能に悪影響を及ぼすことなくＥＳＤ事象に耐える能力をマイクロ電子回路に与える方法および回路を提供する。本発明の方法およびデバイスは、限定はしないが、ダイ面積の低減、選択可能な容量性デカップリングおよびＥＳＤ保護能力を含む利点を提供する。ある実施例について本発明を説明してきたが、記載された方法および装置に制約的意味合いはない。当業者ならば、明細書および特許請求の範囲を読めば、本発明の他の利点および実施例だけでなく例示した実施例のさまざまな修正および組合せが自明であろう。

本発明に従ったＥＳＤ保護セルの好ましい実施例の略図である。 正規モードの動作を示す本発明の好ましい実施例の略図である。 保護モードの動作を示す本発明の好ましい実施例の略図である。 デバイスの入出力ノードにおいて展開された本発明の好ましい実施例を示す略図である。 図３の回路の動作中における電圧変化例のグラフ表現である。 図３の回路の動作中における電流変化例のグラフ表現である。 図３の回路の動作中における電力消散例のグラフ表現である。 図３の回路の動作中におけるエネルギ消散例のグラフ表現である。 図３の回路の動作中におけるもう１つの電圧変化例のグラフ表現である。 図３の回路の動作中におけるもう１つの電流変化例のグラフ表現である。 図３の回路の動作中におけるもう１つの電力消散例のグラフ表現である。 図３の回路の動作中におけるもう１つのエネルギ消散例のグラフ表現である。 図３の回路の動作中における選択された周波数スペクトルにわたる容量変化例のグラフ表現である。

Claims (10)

1. マイクロ電子デバイスを静電放電事象から保護する静電放電保護回路であって、前記回路は、
   静電放電事象を検出する手段と、
   デカップリング・キャパシタ・モードおよび静電放電保護モード間でダイナミックに切り替わるように構成された保護トランジスタ手段と、
   検出手段および保護トランジスタ手段に接続される制御手段と、
   を含み、
   前記回路はデフォルトによりデカップリング・キャパシタ・モードで動作し、静電放電事象中に検出手段の信号に応答して静電放電モードで動作するように構成される、静電放電保護回路。
2. 請求項１に記載の保護回路であって、さらに、
   第１極性供給ノード、反対極性供給ノード、および制御ノード間に動作可能に接続される制御回路と、
   第１極性供給ノード、反対極性供給ノード、および制御回路間に動作可能に接続される静電放電装置と、
   を含み、
   制御ノードを使用して静電放電事象に応答して保護回路をデカップリング・モードから静電放電モードへ切り替えることができる、保護回路。
3. 複数の静電放電応答部分回路を含む回路であって、各静電放電応答部分回路は、さらに、
   第１極性供給ノードおよび反対極性供給ノードを有する制御回路と、
   第１極性供給ノードおよび反対極性供給ノードおよび制御回路間に接続された静電放電装置と、
   制御回路に動作可能に接続される制御ノードであって、静電放電事象に応答して静電放電応答部分回路をデカップリング・モードから静電放電モードへ切り替えるのに使用することができる、制御ノードと、
   を含み、
   複数の静電放電応答部分回路は並列局部パワークランプとして動作するように構成される、回路。
4. 請求項１または２に記載の回路であって、制御手段は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む、回路。
5. 請求項１、２または４に記載の回路であって、前記保護トランジスタ手段は、ＭＯＳトランジスタを含む、回路。
6. 静電放電事象からのマイクロ電子デバイスの保護のための静電放電保護回路であって、
   静電放電事象を検出する手段と、
   デカップリング・キャパシタ・モードの間にデカップリング・キャパシタとして動作し、静電放電保護モードの間に静電電流導電トランジスタとして動作するように構成された保護トランジスタと、
   検出手段と保護トランジスタとに動作可能に結合された制御手段と、
   を有し、
   それにより、デフォルトでデカップリング・キャパシタ・モードで動作し、静電放電事象の間に検出手段の信号に応答して静電放電モードで動作するように構成されている、回路。
7. 請求項６に記載の回路であって、制御手段が第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを含む、回路。
8. 請求項６に記載の回路であって、保護トランジスタがＭＯＳトランジスタを含む、回路。
9. 請求項６に記載の回路であって、制御手段がＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む、回路。
10. 請求項６に記載の回路であって、保護トランジスタがＰＭＯＳトランジスタを含む、回路。

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