KR101784061B1 - 과도 전압 보호 회로 및 디바이스 - Google Patents

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Abstract

실시예에 따르면, 과도 전압 보호 회로는 입력 노드, 출력 노드, 입력 노드와 기준 저항 노드 사이에 연결된 제 1 과도 전압 보호 요소, 및 입력 노드와 출력 노드 사이에 연결된 임피던스 소자를 포함하는 제 1 집적 회로를 포함한다. 제 1 과도 전압 보호 요소는 제 1 동적 저항을 갖고, 출력 노드는 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 정전기 방전(ESD) 보호 요소에 연결되도록 구성된다.

Description

과도 전압 보호 회로 및 디바이스{TRANSIENT VOLTAGE PROTECTION CIRCUITS AND DEVICES}
본 발명은 일반적으로 전자 회로 및 디바이스에 관한 것으로서, 특정 실시예에서, 과도 전압(transient voltage) 보호 회로 및 디바이스에 관한 것이다.
반도체 디바이스는 반도체 작업편(workpiece), 웨이퍼 또는 기판 위에 다수의 상이한 유형의 재료층을 증착하고, 리소그래피를 사용하여 다양한 재료층을 패터닝함으로써 제조된다. 재료층은 통상적으로 패터닝되고, 에칭되거나 또는 변경되어 집적 회로(integrated circuits: ICs)를 형성하는 도전성, 반도체성 및 절연성 재료의 얇은 필름을 포함한다. 예를 들어, 복수의 트랜지스터, 메모리 디바이스, 스위치, 도전성 라인, 다이오드, 캐패시터, 논리 회로 및 다른 전자 요소가 단일의 다이 또는 칩 상에 형성되어 있을 수도 있다.
다수의 IC는 ESD 이벤트 및 서지(surge)와 같은 과도 전압에 대해 IC를 보호하도록 설계된 정전기 방전(electrostatic discharge: ESD) 보호 회로를 포함한다. ESD 보호 회로는 통상적으로 ESD 이벤트 중에 턴온되고 전류 방전 경로를 형성하여 큰 ESD 전류를 션트하고(shunt) 입출력(I/O) 및 공급 패드의 전압을 충분히 낮은 레벨로 클램프하여 IC가 손상되는 것을 방지하도록 설계된다. 전류 션트 경로는 종종 예를 들어 비교적 낮은 온-저항(on-resistance)을 도전성 경로에 제공하는 능동 디바이스에 의해 제공된다. ESD 보호 회로는 통상적으로 전압이 잠재적으로 손상 레벨로 빌드업하는 것을 방지하기 위한 저저항 경로(low resistance path)를 보장한다.
ESD 보호 회로는 예로서, 다이오드, 저항, 사이리스터, 트랜지스터 및/또는 캐패시터와 같은 소자를 포함할 수도 있다. 몇몇 ESD 보호 회로는 트리거 회로, 버퍼 회로 및/또는 클램핑 회로를 포함할 수도 있다.
그러나, 집적 회로(IC) 상의 면적은 종종 제한된다. 또한, 논리 회로, 메모리 및 다른 회로와 같은 IC 상의 몇몇 디바이스가 더 소형의 기하학적 구조로 규모화됨에(scaled) 따라, ESD 보호 회로의 크기는 반드시 크기가 감소되지 않을 수도 있다. ESD 보호 회로는 다이의 표면적의 큰 비율을 점유할 수 있고, IC의 크기의 감소를 더 제한하고 비용을 증가시킬 수 있다.
또한, 작동 주파수가 증가함에 따라, 입력 및 출력 접속부 상의 기생 캐패시턴스(parasitic capacitances)가 더 상당해진다. 따라서, 작은 IC 면적을 점유하고 최소 기생 캐패시턴스를 포함하는 개량된 ESD 보호 회로가 요구된다.
실시예에 따르면, 과도 전압 보호 회로는 입력 노드, 출력 노드, 입력 노드와 기준 전압 노드 사이에 연결된 제 1 과도 전압 보호 요소, 및 입력 노드와 출력 노드 사이에 연결된 임피던스 소자를 포함하는 제 1 집적 회로를 포함한다. 제 1 과도 전압 보호 요소는 제 1 동적 저항을 포함하고, 출력 노드는 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 정전기 방전(ESD) 보호 요소에 연결되도록 구성된다.
다른 실시예에서, 과도 전압으로부터 회로를 보호하는 방법은 입력 노드 및 출력 노드를 갖는 과도 전압 보호 회로를 제공하는 단계, 입력 노드에서 과도 피크 전류를 수신하는 단계, 입력 노드에 연결된 과도 보호 다이오드를 통해 접지로 과도 피크 전류의 다수부(main portion)를 도통하는 단계, 및 입력 노드와 출력 노드 사이에 연결된 저항 소자를 통해 과도 피크 전류의 소수부(minor portion)를 도통하는 단계를 포함한다. 출력 노드는 다른 과도 전압 보호 회로를 갖는 피보호 디바이스(device under protection: DUP)에 연결되도록 구성된다. 과도 보호 다이오드의 동적 저항은 다른 과도 전압 보호 회로의 동적 저항보다 작다.
다른 실시예에 따르면, 반도체 디바이스는 기판, 기판 내에 형성된 제 1 정전기 방전(ESD) 다이오드, 기판의 상부면에 형성된 절연층, 절연층의 상부면에 형성된 제 1 접촉층, 절연층 내에 형성되고 제 1 접촉층을 제 1 ESD 다이오드에 연결하는 제 1 도전층, 제 1 도전층에 바로 인접하여 절연층 내에 형성된 저항층, 절연층의 상부면에 형성된 제 2 접촉층, 및 절연층 내에 형성되고 제 2 접촉층을 저항층에 연결하는 제 2 도전층을 포함한다. 제 1 ESD 다이오드는 제 1 동적 저항과 접지 접속부로의 방전 경로를 포함하고, 제 2 접촉층은 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 제 2 ESD 다이오드에 연결되도록 구성된다.
또 다른 실시예에서, 과도 전압으로부터 회로를 보호하는 방법은 입력 노드와 출력 노드 사이에 연결된 과도 전압 보호 회로에서 과도 피크 전류를 수신하는 단계, 수신된 과도 피크 전류에 기초하여 과도 전압 보호 다이오드를 가로지르는 제 1 전압 강하를 발생하는 단계, 및 수신된 과도 피크 전류에 기초하여 저항 소자를 가로지르는 제 2 전압 강하를 발생하는 단계를 포함한다. 저항 소자는 입력 노드와 출력 노드 사이에 연결되고, 출력 노드는 2차 과도 전압 보호 다이오드를 갖는 피보호 디바이스(DUP)에 연결되도록 구성된다. 과도 전압 보호 다이오드의 동적 저항은 2차 과도 전압 보호 다이오드의 동적 저항보다 작다.
또 다른 실시예에 따르면, 반도체 디바이스는 반도체 기판 위에 배치된 제 1 접촉 패드, 제 1 동적 저항을 포함하는 제 1 과도 전압 보호 디바이스, 반도체 기판 내에 또는 위에 배치된 저항층, 및 반도체 기판 위에 배치된 제 2 접촉 패드를 포함한다. 제 1 과도 전압 보호 디바이스는 반도체 기판 내에 또는 위에 배치된다. 제 1 과도 전압 보호 디바이스는 제 1 접촉 패드에 연결되고, 저항층은 제 2 접촉 패드에 연결된다. 제 2 접촉 패드는 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 제 2 과도 전압 보호 디바이스에 연결되도록 구성된다.
본 발명 및 그 장점의 더 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 이하의 상세한 설명을 참조한다.
도 1a는 실시예의 ESD 보호 시스템의 시스템 블록도이다.
도 1b는 실시예의 ESD 보호 시스템의 개략도이다.
도 2a 및 도 2b는 회로 기판 및 ESD 보호 집적 회로를 포함하는 실시예의 ESD 보호 시스템의 도면이다.
도 3은 실시예의 ESD 보호 회로의 개략도이다.
도 4a, 도 4b, 도 4c 및 도 4d는 다양한 실시예의 ESD 디바이스의 개략도이다.
도 5는 실시예의 보호 회로의 단면도이다.
도 6은 실시예의 동작 방법의 시스템 블록도이다.
도 7은 다른 실시예의 동작 방법의 시스템 블록도이다.
도 8a 및 도 8b는 실시예의 ESD 보호 요소의 I-V 플롯을 도시하는 도면이다.
상이한 도면의 대응 도면 부호 및 기호는 달리 지시되지 않으면 일반적으로 대응 부분을 나타낸다. 도면은 실시예의 관련 양태를 명백하게 도시하기 위해 도시된 것이고, 반드시 실제 축적대로 도시되어 있는 것은 아니다.
다양한 실시예의 구성 및 사용이 이하에 상세히 설명된다. 그러나, 본 명세서에 설명된 다양한 실시예는 광범위한 특정 환경에서 적용 가능하다는 것이 이해되어야 한다. 설명된 특정 실시예는 단지 다양한 실시예를 구성하고 사용하는 특정 방식을 예시하는 것이고, 제한의 범주로 해석되어서는 안된다.
특정 환경에서 다양한 실시예, 즉 집적 회로(IC) 및 더 구체적으로, 정전기 방전(ESD) 및 서지 이벤트를 포함하여, 과도 전압 보호 디바이스 및 회로와 관련하여 설명된다. 본 명세서에 설명된 다양한 실시예의 일부는 ESD 보호 요소, 과도 전압 억제(transient voltage suppression: TVS) 다이오드, 및 단일단(single stage) ESD 보호 디바이스를 포함한다. 다른 실시예에서, 양태는 당 기술 분야에 공지된 임의의 방식에 따른 임의의 유형의 ESD 회로를 수반하는 다른 용례에 또한 적용될 수 있다. 또한, 용어 과도 전압, ESD 및 서지는 일반적인 과도 전압 또는 특정의 공지된 유형의 과도 전압을 설명하기 위해 본 명세서에서 반복적으로 사용된다. 본 명세서에 설명된 실시예의 보호 회로는 수많은 표준에 규정되어 있고 당 기술 분야의 숙련자들에 의해 이해되는 바와 같은 ESD 이벤트 및 서지 이벤트를 포함하는 임의의 유형의 과도 전압으로부터 요소 또는 디바이스를 보호하는데 적용될 수 있다는 것이 이해되어야 한다. 따라서, ESD 이벤트 또는 서지 이벤트와 같은 특정 과도 전압을 참조하는 설명은 또한 임의의 다른 과도 전압에도 적용될 수 있다.
다양한 실시예에 따르면, 고성능을 유지하고, 낮은 기생 캐패시턴스 및 감소된 면적을 포함하는 단일단 ESD 보호 회로가 개시된다. 반도체 산업에서, 특징 크기 또는 치수는 계속 감소하고 있다. 각각의 신규한 기술에 의한 특징 크기 축소의 결과로서, 회로의 ESD 감도가 동시에 증가하고 있다. 다양한 실시예에 따르면, 신호 무결성(signal integrity: SI)에 대한 악영향을 감소시키면서 반도체 회로의 증가하는 감도를 다루는 효율적인 ESD 보호 회로가 본 명세서에 개시된다. 몇몇 예에 따르면, 이러한 단일단 예를 들어, ESD 보호 회로는 고속 신호 라인, 오디오 출력 스테이지, 저노이즈 증폭기, 또는 다른 고도의 ESD 민감성 신호 라인에 특히 유용하다. 도면을 참조하여 본 명세서에 설명된 다양한 실시예에 따르면, 수많은 장점이 당 기술 분야의 숙련자에게 명백할 것이다. 본 명세서에 설명된 ESD 보호 회로는 예를 들어 서지 이벤트 보호와 같은 임의의 유형의 과도 전압 보호에 적용될 수 있다.
도 1a는 단일단 ESD 보호 회로(102) 및 피보호 디바이스(DUP)(104)를 포함하는 실시예의 ESD 보호 시스템(100)의 시스템 블록도를 도시한다. 다양한 실시예에 따르면, 각각의 ESD 스테이지는 방전 또는 서지 디바이스를 통해 접지로의 경로를 제공한다. 따라서, 단일단 ESD 보호 회로(102)는 과도 전압 억제(TVS) 다이오드와 같은, 단일의 방전 또는 서지 디바이스를 통해 접지로의 단일 전류 경로를 제공한다. 다양한 실시예에서, DUP(104)를 위해 의도된 입력 신호는 먼저 단일단 ESD 보호 회로(102)를 통해 통과한다. 이 이유로, 정상 동작 중에, ESD 보호 회로가 하나 초과의 스테이지를 갖는 ESD 회로에 비교하여, 저항 및 기생 캐패시턴스를 포함하여, 최소 임피던스를 도입하는 것이 유리하다. 따라서, 단일단 ESD 보호 회로(102)는 최소 임피던스를 포함한다. ESD 또는 서지 이벤트와 같은 과도 전압 이벤트 중에, ESD 또는 서지 전류가 입력 노드(IN)에서 수신될 때, 단일단 ESD 보호 회로(102)는 ESD 전류의 다수부(IDIS)를 접지로 전환함으로써 출력 노드(OUT)에서의 전압을 더 낮은 전압에 클램핑한다.
다양한 실시예에서, DUP(104)는 ESD 또는 서지 이벤트로부터 보호되는 임의의 회로일 수 있고, 몇몇 부가의 ESD 보호를 포함할 수 있다. 예를 들어, DUP(104)는 노드(OUT)에서 작은 크기의 ESD 이벤트로부터 DUP(104)를 보호하는 것이 가능한(예를 들어, 단일단 ESD 보호 회로(102)가 노드(OUT)에 연결되기 전에) ESD 회로를 포함한다. 이러한 더 작은 이벤트는 예를 들어, ANSI/ESDA/JEDEC JS-001 표준에 의해 규정된 인체 모델(human body model: HBM) 레벨 ESD를 포함할 수 있다. 비교시에, 단일단 ESD 보호 회로(102)는 예를 들어, IEC 61000-4-2 표준에 의해 규정된 시스템 레벨 ESD 이벤트와 같은 큰 크기 ESD 이벤트로부터 DUP(104)를 보호하는 것이 가능할 수 있다.
몇몇 실시예에서, ESD 보호 회로는 IEC61000-4-5 표준에 의해 규정된 더 큰 서지 이벤트로부터 DUP(104)를 보호하는 것이 또한 가능하다. 본 명세서에서 이하에 더 설명되는 바와 같이, ESD 보호 시스템(100)은 수많은 보호된 노드를 갖는 수많은 요소 및 수많은 입력핀 또는 출력핀을 갖는 수많은 IC를 포함할 수 있다.
도 1b는 도 1a에 도시된 ESD 보호 시스템(100)의 구현예인 실시예의 ESD 보호 시스템(101)의 개략도를 도시한다. 다양한 실시예에 따르면, ESD 보호 시스템(101)은 ESD 다이오드(106), 저항(108) 및 DUP(104)를 포함한다. 이러한 실시예에서, ESD 보호 회로(102)는 도 1a에 설명된 바와 같이, ESD 다이오드(106) 및 저항(108)으로서 구현된다. 정상 작동 중에, 입력 노드(IN) 상의 입력 신호는 저항(108)을 통해 DUP(104)로 통과한다. ESD 이벤트 중에, ESD 전류(IESD)는 입력 노드(IN) 내로 주입된다. ESD 전류(IESD)의 다수부인 제 1 전류(I1)가 ESD 다이오드(106)를 통해 접지에 도통된다. ESD 전류(IESD)의 나머지는 제 2 전류(I2)로서 저항(108)을 통해 DUP(104)에 도통된다. 제 2 전류(I2)의 다수는 DUP(104)에 포함된 제 2 ESD 다이오드(105)를 통해 접지로 도통된다.
다양한 실시예에서, ESD 다이오드(106)는 임의의 유형의 과도 전압 억제(TVS) 다이오드이다. 전술된 바와 같이, ESD 다이오드(106)는 큰 시스템 레벨 ESD 전류를 접지로 도통하는 것이 가능하다. 예를 들어, ESD 다이오드(106)는 20 kV 서지를 접지로 방전하는 것이 가능할 수 있다. 다른 실시예에서, ESD 다이오드(106)는 8 kV 서지를 접지로 방전하는 것이 가능하다. 또한, 제 2 ESD 다이오드(105)는 더 작은 HBM 레벨 ESD 전류를 접지로 도통하는 것이 가능하다. ESD 다이오드(106)는 개별 IC 상의 이산 또는 외부 고레벨 ESD 보호 요소일 수 있고, 반면에 ESD 다이오드(105)는 단일 IC 상에 있을 수 있는 DUP(104) 내에 일체화된 반도체 요소가다. DUP(104)의 부분으로서, ESD 다이오드(105)는 단지 HBM 레벨 ESD 이벤트로부터 DUP(104)를 보호하는 것이 가능할 수 있다. 따라서, ESD 다이오드(106)는 15 또는 30 kV 정도인 과도 전압을 견디고 소산하도록 설계된 더 강한 또는 더 강인한 ESD 요소일 수 있고, 반면에 ESD 다이오드(105)는 약 2 kV의 HBM 레벨 과도 전압을 견디고 소산하기 위한 DUP(104)의 부분으로서 설계된 덜 강인한 ESD 요소일 수 있다. 몇몇 실시예에서, ESD 다이오드(105)는 2 kV 내지 최대 10 kV의 범위인 과도 전압을 견디는 것이 가능할 수 있다. 다른 실시예에서, 각각의 ESD 요소는 더 높은 또는 더 낮은 과도 전압을 소산할 수 있다. 다양한 실시예에서, ESD 다이오드(105)의 동적 온 저항(Rdyn)은 ESD 다이오드(106)의 온 저항보다 크다. 특정 실시예에서, ESD 다이오드(106)의 동적 온 저항(Rdyn)은 100 내지 500 mΩ이고, 반면에 ESD 다이오드(105)의 동적 온 저항(Rdyn)은 1 내지 5 Ω이다. 다른 특정예에서, ESD 다이오드(106)의 동적 온 저항(Rdyn)은 1.5 Ω 정도의 범위일 수 있고, 반면에 ESD 다이오드(105)의 동적 온 저항(Rdyn)은 1.5 초과, 5 Ω 미만이다. 대안적으로, ESD 다이오드(105, 106)에 대한 동적 온 저항(Rdyn)은 이들 범위 외에 있을 수도 있다.
몇몇 실시예에서, DUP(104)는 또한 작은 전류를 디바이스 내로 도통할 수 있다. 이러한 경우에, 제 2 전류(I2)는 I2 = I2' + I2"로 분할되고, 여기서 I2'는 ESD(105)를 통한 전류이고, I2"는 DUP(104) 내로의 전류이다. 몇몇 실시예에서, 전류(I2")는 무시할만하고, ESD 다이오드(106, 105)가 기능하면 무시될 수 있다. 다양한 실시예에서, ESD 보호 회로(102)는 IC로서 구현된다.
이에 따라, ESD 또는 서지 이벤트와 같은 과도 전압 이벤트 중에, 과도 전류(IESD)는 이하와 같이, IESD = I1 + I2로 ESD 다이오드(106)와 제 2 ESD 다이오드(105) 사이에 분배된다. 저항(108)은 입력 노드(IN)로부터 DUP(104)에 연결된 출력 노드(OUT)로 전압 강하(VR = I2R)를 제공한다. 전압 강하(VR)는 ESD 이벤트 중에 ESD 다이오드(106)를 가로지르는 전압 강하(V1)에 동일한 클램핑 전압이 DUP(104)가 손상될 전압보다 클 때 DUP(104)를 손상으로부터 보호한다. 도 1b에 도시된 전압은 이하의 식 V1 = VR + V2를 따르는데, 이는 전압 강하(V2)가 VR의 차만큼 전압 강하(V1)보다 작다는 것을 지시한다. 따라서, DUP(104)는 전압 강하(VR)만큼 최대 전압 강하(V1)로부터 보호된다. 다양한 실시예에서, ESD 다이오드(106) 및 ESD 다이오드(105)가 과도 전압을 도통하는 트리거 전압들은 대략 동일하다. 다른 실시예에서, 트리거 전압은 2 볼트 이내이다.
다양한 실시예에서, 저항(108)은 10 Ω 미만일 수 있는 R의 저항값을 갖는다. 몇몇 실시예에서, 저항값(R)은 2 Ω 미만일 수 있다. 다양한 실시예에서, 저항값(R)은 DUP(104)를 보호하기에 충분한 전압 강하(VR)를 보장하기 위해 0.1 Ω 초과일 수도 있다. 고속 신호, 즉 1 GHz 초과의 고주파수를 갖는 신호를 포함하는 실시예에서, 저항값(R)은 1 내지 3 Ω일 수 있다.
다른 실시예에 따르면, 비 I1:I2가 ESD 다이오드(106) 및 제 2 ESD 다이오드(105)의 방전 전류 용량 사이의 관계를 규정하는데 사용될 수 있다. 예를 들어, 일 실시예에서, 서지 또는 ESD 이벤트 중에, 제 1 전류(I1) 대 제 2 전류(I2)의 비(I1:I2)는 적어도 3:1이고, 약 5:1 및 100:1일 수 있다. 유사하게, 각각의 다이오드가 손상 또는 파괴를 포함하여, 고장 전에 견딜 수 있는 최대 전류는 비 I1_MAX:I2'_MAX를 따를 수 있다. 예를 들어, 실시예에서, ESD 다이오드(106) 대 제 2 ESD 다이오드(105)에 대한 손상 또는 파괴 전의 최대 전류의 비(I1_MAX:I2'_MAX)는 적어도 3:1 및 약 5:1 내지 40:1이다. 예를 들어, 몇몇 실시예에서, I1_MAX는 30 내지 60 A일 수 있고, I2'_MAX는 1.5 A일 수 있다. 약 1.5 A의 ESD 전류가 2 kV ESD 이벤트의 결과일 수 있고, 약 30 A의 ESD 전류가 15 kV ESD 이벤트의 결과일 수 있다.
다른 실시예에서, 비 V1:V2가 ESD 다이오드(106) 및 제 2 ESD 다이오드(105)의 클램핑 전압 사이의 관계를 규정하는데 사용될 수 있다. 예를 들어, 몇몇 실시예에서, 서지 이벤트 중에, ESD 다이오드(106)를 가로지르는 클램핑 전압(V1) 대 제 2 ESD 다이오드(105)를 가로지르는 클램핑 전압(V2)의 비는 적어도 1.1:1이고, 약 1.1:1 내지 5:1일 수 있다. 다른 실시예에서, 비 V1:V2는 20:1 정도일 수 있다.
도 2a는 ESD 보호 IC(122) 및 디바이스 IC(124)를 포함하는 실시예의 집적 회로를 갖는 회로 기판(120)의 도면을 도시한다. 다양한 실시예에 따르면, 회로 기판(120)은 인쇄 회로 기판(printed circuit board: PCB)이다. ESD 보호 IC(122)는 입력핀(128)에 연결된다. 입력핀(128)은 회로 기판(120) 상의 다른 요소에 연결될 수 있고 또는 외부 요소에 연결될 수도 있다. 또한, ESD 보호 IC(122)는 도시된 바와 같이 다수의 핀에 연결되어 다수의 입력 신호를 수신할 수 있다.
다양한 실시예에서, ESD 보호 IC(122)는 디바이스 IC(124)에 추가하여 다수의 디바이스 IC에 연결될 수 있고, 각각의 IC는 피보호 디바이스(DUP)를 형성한다. 다양한 디바이스 IC는 예를 들어, 증폭기 또는 저노이즈 증폭기와 같은 임의의 유형의 요소일 수 있다. ESD 보호 IC(122)는 버스 라인(123)에 의해 도시된 바와 같이 다수의 보호된 핀 또는 단일의 보호된 핀을 통해 디바이스 IC(124)에 연결될 수 있다. ESD 보호 IC(122)는 다수의 핀의 각각에 ESD 보호를 제공하기 위해 디바이스 IC(124) 상의 다수의 핀에 연결된 다수의 보호 디바이스의 어레이를 포함할 수 있다. 예를 들어, 디바이스 IC(124)는 HDMI 링크를 포함할 수 있고, ESD 보호 IC(122)는 각각의 HDMI 고속 입출력(I/O) 포트에 연결될 수 있다. 다양한 실시예에서, 디바이스 IC(124)는 출력핀(130)을 통해 다른 요소에 더 연결될 수도 있다. 출력핀(130)에 연결된 다른 요소가 회로 기판(120) 상에 장착되거나 또는 회로 기판(120)에 외부에서 접속될 수도 있다. 또한, 부가의 디바이스 IC가 도시된 바와 같이, 또한 부가의 출력핀을 통해 다수의 요소에 연결될 수 있다.
도 2b는 도 2a를 참조하여 설명된 바와 같은 실시예 ESD 보호 IC(122)의 시스템 블록도를 도시한다. 다양한 실시예에 따르면, ESD 보호 IC(122)는 단일단 ESD 보호 회로(102a 내지 102n)의 어레이를 포함한다(예시를 위해, 회로(102a, 102b, 102c)가 도시되어 있음). 각각의 단일단 ESD 보호 회로는 다른 도면을 참조하여 본 명세서에 설명된 바와 같이, 다이오드 또는 저항과 같은 다양한 보호 소자를 포함할 수 있다. 또한, 각각의 단일단 ESD 보호 회로(102a 내지 102n)는 입력 노드(INa 내지 INn)와 출력 노드(OUTa 내지 OUTn) 사이에 연결된다. 이러한 실시예에서, 입력 신호는 각각 입력 노드(INa 내지 INn) 상에 수신되고, 출력 노드(OUTa 내지 OUTn)로 통과된다. 몇몇 실시예에서, 단일단 ESD 보호 회로(102a 내지 102n)는 다수의 입력 노드와 다수의 출력 노드 사이에 연결될 수 있다. ESD 이벤트 중에, ESD 전류는 입력 노드(INa 내지 INn) 중 하나 이상 내로 주입되고, 반면에 출력 노드(OUTa 내지 OUTn)는 큰 ESD 신호로부터 보호된다. 출력 노드(OUTa 내지 OUTn)는 다른 도면을 참조하여 본 명세서에 설명되는 바와 같이, 단일단 ESD 보호 회로가 다수를 접지로 도통한 후에 소정량의 ESD 전류를 수신할 수 있다.
도 3은 ESD 디바이스(110) 및 임피던스 소자(112)를 포함하는 실시예의 ESD 보호 회로(102)의 개략도를 도시한다. 다양한 실시예에 따르면, ESD 전류는 ESD 이벤트 중에 입력 노드(IN)에서 주입된다. ESD 디바이스(110)는 ESD 이벤트 중에 접지로의 도통 경로를 형성함으로써 다수의 전류를 접지로 전환한다. 임피던스 소자(112)는 ESD 이벤트 중에 입력 노드(IN)로부터 출력 노드(OUT)로 제 2 전류를 도통한다.
다양한 실시예에 따르면, ESD 보호 회로(102)는 본 명세서에서 상기에 도 1b를 참조하여 설명된 바와 같이 구현될 수 있다. 임피던스 소자(112)는 몇몇 실시예에서 저항일 수 있다. 임피던스 소자(112)의 임피던스값(Z)은 ESD 보호 회로(102)의 성능에 영향을 미친다. 예를 들어, 더 큰 임피던스값(Z)이 정상 동작 중에 입력 신호의 신호 무결성(SI)을 감소시키면서 ESD 이벤트 중에 ESD 보호를 증가시킬 수 있다. 따라서, 임피던스값(Z)은 몇몇 실시예에서 10 Ω 이하일 수 있고, 또는 다른 실시예에서 3 Ω 미만일 수 있다. 다양한 실시예에서, 임피던스값은 임피던스 소자(112)를 가로지르는 상당한 전압 강하를 제공하기 위해 0.1 Ω 초과이다. 임피던스값(Z)은 순수 저항이 아닌 값을 또한 포함할 수 있지만, 또한 리액턴스부를 포함할 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d는 도 3을 참조하여 설명된 바와 같이, 다양한 실시예의 ESD 디바이스(110)의 개략도를 도시한다. 다양한 실시예에 따르면, 도 4a, 도 4b, 도 4c 또는 도 4d에 도시된 임의의 ESD 디바이스는 ESD 보호 회로(102)에 포함될 수 있다. ESD 디바이스(110)는 도 4a에 도시된 바와 같이, TVS 다이오드와 같은 제너 다이오드(Zener diode)를 포함할 수 있고, ESD 디바이스(110)는 도 4b에 도시된 바와 같이, 직렬 접속된 대향하는 제너 다이오드를 포함할 수 있고, ESD 디바이스(110)는 도 4c에 도시된 바와 같이 병렬 다이오드 구조체를 포함할 수 있고, 또는 ESD 디바이스(110)는 도 4d에 도시된 바와 같이 사이리스터를 포함할 수 있다. 도 4c에 도시된 병렬 구조체는 제 1 배향에 대향하는 제 2 배향을 갖는 제 2 다이오드와 병렬로 연결된 제 1 배향을 갖는 제 1 다이오드를 포함할 수 있다. 제 2 다이오드는 또한 직렬 접속된 대향하는 제너 다이오드와 연결될 수 있다. 다양한 실시예에서, 다양한 ESD 디바이스(110)는 하나의 ESD 디바이스가 각각의 방향으로 연결되어 있는 각각 2개의 ESD 디바이스의 양방향 구조체를 포함할 수 있다. 대안 실시예에서, 다른 조합이 또한 고려된다. 다양한 블로킹 다이오드(blocking diodes)가 또한 다양한 실시예에서 2 단자 또는 3 단자 사이리스터로서 형성될 수 있다. 다른 실시예에서, MOS 트랜지스터는 본 명세서에 설명된 블로킹 다이오드 대신에 고속 스위칭 ESD 디바이스로서 사용될 수 있다.
도 5는 다른 도면을 참조하여 본 명세서에 설명된 바와 같은 예시적인 ESD 보호 회로의 단면도를 도시한다. 다양한 실시예에 따르면, ESD 디바이스(110)는 접지 또는 다른 기준 단자로의 바디 접점(body contact)을 갖는 반도체 기판(140)에 형성된다. ESD 디바이스(110)는 본 명세서에 설명된 바와 같이 임의의 다이오드 또는 다른 디바이스로서 구현될 수 있다. 다양한 실시예에서, 절연층(150)이 반도체 기판(140)의 상부면 상에 형성된다. 도전층(142)이 절연층(150)에 형성된다. 도전층(142)은 ESD 다이오드(110)를 입력 접점(144)에 전기적으로 연결한다. 도전층(142)은 또한 반도체 기판(140)의 상부면 위에 형성된 산화물(152) 상에 형성된 저항층(112)에 입력 접점(144)을 연결한다. 도전층(148)은 절연층(150)에 형성되고, 저항층(112)을 출력 접점(146)에 연결한다.
다양한 실시예에 따르면, 반도체 기판(140)은 실리콘 기판이고, ESD 디바이스(110)는 TVS 다이오드이다. 도전층(142, 148)은 예를 들어, 금속, 실리사이드 또는 도핑된 반도체 재료로 형성될 수 있다. 절연층(150)은 예를 들어, 산화물 또는 폴리머로 형성될 수 있다. 산화물(152)은 임의의 절연 재료 또는 산화물일 수 있다. 저항층(112)은 다양한 실시예에서, 도핑된 폴리실리콘, 미도핑 폴리실리콘, 또는 다른 반도체 재료일 수 있다. 대안적으로, 저항층(112)은 TiN, Al, AlCu 등과 같은 금속, 금속 합금, 또는 금속 화합물로 형성될 수 있다. 접촉층(144, 145)은 금속화 레벨로서 또는 실리사이드로서 형성될 수 있다. 당 기술 분야에 공지된 바와 같은 유사한 기능을 충족하는 다양한 변형 및 다른 재료가 포함될 수 있다.
다양한 실시예에서, 저항층(112)은 특정 저항값을 갖고 형성된다. 저항층(112)의 폭, 두께 및 길이는, 도전층(142, 148)으로의 접점의 유형과 함께, 저항층(112)의 저항에 영향을 미친다. 따라서, 상이한 실시예에서, 이들 파라미터는 본 명세서에 설명된 바와 같이 저항값을 설정하기 위해 임의의 값을 가질 수 있다.
다양한 실시예에서, 저항층(112)은 반도체 기판(140) 내에 또는 위에 형성될 수 있다. 예시를 위해, 저항층(112)은 반도체 기판(140) 위에 형성된다. 예를 들어, 대안 실시예에서, 저항층(112)은 매립된 폴리실리콘 라인 또는 금속 라인과 같은 트렌치 내에 형성될 수 있다.
도 6은 단계 200, 202, 204 및 206을 포함하는 예시적인 동작 방법(201)의 시스템 블록도를 도시한다. 다양한 실시예에 따르면, 동작 방법(201)은 ESD로부터 회로를 보호하는 방법이다. 단계 200은 입력 노드 및 출력 노드를 갖는 과도 전압 보호 회로를 제공하는 것을 포함한다. 단계 202는 입력 노드에서 서지 전류 또는 과도 피크 전류를 수신하는 것을 포함한다. 임의의 유형의 과도 전류 스파이크(spike)를 포함하는 서지 전류는 예를 들어, 몇몇 실시예에서 IEC 61000-4-5 표준에 의해 규정된 바와 같이 시스템 레벨 ESD 전류, HBM 레벨 ESD 전류, 또는 서지 전류일 수 있다. 서지 전류는 다양한 실시예에서 입력핀 또는 접촉 패드로부터 입력 노드 내로 주입된다. 단계 204는 입력 노드에 연결된 서지 다이오드를 통해 접지 노드로 서지 전류의 다수부를 도통하는 것을 포함한다. 서지 다이오드는 도 1 내지 도 5를 참조하여 전술된 바와 같이 TVS 다이오드로서 구현될 수 있다. 또한, 단계 206은 입력 노드와 출력 노드 사이에 연결된 저항 소자를 통해 서지 전류의 소수부를 도통하는 것을 포함한다. 출력 노드는 다른 ESD 회로를 갖는 피보호 디바이스(DUP)에 연결될 수 있다. 이러한 실시예에서, 과도 전압 다이오드의 동적 온 저항은 다른 ESD 회로의 동적 온 저항보다 작다.
도 7은 단계 302, 304 및 306을 포함하는 다른 실시예의 동작 방법(300)의 시스템 블록도를 도시한다. 다양한 실시예에 따르면, 동작 방법(300)은 예를 들어, ESD와 같은 전기 서지로부터 회로를 보호하는 방법이다. 단계 302는 입력 노드와 출력 노드 사이에 연결된 과도 전압 보호 회로에서 서지 전류, ESD 전류, 또는 다른 과도 전류 피크를 수신하는 것을 포함한다. 과도 전압 보호 회로는 전술된 다양한 실시예에 설명된 바와 같은 과도 전압 보호 다이오드 및 저항 소자를 포함할 수 있다. 다른 실시예에서, 과도 전압 보호 다이오드는 임의의 유형의 단일단 서지 또는 ESD 보호 회로일 수 있다. 단계 304는 수신된 서지 또는 ESD 전류에 기초하여 과도 전압 보호 다이오드를 가로지르는 제 1 전압 강하를 발생하는 것을 포함하고, 단계 306은 수신된 서지 또는 ESD 전류에 기초하여 저항 소자를 가로지르는 제 2 전압 강하를 발생하는 것을 포함한다. 저항 소자는 입력 노드와 출력 노드 사이에 연결된다. 다양한 실시예에서, 출력 노드는 2차 ESD 보호 다이오드로 DUP에 연결된다. 이러한 실시예에서, 과도 전압 보호 다이오드의 동적 온 저항은 2차 ESD 다이오드의 동적 온 저항보다 작을 수 있다. 2차 ESD 다이오드는 임의의 유형의 서지 또는 ESD 보호 디바이스를 포함할 수 있고, DUP IC 내에 포함된다.
도 8a는 도 1a 및 도 1b를 참조하여 전술된 바와 같은 실시예의 ESD 보호 요소의 I-V 플롯을 도시한다. 다양한 실시예에 따르면, 단일단 ESD 보호 회로는 ESD 다이오드(106)와 같은 주 ESD 요소 또는 스테이지를 포함하고, 실선 I-V 곡선은 주 ESD 요소를 통한 전류(IMAIN)를 도시하고, 피보호 디바이스(DUP)는 제 2 ESD 다이오드(105)와 같은 HBM 레벨 ESD 요소를 포함하고, 점선 I-V 곡선은 DUP 내에 일체화된 HBM 레벨 ESD 요소를 통한 전류(IHBM)를 도시한다. 다양한 실시예에서, 주 ESD 요소는 트리거 전압(VMAIN) 및 클램핑 전압(VM _clamp)을 갖는 주 전류(IMAIN)를 도통한다. 유사하게, DUP ESD 요소는 트리거 전압(VHBM) 및 클램핑 전압(VH _clamp)을 갖는 2차 전류(IHBM)를 도통한다. 몇몇 실시예에서, 주 ESD 요소의 트리거 전압(VMAIN)은 DUP ESD 요소의 트리거 전압(VHBM)에 가능한 한 가깝다. 대안 실시예에서, 트리거 전압(VMAIN)은 트리거 전압(VHBM)과는 상이할 수 있다. 몇몇 실시예에서, 주 ESD 요소는 DUP ESD 요소의 트리거 전압(VHBM)의 1 볼트 이내의 트리거 전압(VMAIN)을 갖는다. 대안 실시예에서, 주 ESD 요소는 DUP ESD 요소의 트리거 전압(VHBM)과는 상이한 1 볼트 초과인 트리거 전압(VMAIN)을 갖는다.
몇몇 실시예에서, 주 ESD 요소 및 HBM 레벨 ESD 요소가 2개의 요소 사이의 임의의 직렬 저항 없이 병렬일 때, VM -clamp는 VH _clamp와 동일할 수 있다. 다른 실시예에서, VM _clamp는 2개의 요소 사이의 직렬 저항을 가로지르는 전압 강하에 기인하여, VH_clamp보다 높을 수 있다. 다양한 실시예에서, DUP ESD 요소는 고장 전에 주 ESD 요소에 의해 소산된 전류(IM _failure)보다 훨씬 작은 전류(IH_failure)를 고장 전에 소산하는 것이 가능하다. 고장은 각각의 보호 요소의 손상 또는 파괴를 포함할 수 있다. 전체 ESD 또는 서지 이벤트의 전압이 DUP에 인가되는 것을 방지하고, 주 ESD 요소과 함께 DUP로의 손상을 방지하는 전압 강하가 주 ESD 요소과 DUP 사이의 직렬 저항에 의해 제공된다. 이러한 전압 강하는 예를 들어, 도 1b를 참조하여 설명된 바와 같이 저항(108)에 의해 제공된다.
또한, 전류비(IMAIN:IHBM)는 다양한 실시예에서 적어도 3:1 이상일 수 있다. 다양한 실시예에서, IMAIN의 기울기는 주 ESD 요소의 동적 저항(Rdyn _MAIN)을 지시하고, IHBM의 기울기는 동적 저항(Rdyn _ HBM)을 지시한다. 더 낮은 동적 저항은 더 많은 방전 전류가 소산하게 할 수 있다. 따라서, 주 ESD 요소는 단지 HBM 레벨 ESD 이벤트를 위해서만 설계될 수 있는 DUP ESD 요소에 비교하여 훨씬 더 큰 전류를 소산하는 것이 가능하다. 동적 저항의 비(Rdyn _ HBM:Rdyn _MAIN)는 적어도 2(즉, 2:1)일 수 있다. 몇몇 실시예에서, 비(Rdyn _ HBM:Rdyn _MAIN)는 5 내지 20이다. 특정 실시예에서, 비(Rdyn _ HBM:Rdyn _MAIN)는 10이다. 예를 들어, Rdyn _ HBM은 2 Ω일 수 있고, Rdyn _MAIN은 0.2 Ω일 수 있다. 다른 실시예에서, 비(Rdyn _ HBM:Rdyn _MAIN)는 임의의 값이다. 2개의 ESD 요소의 조합은 ESD 및 서지 이벤트를 포함하는 큰 범위의 과도 전압을 소산하는 것이 가능할 수 있다. 다양한 실시예에서, 도 8a에 도시된 전류 및 전압은 포지티브 저항 또는 네거티브 저항을 취할 수 있고, 당 기술 분야의 숙련자들에 의해 스위칭되거나 반전될 수 있다.
도 8b는 도 1b에서 저항(108)을 참조하여 설명된 것과 같은, 주 ESD 요소과 DUP ESD 요소 사이의 직렬 저항을 위한 2개의 값을 포함하는 실시예의 ESD 보호 회로의 I-V 플롯을 도시한다. 본 특정예에서, 직렬 저항(RESD)은 곡선(120, 110)에 의해 각각 도시된 바와 같이, 2개의 값, 2 Ω 및 0 Ω으로 설정된다. 종축은 과도 전압 이벤트에 대응할 수 있는 입력 전류를 도시하고, 횡축은 실시예의 ESD 보호 회로의 출력에서 클램핑 전압을 도시한다. 다양한 실시예에서, 2 Ω의 직렬 저항이 곡선(120)의 더 가파른 기울기에 의해 도시된 바와 같이 더 큰 전류를 소산하는 것이 가능하다. 다른 실시예에서, 직렬 저항(RESD)의 다른 값이 본 명세서에 설명된 바와 같이 사용될 수 있다.
본 명세서에 설명된 다양한 실시예는 일반적으로 입력 노드, 핀 또는 패드를 참조하여 설명되어 있다. 이러한 실시예는 마찬가지로 임의의 IC 또는 회로용 출력 노드, 핀 또는 패드에 즉시 적용될 수 있다.
다양한 실시예에서 다루어진 특정 과제는 예를 들어, 라인 캐패시턴스, 클램핑 전압 및 신호 무결성을 포함한다. 라인 캐패시턴스는, 획득 가능한 스위칭 속도를 감소시키기 때문에, 특히 고속 신호에 대해 유해할 수 있다. 일반적으로, ESD 보호 회로는 ESD 보호 회로가 입력 또는 출력 경로에 연결되기 때문에 라인 캐패시턴스를 증가시킨다. ESD 보호 회로의 라인 캐패시턴스는 다른 ESD 스테이지의 제거에 기인하여 본 명세서에 개시된 실시예의 단일단 ESD 보호 회로에 따라 최소화된다.
실시예의 ESD 보호 회로는, ESD 이벤트 중에, 보호된 노드에서의 전압이 클램핑 전압으로서 알려진 설정 전압에 도달할 때 보호된 IC로의 손상을 방지하기 위해 접지로의 전류 경로를 제공하도록 인에이블링된다(enabled). 종종, 피보호 디바이스(DUP)로서 공지된 보호된 IC는 보호된 노드에서 클램핑 전압에 노출되더라도 손상될 수 있다. 따라서, 실시예의 ESD 보호 회로는, 구현된 단일단 ESD 보호 요소에 의해 제공된 ESD 클램핑 전압이 IC가 손상될 전압보다 크기가 더 큰 ESD 이벤트 중에 IC를 보호한다.
라인 임피던스는 신호 무결성(SI)을 감소시킬 수 있다. 다양한 실시예에 따르면, 라인 임피던스는 종래의 다단 ESD 보호 회로에 비교할 때, 단일단 ESD 보호 회로에 의해 최소화된다. 특히, 저항은 감소되고, 반면에 전체 보호는 향상될 수도 있다.
본 명세서에 설명된 다양한 실시예의 장점은 감소된 라인 캐패시턴스, 증가된 신호 무결성, 감소된 반도체 면적 사용, 및 증가된 ESD 보호를 갖는 단일단 ESD 보호 회로를 포함할 수 있다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 이 설명은 한정의 개념으로 해석되도록 의도된 것은 아니다. 본 발명의 예시적인 실시예, 뿐만 아니라 다른 실시예의 다양한 변형 및 조합이 상세한 설명을 참조시에 당 기술 분야의 숙련자들에게 명백할 것이다. 따라서, 첨부된 청구범위는 임의의 이러한 변형예 또는 실시예를 포함하는 것으로 의도된다.
100: ESD 보호 시스템 102: ESD 보호 회로
104: 피보호 디바이스(DUP) 105: ESD 다이오드
106: ESD 다이오드 108: 저항
110: ESD 디바이스 120: 회로 기판
122: ESD 보호 IC 124: 디바이스 IC
128: 입력핀 130: 출력핀

Claims (26)

  1. 제 1 집적 회로를 포함하는 과도 전압(transient voltage) 보호 회로에 있어서,
    상기 제 1 집적 회로는
    입력 노드와,
    출력 노드와,
    상기 입력 노드와 기준 전압 노드 사이에 연결된 제 1 과도 전압 보호 요소 - 상기 제 1 과도 전압 보호 요소는 제 1 동적 저항을 포함함 - 와,
    상기 입력 노드와 상기 출력 노드 사이에 연결된 임피던스 소자 - 상기 출력 노드는 상기 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 단일단(single-stage) 정전기 방전(electrostatic discharge: ESD) 보호 요소에 연결되도록 구성되고, 상기 ESD 보호 요소의 트리거 전압은 상기 제 1 과도 전압 보호 요소의 트리거 전압과 동일함 - 를 포함하는
    과도 전압 보호 회로.
  2. 제 1 항에 있어서,
    상기 ESD 보호 요소를 더 포함하는
    과도 전압 보호 회로.

  3. 제 1 항에 있어서,
    상기 제 1 집적 회로의 출력 노드에 연결된 제 2 집적 회로를 더 포함하고, 상기 제 2 집적 회로는 상기 ESD 보호 요소를 포함하는 피보호 디바이스(device under protection: DUP)를 포함하는
    과도 전압 보호 회로.
  4. 제 1 항에 있어서,
    입력 노드 및 출력 노드를 갖는 상기 ESD 보호 요소 - 상기 ESD 보호 요소의 입력 노드는 상기 제 1 집적 회로의 출력 노드에 연결됨 - 와,
    상기 ESD 보호 요소의 출력 노드에 연결된 제 2 집적 회로 - 상기 제 2 집적 회로는 피보호 디바이스(DUP)를 포함함 - 를 더 포함하는
    과도 전압 보호 회로.
  5. 제 1 항에 있어서,
    상기 제 1 과도 전압 보호 요소는 과도 전압 억제(transient voltage suppression: TVS) 다이오드를 포함하는
    과도 전압 보호 회로.
  6. 제 1 항에 있어서,
    상기 임피던스 소자는 저항 소자를 포함하는
    과도 전압 보호 회로.
  7. 제 6 항에 있어서,
    상기 저항 소자는 10 옴 미만과, 0.1 옴 초과인 저항값을 갖는
    과도 전압 보호 회로.
  8. 제 1 항에 있어서,
    상기 제 1 동적 저항에 대한 상기 제 2 동적 저항의 비는 5 내지 20인
    과도 전압 보호 회로.
  9. 제 1 항에 있어서,
    상기 제 1 과도 전압 보호 요소는 최대 30 kV의 ESD 전압을 방전하도록 구성되고, 상기 ESD 보호 요소는 단지 최대 3 kV의 ESD 전압을 방전하도록 구성되는
    과도 전압 보호 회로.
  10. 제 1 항에 있어서,
    상기 제 1 과도 전압 보호 요소는 시스템 레벨 ESD 사양 IEC61000-4-2에 따라 ESD 전압을 방전하도록 구성되고, 상기 ESD 보호 요소는 HBM 레벨 사양 ANSI/ESDA/JEDEC JS-001에 따라 ESD 전압을 방전하도록 구성되는
    과도 전압 보호 회로.
  11. 제 1 항에 있어서,
    상기 제 1 과도 전압 보호 요소는 상기 ESD 보호 요소보다 큰 ESD 전류를 방전하도록 구성되는
    과도 전압 보호 회로.
  12. 제 1 항에 있어서,
    상기 기준 전압 노드는 접지 전위 노드인
    과도 전압 보호 회로.
  13. 제 1 항에 있어서,
    상기 과도 전압 보호 회로는 ESD 보호 회로인
    과도 전압 보호 회로.
  14. 제 1 항에 있어서,
    상기 제 1 과도 전압 요소는 제너 다이오드(Zener diode)를 포함하는
    과도 전압 보호 회로.
  15. 제 1 항에 있어서,
    상기 제 1 과도 전압 요소는 상기 입력 노드와 상기 기준 전압 노드 사이에 직렬로 접속된 제 1 제너 다이오드 및 제 2 제너 다이오드를 포함하고, 상기 제 1 제너 다이오드와 상기 제 2 제너 다이오드의 캐소드(cathode)는 함께 연결되는
    과도 전압 보호 회로.
  16. 제 1 항에 있어서,
    상기 제 1 과도 전압 요소는
    상기 입력 노드와 상기 기준 전압 노드 사이에 연결된 제 1 방전 경로 - 상기 제 1 방전 경로는 제 1 다이오드를 포함함 - 와,
    상기 제 1 방전 경로와 병렬로 연결된 제 2 방전 경로를 포함하고, 상기 제 2 방전 경로는
    상기 제 1 다이오드의 대향극(an opposite polarity)과 연결된 제 2 다이오드와,
    제너 다이오드를 포함하고,
    상기 제너 다이오드와 상기 제 2 다이오드의 캐소드는 함께 연결되는
    과도 전압 보호 회로.
  17. 제 1 항에 있어서,
    상기 제 1 과도 전압 요소는 사이리스터(a thyristor)를 포함하는
    과도 전압 보호 회로.
  18. 제 1 항에 있어서,
    상기 제 1 과도 전압 보호 요소의 트리거 전압은 상기 ESD 보호 요소의 트리거 전압의 1 볼트 이내에 있는
    과도 전압 보호 회로.

  19. 제 1 항에 있어서,
    상기 제 1 집적 회로는
    복수의 입력 노드와,
    상기 복수의 입력 노드와 복수의 기준 전압 노드 사이에 연결된 제 1 복수의 과도 전압 보호 요소 - 상기 제 1 복수의 과도 전압 보호 요소는 제 1 동적 저항을 포함함 - 와,
    상기 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 복수의 ESD 보호 요소에 연결되도록 구성된 복수의 출력 노드와,
    상기 복수의 입력 노드와 상기 복수의 출력 노드 사이에 연결된 복수의 임피던스 소자를 포함하는
    과도 전압 보호 회로.
  20. 과도 전압으로부터 회로를 보호하는 방법에 있어서,
    입력 노드 및 출력 노드를 포함하는 과도 전압 보호 회로를 제공하는 단계 - 상기 과도 전압 보호 회로는 단일단 ESD 보호 회로임 - 와,
    상기 입력 노드에서 과도 피크 전류를 수신하는 단계와,
    상기 입력 노드에 연결된 과도 보호 다이오드를 통해 접지로 상기 과도 피크 전류의 다수부(main portion)를 도통(conduct)하는 단계와,
    상기 입력 노드와 상기 출력 노드 사이에 연결된 저항 소자를 통해 상기 과도 피크 전류의 소수부(minor portion)를 도통하는 단계를 포함하고,
    상기 출력 노드는 다른 과도 전압 보호 회로를 갖는 피보호 디바이스(DUP)에 연결되도록 구성되고, 상기 과도 보호 다이오드의 동적 저항은 상기 다른 과도 전압 보호 회로의 동적 저항보다 작고, 상기 과도 보호 다이오드의 트리거 전압은 상기 다른 과도 전압 보호 회로의 트리거 전압과 동일한
    과도 전압으로부터 회로를 보호하는 방법.
  21. 제 20 항에 있어서,
    상기 과도 보호 다이오드는 제너 다이오드를 포함하는
    과도 전압으로부터 회로를 보호하는 방법.
  22. 제 20 항에 있어서,
    상기 과도 보호 다이오드는 상기 입력 노드와 기준 전압 노드 사이에 직렬로 접속된 제 1 제너 다이오드 및 제 2 제너 다이오드를 포함하고, 상기 제 1 제너 다이오드와 상기 제 2 제너 다이오드의 캐소드는 함께 연결되는
    과도 전압으로부터 회로를 보호하는 방법.

  23. 제 20 항에 있어서,
    상기 과도 보호 다이오드는
    상기 입력 노드와 기준 전압 노드 사이에 연결된 제 1 방전 경로 - 상기 제 1 방전 경로는 제 1 다이오드를 포함함 - 와,
    상기 제 1 방전 경로와 병렬로 연결된 제 2 방전 경로를 포함하고, 상기 제 2 방전 경로는
    상기 제 1 다이오드의 대향극과 연결된 제 2 다이오드와,
    제너 다이오드를 포함하고,
    상기 제너 다이오드와 상기 제 2 다이오드의 캐소드는 함께 연결되는
    과도 전압으로부터 회로를 보호하는 방법.
  24. 과도 전압으로부터 회로를 보호하는 방법에 있어서,
    입력 노드와 출력 노드 사이에 연결된 과도 전압 보호 회로에서 과도 피크 전류를 수신하는 단계 - 상기 과도 전압 보호 회로는 단일단 ESD 보호 회로임 - 와,
    상기 수신된 과도 피크 전류에 기초하여 과도 전압 보호 다이오드를 가로지르는 제 1 전압 강하를 발생하는 단계와,
    상기 수신된 과도 피크 전류에 기초하여 저항 소자를 가로지르는 제 2 전압 강하를 발생하는 단계 - 상기 저항 소자는 상기 입력 노드와 상기 출력 노드 사이에 연결됨 - 를 포함하고,
    상기 출력 노드는 2차 과도 전압 보호 다이오드를 갖는 피보호 디바이스(DUP)에 연결되도록 구성되고, 상기 과도 전압 보호 다이오드의 동적 저항은 상기 2차 과도 전압 보호 다이오드의 동적 저항보다 작고, 상기 과도 전압 보호 다이오드의 트리거 전압은 상기 2차 과도 전압 보호 다이오드의 트리거 전압과 동일한
    과도 전압으로부터 회로를 보호하는 방법.
  25. 제 24 항에 있어서,
    상기 수신된 과도 피크 전류에 기초하여 상기 2차 과도 전압 보호 다이오드를 가로지르는 제 3 전압 강하를 발생하는 단계를 더 포함하는
    과도 전압으로부터 회로를 보호하는 방법.
  26. 반도체 디바이스에 있어서,
    반도체 기판 위에 배치된 제 1 접촉 패드와,
    제 1 동적 저항을 포함하는 제 1 과도 전압 보호 디바이스 - 상기 제 1 과도 전압 보호 디바이스는 반도체 기판 내에 또는 위에 배치되고 상기 제 1 접촉 패드에 연결되고, 상기 제 1 과도 전압 보호 디바이스는 단일단(single-stage) 정전기 방전(electrostatic discharge: ESD) 보호 회로임 - 와,
    상기 반도체 기판 내에 또는 위에 배치된 저항층과,
    상기 반도체 기판 위에 배치된 제 2 접촉 패드를 포함하고,
    상기 저항층은 상기 제 2 접촉 패드에 연결되고, 상기 제 2 접촉 패드는 상기 제 1 동적 저항보다 큰 제 2 동적 저항을 갖는 제 2 과도 전압 보호 디바이스에 연결되도록 구성되고, 상기 ESD 보호 회로의 트리거 전압은 상기 제 1 과도 전압 보호 디바이스의 트리거 전압과 동일한
    반도체 디바이스.
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