KR20070054929A - 반도체회로용 정전기 보호소자 - Google Patents

반도체회로용 정전기 보호소자 Download PDF

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Abstract

본 발명은 낮은 트리거링 전압을 갖는 반도체회로용 정전기 보호소자를 개시한다. 개시된 본 발명에 따른 반도체회로용 정전기 보호소자는, 제1도전형의 기판과, 상기 기판 표면 내에 형성된 제2도전형 웰과, 상기 제2도전형 웰 표면 내에 서로 이격하여 형성되며 전원전압공급선에 연결된 고농도의 제1도전형 제1영역 및 고농도의 제2도전형 제1영역과, 상기 제2도전형 웰의 외측 기판 표면 내에 서로 이격하여 형성되며 접지선과 연결된 고농도의 제2도전형 제2영역 및 고농도의 제1도전형 제2영역과, 상기 고농도의 제1도전형 제2영역에 제1전극이 연결되고 전원전압공급선에 제2전극이 연결되도록 형성된 캐패시터를 포함한다.

Description

반도체회로용 정전기 보호소자{Electrostatic protection device for semiconductor circuit}
도 1은 종래의 반도체회로용 정전기 보호소자의 회로도.
도 2 및 도 4는 종래 반도체회로용 정전기 보호소자의 단면도.
도 3은 도 2에 대응하는 회로도.
도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 본 발명에 따른 반도체회로용 정전기 보호소자를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 210 : N- 웰
220 : 제1 P+영역 230 : 제1 N+영역
240 : 제2 N+영역 250 : 제2 P+영역
260 : 제3 N+영역 270 : 게이트
280 : 제3 P+영역 VSS : 전원전압공급선
VCC : 접지선 C : 캐패시터
R : 저항
본 발명은 반도체회로용 정전기 보호소자에 관한 것으로, 보다 상세하게는, 낮은 트리거링 전압(triggering voltage)을 갖는 반도체회로용 정전기 보호소자에 관한 것이다.
일반적으로, 정전기 방전(electrostatic discharge: ESD)은 반도체 칩의 신뢰성을 좌우하는 중요한 요소 중에 하나이며, 이러한 정전기 방전은 반도체 칩을 취급 시 또는 시스템에 장착하는 경우 발생되어 반도체 칩을 손상시킨다. 따라서, 반도체 장치의 데이터 입출력 영역에는 정전기로부터 반도체 칩을 보호하기 위해, 필수적으로 정전기 보호장치가 구비된다. 대전된 인체나 기계에 반도체 칩이 접촉하면 인체나 기계에 대전되어 있던 정전기가 반도체 칩의 외부 핀을 통해 입출력 단자를 거쳐 반도체 장치 내부로 방전되면서 큰 에너지를 가진 과도 정전기 전류가 반도체 장치의 내부회로에 큰 손상을 가할 수 있다. 대부분의 반도체 장치는 정전기에 의해 발생하는 이러한 손상으로부터 내부의 주요 회로를 보호하기 위해 입출력 단자와 반도체 내부회로 사이에 정전기 보호장치를 구비한다.
한편, 반도체 장치의 고집적화가 진행됨에 따라 트랜지스터의 게이트 절연막 두께가 더욱 감소되고 아울러 배선의 폭도 감소되어 정전기에 의해 반도체 장치의 내부회로는 더욱 손쉽게 손상 받을 수 있다. 즉, 트랜지스터의 게이트 절연막 두께가 감소되면, 게이트 절연막을 파괴하는 전압이 낮아져 종래의 방법에 따라 정전기 보호장치를 사용할 경우 더 낮은 전압의 정전기에 의해 트랜지스터의 게이트 절연막이 파괴된다.
그러므로, 고집적화가 진행됨에 따라 정전기 보호소자도 정전기에 의한 회로의 손상(damage)을 보다 효과적으로 방지할 수 있도록 개선될 필요가 있고, 그에 대한 연구가 많이 이루어지고 있다.
도 1은 종래의 정전기 보호소자를 포함하는 반도체 장치의 회로도이다.
일반적으로, 반도체 장치용 정전기 보호소자는, 도1 에 도시된 바와 같이, 외부 신호를 수신하는 입출력패드(PAD), 상기 입출력패드(PAD)와 내부회로 사이에 위치하면서 입출력패드(PAD)로 부터 유입되는 정전기를 접지선(VSS) 또는 전원전압공급선(VCC)으로 우회시키는 메인(main) 보호소자 및 상기 메인 보호소자에 역(reverse) 바이어스가 걸리는 것을 방지하여 메인 보호소자의 열화를 방지하는 역할을 하는 파워 클램프(Power clamp) 등으로 구성한다.
여기서, 상기 파워 클램프로서 사용되는 소자로는 SCR(Silicon controlled rectifier) 소자가 있으며, 이하에서는, 도 2 및 도 3을 참조하여, 종래 기술에 따른 SCR 소자에 대해서 설명하도록 한다.
도 2는 종래 기술에 따라 제조한 SCR 소자를 도시한 단면도이다.
도 2를 참조하면, 일반적으로 종래의 SCR 소자는, P형 기판(100)과, 상기 기판 표면 내에 형성된 N- 웰(110), 상기 N- 웰(110)의 표면부 내에 서로 이격하도록 형성되며 전원전압공급선(VCC)과 연결된 제1 P+영역(120) 및 제1 N+영역(130), 그리고, 상기 N- 웰(110) 외측의 기판 표면 내에 서로 이격하도록 형성되며 접지선(VSS)에 연결된 제2 N+영역(140) 및 제2 P+영역(150)으로 구성된다.
이러한 구조를 갖는 SCR 소자는, 입출력패드(PAD)에 정전기 이벤트(event) 발생시, 도 1에서의 메인 보호소자중 어느 하나에 역 바이어스가 걸릴 수 있는 특정 조건에서, 수평한(lateral) 형태의 NPN형 바이폴라 트랜지스터와 수직한(vertical) 형태의 PNP형 바이폴라 트랜지스터를 턴-온(turn-on)시킴으로써 메인 보호소자에 역 바이어스가 걸리지 않도록 하며, 전원전압공급선(VCC)을 통해 SCR 소자로 들어온 정전기를 상기 두 가지 트랜지스터의 상호 작용을 통해 접지선(VSS)으로 우회시켜 내부회로를 보호하게 된다.
자세하게, 상기 SCR 소자에서 전원전압공급선(VCC)으로 정전기가 유입되면 에벌런치 브레이크다운(avalanche breakdown)이 발생하기 전까지 N- 웰(110) 부분에 전하가 모이게 되고, 상기 N- 웰(110)에 모이는 전하의 양이 일정량 이상이 되면, N- 웰(110)에 강한 전계가 걸리게 되므로, 충돌 이온화(impact ionization)에 의해 N- 웰(110)과 기판(100) 사이에 에벌런치 브레이크다운(avalanche breakdown)이 발생한다.
상기 에벌런치 브레이크다운이 발생하게 되면, N- 웰(110)로부터 픽-업(pick-up) 역할을 하는 제2 P+영역(150)으로 홀(hole)이 유입되면서 기판(100)의 전위가 높아지고, 이에 따라, N- 웰(110)과 기판(100) 및 제2 N+영역(140)간의 NPN 바이폴라 접합 트랜지스터(Bipolar Junction Transistor : BJT)가 동작하게 되어 제2 N+영역(140)을 통해 접지선(VSS)으로 전류가 흐르게된다. 이것을 NPN 바이폴라 접합 트랜지스터가 트리거링(triggering) 되었다고 하고, 상기 트리거링이 발생할 당시 제1 N+영역(130)에 인가된 전압을 트리거링 전압(triggering voltage; Vt1)이라고 한다.
한편, 상기한 바와 같이 NPN 바이폴라 접합 트랜지스터가 트리거링 되어 전류 흐름이 발생하면, 상기 전류가 PNP 바이폴라 접합 트랜지스터의 베이스(base)에 해당되는 N- 웰(110) 부분으로 흘러들어가 그 전위를 높이게 되는데, 상기 N- 웰(110)의 전위가 이미터(emitter)에 해당되는 제1 P+영역(120)의 전위 보다 특정 값(0.7V) 이상으로 높아지게 되면 PNP 바이폴라 접합 트랜지스터가 턴-온되고, 이에 따라, PNP 바이폴라 접합 트랜지스터를 통해서 전류가 흐르게 되는데 이 전류는 기판으로 흐르면서 기판의 전위를 높여 주게 되어 NPN 바이폴라 접합 트랜지스터의 전류 증가를 유도하게 된다.
도 3는 상기 SCR 소자의 회로도로서, 이를 참조하여, SCR 소자의 동작에 대해 좀더 설명하면 다음과 같다. 즉, 앞서 언급한 바와 같이, 한쪽 바이폴라 트랜지스터가 트리거링되어 전류가 흐르면, 다른 쪽 바이폴라 트랜지스터의 트리거링을 유도하게 되는데, 두 개의 바이폴라 트랜지스터가 모두 턴-온된 이후에도 서로 상호 작용하여 전류를 증폭시켜 정전기 전류를 접지선(VSS)으로 흘려 보내게 된다.
한편, ESD가 발생했을 때 고속 동작하는 내부회로 보다 SCR 소자가 더 빨리 턴-온되어야 하는 바, SCR 소자의 트리거링 전압이 낮아질 필요가 있는데, 상기 종래의 SCR 소자의 경우 트리거링 전압이 높다는 단점이 있다. 이에 따라, 상기 종래의 SCR 소자의 단점을 보완하기 위해 트리거링 전압을 낮출 수 있는 구조인 LVTSCR(Low Voltage Triggering SCR)이 제안되었다.
도 4는 종래 기술에 따른 LVTSCR 소자의 단면도로서, 이를 참조하면, LVTSCR 소자의 경우 종래의 SCR 소자에 제3 N+영역(160)과 게이트(170)를 더 포함하며, 상 기 제3 N+영역(160)은 N- 웰(110)과 기판(100)의 경계부에 형성되고 게이트(170)는 접지선(VSS)과 연결되는데, 이 경우 상기 제3 N+영역(160) 및 게이트(170)가 N- 웰(110)과 기판(100) 사이의 에벌런치 브레이크다운을 보다 빠르게 진행시켜주므로 종래 SCR 소자에서 보다 상대적으로 낮은 전압에서 바이폴라 접합 트랜지스터가 트리거링된다.
그러나, 앞서 설명한 바와 같이, 반도체 소자의 고집적화가 진행됨에 따라, 점차 더욱 낮은 트리거링 전압을 갖는 반도체 소자용 보호소자가 요구되고 있는데, 종래의 SCR 소자는 다른 정전기 보호소자에 비해 트리거링 전압이 매우 높은 편이며, SCR 소자의 트리거링 전압을 낮춰준 LVTSCR 소자를 사용하더라도 차세대 고집적 반도체 회로에서 요구하는 낮은 트리거링 전압을 갖는 보호소자를 구현하는데 어려움이 있다.
이는 상기 SCR 소자는 물론 LVTSCR 소자도 N- 웰(110)에 전하가 모인 후, 제2 P+영역(150)으로 홀이 빠져나가면서 기판(100)의 전위가 높아져서 트랜지스터의 턴-온이 이루어지는데, 이러한 일련의 에벌런치 브레이크다운에 의한 턴-온 과정을 포함하는 보호소자의 경우 트리거링 전압을 낮추는데 한계가 있기 때문이다.
특히, 반도체 소자가 고집적화되고 고속화되면서 더욱 낮은 트리거링 전압을 갖는 보호소자가 요구되는데, 만약 트리거링 전압이 높으면 보호소자의 동작 속도가 내부회로의 동작 속도 보다 늦기 때문에 내부회로는 정전기에 의해 손상(damage)을 입게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 종래의 SCR 또는 LVTSCR 소자의 트리거링 전압을 감소시켜 내부회로를 보다 효과적으로 보호할 수 있도록 한 반도체 집적회로용 정전기 보호소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체회로용 정전기 보호소자는, 제1도전형의 기판; 상기 기판 표면 내에 형성된 제2도전형 웰; 상기 제2도전형 웰 표면 내에 서로 이격하여 형성되며 전원전압공급선에 연결된 고농도의 제1도전형 제1영역 및 고농도의 제2도전형 제1영역; 상기 제2도전형 웰의 외측 기판 표면 내에 서로 이격하여 형성되며 접지선과 연결된 고농도의 제2도전형 제2영역 및 고농도의 제1도전형 제2영역; 및 상기 고농도의 제1도전형 제2영역에 제1전극이 연결되고 전원전압공급선에 제2전극이 연결되도록 형성된 캐패시터;를 포함한다.
여기서, 상기 제2도전형 웰과 그 외측의 기판 표면을 걸쳐서 형성된 고농도의 제2도전형 제3영역; 및 상기 고농도의 제2도전형 제3영역과 고농도의 제2도전형 제1영역 사이의 기판 상에 형성되며 접지선에 연결된 게이트;를 더 포함한다.
상기 캐패시터의 제1전극과 고농도의 제1도전형 제2영역 사이 또는 상기 캐패시터의 제2전극과 전원전압공급선 사이 중에서 적어도 어느 하나의 위치에 형성된 저항을 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체회로용 정전기 보호소자는, 제1도전형의 기판; 상기 기판 표면 내에 형성된 제2도전형 웰; 상기 제2 도전형 웰 표면 내에 서로 이격하여 형성되며 전원전압공급선에 연결된 고농도의 제1도전형 제1영역 및 고농도의 제2도전형 제1영역; 상기 제2도전형 웰의 외측 기판 표면 내에 서로 이격하여 형성되며 접지선과 연결된 고농도의 제2도전형 제2영역 및 고농도의 제1도전형 제2영역; 상기 제2도전형 웰의 외측 기판 표면 내에 형성된 고농도의 제1도전형의 제3영역; 및 상기 고농도의 제1도전형 제3영역에 제1전극이 연결되고 전원전압공급선에 제2전극이 연결되도록 형성된 캐패시터;를 포함한다.
여기서, 상기 제2도전형 웰과 그 외측의 기판 표면을 걸쳐서 형성된 고농도의 제2도전형 제3영역; 및 상기 고농도의 제2도전형 제3영역과 고농도의 제2도전형 제1영역 사이의 기판 상에 형성되며 접지선에 연결된 게이트;를 더 포함한다.
상기 캐패시터의 제1전극과 고농도의 제1도전형 제3영역 사이 또는 상기 캐패시터의 제2전극과 전원전압공급선 사이 중에서 적어도 어느 하나의 위치에 형성된 저항을 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 종래의 SCR 구조 또는 LVTSCR 구조의 정전기 보호소자의 제2 P+영역과 전원전압공급선(VCC) 사이에 캐패시터를 개제시킨다.
이 경우, 상기 전원전압공급선(VCC)을 통해 SCR 또는 LVTSCR 소자에 정전기 가 유입되는 ESD 동작시 상기 캐패시터를 통해 제2 P+영역으로 전류가 흘러들어오게 되고, 이에 따라, 기판의 전위가 직접적으로 증가하게되어 보호소자의 트랜지스터가 턴-온된다. 이러한 턴-온 과정에서는 정전기가 유입됨과 동시에 기판에 전위가 증가하게 되므로, 종래의 에벌런치 브레이크다운에 의한 일련의 턴-온 과정보다 턴-온 과정이 빠르게 진행된다. 그러므로, 본 발명은 종래 SCR 또는 LVTSCR 소자의 문제점인 높은 트리거링 전압을 낮출 수 있다.
자세하게, 도 5 및 도 6은 본 발명에 따른 SCR 구조 및 LVTSCR 구조의 반도체회로용 정전기 보호소자를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 5을 참조하면, 본 발명에 따른 SCR 구조를 갖는 반도체회로용 정전기 보호소자는, P형 기판(200)과, 상기 기판 표면 내에 형성된 N- 웰(210), 상기 N- 웰(210)의 표면부 내에 서로 이격하도록 형성되며 전원전압공급선(VCC)과 연결된 제1 P+영역(220) 및 제1 N+영역(230), 상기 N- 웰(210) 외측의 기판 표면 내에 서로 이격하도록 형성되며 접지선(VSS)에 연결된 제2 N+영역(240) 및 제2 P+영역(250), 그리고, 상기 제2 P+영역(250)에 제1전극이 연결되고 전원전압공급선(VCC)에 제2전극이 연결되도록 형성된 캐패시터(C)를 포함한다.
도 6을 참조하면, 본 발명에 따른 LVTSCR 구조를 갖는 반도체회로용 정전기 보호소자는, P형 기판(200)과, 상기 기판 표면 내에 형성된 N- 웰(210), 상기 N- 웰(210)의 표면부 내에 서로 이격하도록 형성되며 전원전압공급선(VCC)과 연결된 제1 P+영역(220) 및 제1 N+영역(230), 상기 N- 웰(210) 외측의 기판 표면 내에 서 로 이격하도록 형성되며 접지선(VSS)에 연결된 제2 N+영역(240) 및 제2 P+영역(250), 상기 N- 웰(210)과 그 외측의 기판(200) 표면을 걸쳐서 형성된 제3 N+영역(260) 및 상기 제3 N+영역(260)과 제1 N+영역(230) 사이의 기판 상에 형성되며 접지선(VSS)에 연결된 게이트(270), 그리고, 상기 제2 P+영역(250)에 제1전극이 연결되고 전원전압공급선(VCC)에 제2전극이 연결되도록 형성된 캐패시터(C)를 포함한다.
이와 같이, 본 발명은 종래의 SCR 구조 또는 LVTSCR 구조의 보호소자의 구성요소에 캐패시터(C)를 추가적으로 형성하되, 상기 캐패시터(C)를 제2 P+영역(250)과 전원전압공급선(VCC)사이에 위치시킨다.
이 경우, 앞서 설명한 바와 같이, 전원전압공급선(VCC)을 통해 정전기가 유입되면, 상기 캐패시터(C)를 통해 제2 P+영역(250)으로 전류가 흘러들어가게 되고, 이에 따라, 기판(200)의 전위가 증가하게되어 보호소자의 트랜지스터가 턴-온된다. 이러한 턴-온 과정에서는 정전기가 유입됨과 동시에 기판(200)에 전위가 증가하게 되므로, 에벌런치 브레이크다운에 의한 일련의 턴-온 과정이 수반되는 종래의 SCR 또는 LVTSCR 소자의 경우 보다 턴-온 과정이 빠르게 진행되므로, 트리거링 전압이 낮아진다. 한편, ESD에 의한 동작이 아닌 정상동작시에는 접지단(VSS)과 전원전압공급단(VCC) 사이에 전위 변화가 거의 없기 때문에 교류 전류가 발생하지 않아 캐패시터(C)를 통해 전류가 유입되지 않는다. 그러므로, 상기 캐패시터(C)는 소자의 정상동작시에는 영향을 미치지 않는다.
한편, 도 5 및 도 6에서는 접지선(VSS)에 연결되어있는 제2 P+영역(250)에 캐패시터(C)를 연결시켰지만, 본 발명은 이에 한정되지 아니하며, 도 7 및 도 8에 도시된 바와 같이, 상기 N- 웰(210)의 외측 기판(200) 표면 내에 제2 P+영역(250)과 별개의 제3 P+영역(280)을 별도로 형성하고, 상기 제3 P+영역(280)에 제1전극이 연결되고 전원전압공급선(VCC)에 제2전극이 연결되도록 캐패시터(C)를 형성시킬 수도 있다. 이 경우, 제3 P+영역(280)이 추가적으로 형성되므로, 도 5 및 도 6의 경우에 비해 보호소자의 면적이 다소 증가한다는 단점이 있지만, 도 5 및 도 6의 경우에서와 마찬가지로 트리거링 전압을 낮출 수 있다.
또한, 본 발명은 도 9 및 도 10에 도시된 바와 같이, 상기 캐패시터(C)의 제1전극과 제2 P+영역(250) 사이 또는 상기 캐패시터(C)의 제2전극과 전원전압공급선(VCC) 사이 중에서 적어도 어느 하나의 위치에 저항(R)을 더 형성시킬 수도 있는데, 이때, 상기 저항(R)은 기판(100)의 전위가 급격히 변동되는 것을 방지하여 노이즈(noise)의 유발을 억제하는 역할을 한다.
그리고, 도 9 및 도 10은 각각 도 5 및 도 6에 저항(R)을 추가시킨 경우에 해당하는데, 도시하지는 않았지만, 도 7 및 도 8에 대해서도 동일한 방식으로 저항을 추가시켜 캐패시터(C)의 제1전극과 제3 P+영역(280) 사이 또는 캐패시터(C)의 제2전극과 전원전압공급선(VCC) 사이 중에서 적어도 어느 하나의 위치에 저항(R)을 더 형성시킬 수다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 종래의 SCR 또는 LVTSCR 구조의 보호소자에서 트랜지스터 동작시 홀(hole)을 픽-업(pick-up)하는 역할을 하는 P+영역과 전원전압공급선(VCC) 사이에 캐패시터를 형성하여, 전원전압공급선(VCC)에 정전기 전류 발생시 캐패시터를 통해 P+영역을 거쳐 기판으로 전류가 유입되도록 한다. 이 경우, 종래의 에벌런치 브레이크다운에 의한 트랜지스터의 트리거링 보다 트리거링 전압이 감소되고 정전기 보호소자가 빨리 턴-온 되도록 할 수 있는 바, 내부회로를 정전기 손상으로부터 보다 효과적으로 보호할 수 있고, 결과적으로, 반도체 소자의 고집적화 및 고속화 추세에 효과적으로 대응할 수 있다.

Claims (6)

  1. 제1도전형의 기판;
    상기 기판 표면 내에 형성된 제2도전형 웰;
    상기 제2도전형 웰 표면 내에 서로 이격하여 형성되며 전원전압공급선에 연결된 고농도의 제1도전형 제1영역 및 고농도의 제2도전형 제1영역;
    상기 제2도전형 웰의 외측 기판 표면 내에 서로 이격하여 형성되며 접지선과 연결된 고농도의 제2도전형 제2영역 및 고농도의 제1도전형 제2영역; 및
    상기 고농도의 제1도전형 제2영역에 제1전극이 연결되고 전원전압공급선에 제2전극이 연결되도록 형성된 캐패시터;를 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  2. 제 1 항에 있어서,
    상기 제2도전형 웰과 그 외측의 기판 표면을 걸쳐서 형성된 고농도의 제2도전형 제3영역; 및
    상기 고농도의 제2도전형 제3영역과 고농도의 제2도전형 제1영역 사이의 기판 상에 형성되며 접지선에 연결된 게이트;를 더 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  3. 제 1 항에 있어서, 상기 캐패시터의 제1전극과 고농도의 제1도전형 제2영역 사이 또는 상기 캐패시터의 제2전극과 전원전압공급선 사이 중에서 적어도 어느 하나의 위치에 형성된 저항을 더 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  4. 제1도전형의 기판;
    상기 기판 표면 내에 형성된 제2도전형 웰;
    상기 제2도전형 웰 표면 내에 서로 이격하여 형성되며 전원전압공급선에 연결된 고농도의 제1도전형 제1영역 및 고농도의 제2도전형 제1영역;
    상기 제2도전형 웰의 외측 기판 표면 내에 서로 이격하여 형성되며 접지선과 연결된 고농도의 제2도전형 제2영역 및 고농도의 제1도전형 제2영역;
    상기 제2도전형 웰의 외측 기판 표면 내에 형성된 고농도의 제1도전형의 제3영역; 및
    상기 고농도의 제1도전형 제3영역에 제1전극이 연결되고 전원전압공급선에 제2전극이 연결되도록 형성된 캐패시터;를 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  5. 제 4 항에 있어서,
    상기 제2도전형 웰과 그 외측의 기판 표면을 걸쳐서 형성된 고농도의 제2도전형 제3영역; 및
    상기 고농도의 제2도전형 제3영역과 고농도의 제2도전형 제1영역 사이의 기 판 상에 형성되며 접지선에 연결된 게이트;를 더 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  6. 제 4 항에 있어서, 상기 캐패시터의 제1전극과 고농도의 제1도전형 제3영역 사이 또는 상기 캐패시터의 제2전극과 전원전압공급선 사이 중에서 적어도 어느 하나의 위치에 형성된 저항을 더 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
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