TWI402965B - 實施以金屬絕緣體金屬為基礎之去耦合電容器的缺陷率免疫技術 - Google Patents

實施以金屬絕緣體金屬為基礎之去耦合電容器的缺陷率免疫技術 Download PDF

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Description

實施以金屬絕緣體金屬為基礎之去耦合電容器的缺陷率免疫技術
本申請案大體上係有關於電子裝置，且更具體言之，係有關於電力供應去耦合。
去耦合電容器(DECAP)通常併入至晶片上系統(SoC)設計中，以減輕由流過與晶片及晶片所在之封裝相關聯之各種寄生電感之電流改變引起的切換雜訊。晶片內之輸入/輸出(I/O)電路及核心電路之同時切換可引起電力供應源上之電壓下降達近似為ΔV=L(di/dt)之量，其中L為電力匯流排(包括在封裝上之電力匯流排)之有效導線電感，且di/dt為電流隨著時間之瞬時增加率。此「電力供應雜訊」(power supply noise)不僅可增加信號延遲，藉此減少SoC之操作頻率，而且在一些狀況下亦可無意地引起SoC內之邏輯電路的狀態轉變。
一些去耦合電容器通常置放於其上經置放有SoC之電路板上。此等電容器通常有效於在相對低頻率下減輕供應雜訊。然而，在較高頻率下，此等電容器通常並非如此有效，因此，通常需要將晶片上去耦合電容器整合至SoC設計中。
在特殊應用積體電路(ASIC)設計流程中，可使用自動化設計工具「置放與佈線」(place-and-route)步驟將標準單元邏輯置放至設計中。在置放標準單元邏輯之後，通常在置放與佈線步驟之後藉由視時機地將DECAP置放於未被主動式邏輯單元佔據之區域(例如，「空白空間」(white space))中而將DECAP添加至標準單元邏輯之組構中。此「填料」(filler)方法最小化或消除置放此等DECAP單元所需要之任何額外區域耗用，該等DECAP單元經設計成符合相關CMOS技術之設計規則。
在大多數狀況下，在對功能電路進行佈線之後用於DECAP單元之可用空間足以滿足SoC設計之電壓雜訊要求。然而，在一些狀況下，晶片上之切換活動可極高，因此成比例地增加所需要之晶片上去耦合電容的量。電容要求可足夠高而使得晶片上之可用空白空間的量不足以滿足電壓雜訊規範。在此等狀況下，可能需要引入專業形式之去耦合電容器。
專業去耦合電容器之一實例為金屬絕緣體金屬(「MiM」)電容器。MiM電容器可形成於晶片上，且相比於以閘極氧化物為基礎之電容器可提供較大單位電容(例如，μF/μm2 )。已表明MiM電容器在增強高效能電路之效能方面提供顯著優點。在文獻中已報告多種類型之MiM電容器。在一實例中，可至少部分地在SoC之金屬互連階層中使用平行電極來形成MiM。在另一實例中，將電容器介電質併入於一特徵中，該特徵被蝕刻至位於CMOS電晶體與金屬化階層之第一階層(例如，金屬1)之間的介電質中。後者實例通常用於製造嵌入式動態RAM(DRAM)。兩個實施之共同點為很小但不可忽略之缺陷率，其可導致電容器電極之間的低電阻連接。此等缺陷可減少裝置良率及/或可靠性。
一態樣提供一種積體電路電力供應去耦合電路，其包括一電容器及一保護電路。該電容器具有一第一端子及一第二端子。該保護電路包括：一第一電晶體，其具有一第一傳導路徑；及一第二電晶體，其具有一第二傳導路徑。該第一傳導路徑之一端子連接至該電容器之該第一端子，且該第一傳導路徑之另一端子連接至一第一電力供應軌。該第二傳導路徑之一端子連接至該電容器之該第二端子，且該第二傳導路徑之另一端子連接至一不同第二電力供應軌。
另一態樣提供一種積體電路，其包括：一裝置基板；及主動電路，其位於該基板之上。該主動電路經組態成藉由一第一電力供應軌及一第二電力供應軌供電。具有一第一端子及一第二端子之一電容器經組態成減少該第一電力供應軌及該第二電力供應軌上之電力供應雜訊。一保護電路經組態成限制通過該電容器之一電流。該保護電路包括：一第一電晶體，其具有一第一傳導路徑；及一第二電晶體，其具有一第二傳導路徑。該第一傳導路徑之一端子連接至該第一端子，且該第一傳導路徑之另一端子連接至該第一電力供應軌。該第二傳導路徑之一端子連接至該第二端子，且該第二傳導路徑之另一端子連接至該第二電力供應軌。
又一態樣提供一種製造一積體電路之方法。該方法包括：提供一基板；及在該基板之上形成主動電路。該主動電路經組態成藉由一第一電力供應軌及一第二電力供應軌供電。位於該基板之上的一去耦合電容器經組態成減少該第一電力供應軌及該第二電力供應軌上之電力供應雜訊。一保護電路位於該基板之上以限制通過該電容器之一電流。該保護電路包括：一第一電晶體，其具有一第一傳導路徑；及一第二電晶體，其具有一第二傳導路徑。該第一傳導路徑之一端子連接至該第一端子，且該第一傳導路徑之另一端子連接至該第一電力供應軌。該第二傳導路徑之一端子連接至該第二端子，且該第二傳導路徑之另一端子連接至該第二電力供應軌。
現參考結合隨附圖式所採取之以下描述，在該等圖式中相同數字指代相同元件。
在電晶體階層(使用閘極介電質階層作為電容器介電質)處DECAP單元之缺陷率相對低。此係因為此等去耦合電容器係用與用於標準CMOS電晶體(包括高品質閘極介電質階層)之程序相同的程序予以製造。因此，針對使用此等DECAP之設計的良率損失及/或電流洩漏相對低。
然而，用以形成以MiM為基礎之DECAP的互連階層通常較易受處理缺陷影響，該等處理缺陷可在MiM DECAP電極之間導致低電阻路徑(在本文中有時被稱為短路)。此等缺陷可減少總體良率以及使用MiM DECAP之產品的可靠性。通過MiM電容器之短路可在電流供應節點與接地節點之間導致高電流，因此危及整個裝置之功能性。
本發明引入用於去耦合電容器的簡單且創新之保護方案，其有利地顯著地減少由短路DECAP引起之良率損失的風險。雖然本文中所描述之實施例可藉由任何晶片上去耦合電容器予以實踐，但其藉由MiM DECAP之實踐可歸因於MiM電容器相對於其他可用電容器類型之較高缺陷率而尤其有利。本發明之實施例可使在電子裝置(例如，積體電路)中使用MiM DECAP成為可能，該等電子裝置原本將歸因於可靠性顧慮而不適於此等MiM電容器。
本文中所描述之各種實施例包括與一或多個MiM電容器一起使用之小型CMOS相容保護電路。該保護電路減少或消除上述缺陷率的風險，同時仍很大程度上維持電容器之去耦合效率。
本文中所描述之各種實施例之一優點包括提供防禦原本可影響電子裝置之總體良率及可靠性之潛在缺陷的設計穩固性，同時仍提供電力供應去耦合。另一優點在於：本文中所描述之各種實施例不需要比原本製作去耦合電容器將需要之程序或設計工具特殊的任何程序或設計工具。
圖1說明根據本發明之電子裝置100。裝置100說明性地為積體電路。裝置100包括裝置基板110，主動電路120位於裝置基板110上。基板110可為適於製造電子裝置之任何基板，諸如(無限制地)，半導體晶圓。半導體晶圓可包括(例如)矽、鍺、GaAs、絕緣體上半導體、磊晶層及多晶材料。在一些實施例中，基板可包括有機薄膜，諸如有機FET(oFET)及有機LED(oLED)之有機電子裝置形成於該有機薄膜上。
主動電路意謂經組態成以藉由電壓源(例如，Vdd 及Vss )之至少兩個極性提供之電力而操作之電子元件(諸如，FET、雙極電晶體、電阻器、電容器、電感器及其類似者)的任何組合。主動電路不需要經實際地供電成被視為主動式，且不需要在其最終組態中經完全地互連成被視作主動電路。
主動電路120係藉由一或多個電力供應軌供電，該一或多個電力供應軌將電力自電源傳導至主動電路120之各種元件。無限制地，一極性之電力軌在本文中可被稱為Vdd ，而另一極性之電力軌可被稱為Vss 。在一非限制性實例中，Vdd 可為正電壓，且Vss 可為接地。
裝置100包括數個電力供應去耦合電路。嵌入式去耦合電路130(例如，電容器)位於用於主動電路120的裝置100之區域內。固結式去耦合電路140位於在含有主動電路之區塊外部的裝置100之區域(例如，裝置100之設計佈局中的所謂「空白空間」)內。
轉至圖2，說明電力供應去耦合電路200之實施例。去耦合電路200包括一或多個電容器210a、210b、......、210n，該等電容器被統稱為去耦合電容器210，且在不必要進一步區分時被以單數形式稱為去耦合電容器210。去耦合電容器210可包括任何類型之電容器，其可藉由用以形成裝置100之程序流程形成。此等電容器類型包括MiM電容器、閘極介電質電容器，及DRAM單元儲存電容器。無限制地，藉由參考MiM電容器來描述各種實施例，但應認識到，熟習相關技術者可將該等實施例之原理應用於其他電容器類型。
去耦合電容器210經由節點A及節點B而連接至保護電路220。在本文中，除非另有敍述，否則術語「連接」指代傳導性耦合(conductive coupling)。傳導性耦合可藉由傳導性跡線(諸如，金屬或多晶矽互連)而進行，且可包括層間連接(「介層孔」(via))，其中適於一特定設計。金屬互連可為(例如)銅線或鋁線。
保護電路220連接至Vdd 電壓軌及Vss 電壓軌。去耦合電容器210經組態成減少Vdd 軌及Vss 軌上之電力供應雜訊，例如，具有10奈秒或更少之持續時間的自所要電壓位準之暫態電壓偏移(transient voltage excursion)。去耦合電容器210具有通常複雜且包括電阻性分量之阻抗。電阻性分量可包括來自所有來源的通過去耦合電容器210之電流，該等來源包括損耗機構、介電質洩漏，及去耦合電容器210之極板之間的短路。通常，除了短路以外，可忽略通過去耦合電容器210之電流。然而，當去耦合電容器210之極板之間的短路允許過多電流在Vdd 軌與Vss 軌之間流動時，該短路可引起裝置100發生故障或使用過多電力。
保護電路220經組態成限制通過去耦合電容器210之在Vdd 軌與Vss 軌之間的電流Ileak 。因此，當去耦合電容器210歸因於短路而具有低電阻時，保護電路220可防止該短路在Vdd 與Vss 之間導致足夠大以引起裝置100發生故障之電流。
保護電路220包括第一電晶體230及第二電晶體240。電晶體230、240經無限制地說明為場效電晶體(FET)，且可為以互補MOS(CMOS)技術予以實施之多晶矽氧化物半導體FET。熟習相關技術者應認識到，可使用其他電晶體類型(例如，雙極電晶體)來實踐藉由本文中所描述之各種實施例例示的原理。電晶體230、240包括可控傳導路徑。對於FET，當電晶體接通時，傳導路徑係在源極與汲極之間。對於雙極電晶體，傳導路徑係在發射極與集電極之間。
在本實施例中，第一電晶體230為p通道FET，且第二電晶體240為n通道FET。去耦合電容器具有第一端子(節點「A」)及第二端子(節點「B」)。第一電晶體230之汲極(節點A)傳導性地耦合至第二電晶體240之閘極，且耦合至去耦合電容器210之第二端子。第二電晶體240之汲極(節點「B」)傳導性地耦合至第一電晶體230之閘極，且耦合至去耦合電容器210之第一端子。第一電晶體230之源極連接至Vdd 軌，而第二電晶體240之源極連接至Vss 軌。電晶體230、240可為習知的，且不限於任何特定閘極寬度，或閘極長度或臨限電壓(Vt )。在一些實施例中，電晶體230、240具有低Vt 及/或藉由製造技術提供之最小通道長度，及/或大閘極寬度。此等特徵中之一或多者可有利地將電晶體230、240之傳導性增加至高於其原本將具有之傳導性，從而提供去耦合電容器210之較快充電/放電。
電晶體230、240之所說明組態顯著地不同於電晶體對之習知組態。舉例而言，在一些習知狀況下，具有相同類型(例如，P通道)之電晶體對可交叉耦合，使得該對充當雙穩態儲存元件。在此等狀況下，通常將此兩個電晶體連結至單一電壓軌(例如，Vdd )。與此等組態對比，在本發明之範疇內的實施例包括具有不同極性之電晶體，且每一電晶體連接至一不同電壓軌(如圖1所說明)。
圖3呈現電路300，其說明表示保護電路220及去耦合電容器210之集總元件電路。雖然以下描述參考FET操作之態樣，但熟習相關技術者能夠將所描述原理延伸至雙極裝置。
電路300包括可變電阻器R1 及電容器CG1 ，其分別表示第一電晶體230之傳導路徑(通道電阻)及閘極電容。電阻器RG1 表示第一電晶體230之閘極洩漏。電阻器R1 連接於Vdd 與節點A之間，且電容器CG1 及電阻器RG1 並聯地連接於Vdd 與節點B之間。可變電阻器R2 及電容器CG2 分別表示第二電晶體240之傳導路徑(通道電阻)及閘極電容。
電阻器RG2 表示第二電晶體240之閘極洩漏。電阻器R2 連接於Vss 與節點B之間，且電容器CG2 及電阻器RG2 並聯地連接於Vss 與節點A之間。電容器Ccap 表示去耦合電容器210之無功阻抗(reactive impedance)，且連接於節點A與節點B之間。與電容器Ccap 並聯之可變電阻器Rcap 表示去耦合電容器210之電阻性阻抗(resistive impedance)。可變電阻器R1 、R2 之電阻取決於Rcap 之電阻值。
可藉由將通過去耦合電容器210之洩漏視為DC洩漏來簡化電路300之分析。在DC下，可忽略電容器CMiM 、CG1 及CG2 。在一狀況下，可將Rcap 模型化為具有大電阻。在本文中，為了方便起見，可將大電阻稱為「準無窮」(quasi-infinite)。準無窮電阻可(例如)大於1 MΩ，且可被以符號形式稱為R∞。圖4說明針對此狀況之等效集總元件電路。自Vdd 至Vss 之等效電阻大約為(R1 +RG2 )與(R2 +RG1 )之並聯電阻，例如：
對於FET，第一電晶體及第二電晶體之閘極介電質通常為高品質氧化物，因此，RG1 及RG2 通常很大。因此，不管R1 及R2 之值如何，REQ 均很大，且Vdd 與Vss 之間的電流被預期為很小。
在第二狀況下，可將Rcap 視為短路，例如，Rcap 0。圖5說明針對此狀況之等效集總元件電路。自Vdd 至Vss 之等效電阻大約為(R1 ∥RG2 )與(R2 ∥RG1 )之串聯組合，例如：
當節點A短路至節點B時，電晶體230、240被預期為均處於斷開狀態，因此，R1 及R2 被預期為很大。如上文所描述，RG1 及RG2 通常很大，因此，REQ 再次被預期為很大，且Vdd 與Vss 之間的電流被預期為很小。
現考慮第三狀況，Rcap 之電阻可為短路與開路之間的中間值。圖6說明表示此狀況之集總元件電路。一般而言，電晶體230、240將均在某一程度上接通，因此，R1 及R2 通常將不會很大。電晶體230、240傳導之程度被預期為部分地藉由電阻Rcap 之值判定。Vdd 與Vss 之間的電阻被預期為大約為R1 、Rcap 及R2 之串聯組合，例如：
Vdd 與Vss 之間的電流被預期為大於針對在零與∞之間的Rcap 之某一值所描述的第一狀況及第二狀況。通常，該電流被預期為具有最大值。
圖7說明表示圖2之去耦合電路200的實例計算I-R特性700。特性700之垂直軸線表示通過去耦合電路200之在Vdd 與Vss 之間的電流Ileak 。水平軸線表示自零至準無窮電阻的Rcap 之值。計算使用符合代表性CMOS程序技術之最小通道長度的電晶體230、240之電晶體參數值。此等技術常常提供針對較高Vt 及較低Vt 之選項。特性700表示較高Vt 之狀況，而下文之圖8說明較低Vt 之狀況。
在圖7中，值710表示針對Rcap =0之狀況的去耦合電路200之等效電阻。值720表示針對Rcap ∞之狀況的去耦合電路200之Vdd 端子與Vss 端子之間的等效電阻。值730係在值710與值720之間，在值730處，Vdd 與Vss 之間的電流達到最大值。
此處提及I-R特性700之若干特性。第一，通過去耦合電路200之電流在去耦合電容器210短路時與在去耦合電容器210具有準無窮電阻時大約相同。第二，雖然電流針對電阻之某一值達到最大值，但最大電流小於一數量級，該數量級大於在Rcap =0及Rcap ∞處之電流。此值被預期為足夠低而使得裝置100即使在適度數目個去耦合電容器210具有導致最大電流之電阻時仍被預期為操作。
遵循圖7之曲線圖，繼續參看圖2，當Rcap 之值很大時，Ileak 係藉由電晶體230、240之洩漏(例如，閘極洩漏)判定。隨著Rcap 之值變小，Ileak 升高。然而，在低於一特定值之情況下，Ileak 隨著電晶體230、240開始關閉而縮減。當在去耦合電容器210之極板之間存在完全短路(R=0)時，電晶體230、240之傳導性低，且洩漏很大程度上係藉由電晶體230、240之亞臨限洩漏判定。特性700被預期為取決於電晶體230、240裝置之長度「L」及寬度「W」以及其臨限電壓Vt 。隨著該等裝置之Vt 減少，預期到，在R=0處之Ileak 將較高。另一方面，當Rcap ∞時，Ileak 不被認為受到Vt 影響。無理論限制地，此情形被認為歸因於包含自電晶體230、230之閘極至源極及汲極之洩漏之總體洩漏路徑的性質。此洩漏被預期為對Vt 相對不敏感。
為了說明此點，圖8展示類似於特性700之特性800。針對特性800之計算再次使用符合具有最小通道長度之電晶體230、240的參數值以用於與特性700相同但在較低Vt 之情況下的代表性CMOS程序技術。如前所述，值810表示針對Rcap =0之狀況的去耦合電路200之等效電阻。值820表示針對Rcap ∞之狀況的等效去耦合電路200之電阻。值830係在值810與值820之間，在值830處，Vdd 與Vss 之間的電流達到最大值。
在比較特性700、800的情況下，在810(R=0，較低Vt )處之電流略微高於在710(R=0，較高Vt )處之電流，且在830(較低Vt )處之最大電流顯著地大於在730(較高Vt )處之電流。與此對比，在720、820(Rcap ∞)處之電流幾乎相同。隨著Rcap 增加，特性700、800收斂，從而隨著Rcap →∞而變得基本上無法區分。因此，當Rcap 足夠大時，通過去耦合電路200之漏電流幾乎獨立於用以實施對去耦合電路200之保護之電晶體的Vt 。
在一些狀況下，在Vdd 與Vss 之間藉由電晶體230、240提供之串聯電阻之存在可縮減去耦合電容器210之有效性以提供必要充電，以藉由(例如)增加RC延遲而減少去耦合應用中之電力供應雜訊。然而，在任一典型系統中，類似於藉由電晶體230、240提供之電阻的寄生電阻以各種電路中之閘極洩漏以及在電力輸送網路內自金屬跡線通過介電質層之洩漏的形式而存在。在許多狀況下，可能有利的是在所要尺寸之去耦合電容器210的內容背景下經由模擬及聲響工程判斷而仔細地評估去耦合電路200之設計。在一些實施例中，可能較佳的是藉由較低Vt 之裝置來實施電晶體230、240，其中程序技術鑒於以下各者而提供選項：1)較低Vt 之電晶體相比於較高Vt 之電晶體可提供較低串聯電阻的觀測；及2)歸因於在較大值之短路電阻(Rcap ∞)處之Vdd 至Vss 電流(Ileak )對Vt 相對不敏感的事實。
轉至圖9，電路900說明一實施例，其中第一保護電路910及第二保護電路920經組態成保護電容器陣列930。保護電路910、920與電容器陣列930合作以過濾Vdd 電力供應軌及Vss 電力供應軌上之電力供應雜訊。
圖10A說明功能上類似於電路900之線性電容器陣列1010之實體佈局的實施例。圖10B說明經配置以形成說明性固結式去耦合電路140之多個陣列1010。陣列1010包括藉由頂部極板匯流排1030及底部極板匯流排1040而並聯地連接之數個去耦合電容器1020。在各種實施例中，頂部極板匯流排1030及底部極板匯流排1040實施於在基板110上方之第一金屬互連層(例如，金屬1)中。去耦合電容器1020可為(例如)如先前所描述之MiM電容器。一個保護電路1050位於去耦合電容器1020陣列之每一末端處。介層孔1060將保護電路1050連接至頂部極板匯流排1030，而介層孔1070將保護電路1050連接至底部極板匯流排1040。頂部極板接點1080提供自頂部極板匯流排1030至去耦合電容器1020之頂部極板層(例如，金屬3)的電連接，且底部極板接點1090提供自底部極板匯流排1040至去耦合電容器1020之底部極板層(例如，金屬2)的連接。
保護電路1050經組態成在去耦合電容器1020中之一者於其端子之間具有低電阻連接的情況下保護Vdd 電力軌及Vss 電力軌免受在頂部極板匯流排1030與底部極板匯流排1040之間低電阻連接之存在的影響。兩個保護電路1050之存在被預期為有利地減少自去耦合電容器1020之極板至受到陣列1010保護之電力供應軌的電阻。在各種實施例中，多個保護電路1050按照需要經並聯地組態成在Vdd 電力軌及Vss 電力軌與去耦合電容器1020之間提供理想低電阻。實務上，額外保護電路1050之益處係以在裝置100上消耗額外區域為代價，且可在Vdd 與Vss 之間導致額外洩漏。
與去耦合電容器之一些習知實施對比，陣列1010提供與電晶體(諸如，位於保護電路1050內之電晶體230、240)之傳導路徑並聯地連接的相對小數目個(例如，小於約10個)去耦合電容器1020。此組態之一優點在於：自保護電路至去耦合電容器1020之電阻受到限制，藉此限制可減少去耦合電容器1020之有效性的RC延遲。此外，若陣列1010內之去耦合電容器1020在製作之後短路或稍後發生故障，則可能會損失藉由陣列1010提供之益處。因為在陣列1010中存在僅相對小數目個電容器，所以相比於藉由剩餘陣列1010提供的免受電力雜訊影響之總體保護，使電力供應軌免受電力雜訊影響之保護的減少相對小。由使用僅兩個電晶體引起的保護電路1050之小尺寸允許裝置100上之去耦合電容器1020之數目對保護電路1050之數目的低比率。
圖10B無限制地說明線性陣列1010之多個例子，線性陣列1010係以緊密配置而分組在一起以形成先前所描述之固結式去耦合電路140。去耦合電路140可有利地置放於裝置100中之可用空白空間中(如圖1所說明)。當然，可按照需要且在空間准許時將個別去耦合電路130或比圖10B所說明之群組小的群組置放於裝置100設計中，以提供局部電力軌去耦合。可將保護電路220與此等電容器定位在一起，以提供防禦電容器短路之保護。
在一些實施例中，去耦合電容器(諸如，去耦合電容器210)組可用於裝置100設計中，其中一些組受到保護電路220保護，而一些組未受保護。未受保護類別之去耦合電容器210在如下狀況下可為有用的：其中對於極為急劇之切換電流，電容器至電力/接地之直接連接可較有效。可按照需要而使用受保護電容器及未受保護電容器之任何組合。
在一些實施例中，頂部極板匯流排1030或底部極板匯流排1040可與兩個或兩個以上線性陣列1010或去耦合電路140被共同地組態，且仍保持保護電路之所有優點。此等實施例提供簡化佈局且減少實體設計之區域的潛能。
轉至圖11，呈現製造電子裝置之說明性方法1100。該方法始於步驟1110，其中提供電子裝置基板。在本文中及在申請專利範圍中，「提供」意謂可由執行所揭示方法之個體或商業實體製造或藉由所揭示方法而自除了該個體或實體以外之來源(包括另一個體或商業實體)獲得裝置、基板、結構元件等等。
在步驟1120中，在基板之上形成主動電路。在步驟1130中，將主動電路組態成藉由第一電力供應軌及第二電力供應軌(例如，Vdd 及Vss )供電。在步驟1140中，在基板之上定位去耦合電容器以減少第一電力供應軌及第二電力供應軌上之電力供應雜訊。舉例而言，可連接電容器之一端子，使得電容器可充當短持續時間之電荷源或電荷槽，以減少電力供應軌上之切換雜訊。
在步驟1150中，在基板之上定位保護電路，且將保護電路組態成限制通過去耦合電容器之電流。保護電路可為(例如)使用FET或雙極電晶體之保護電路220。保護電路包括具有第一傳導路徑之第一電晶體。第一傳導路徑之一端子連接至電容器之第一端子，且第一傳導路徑之另一端子連接至第一電力供應軌。第二電晶體具有第二傳導路徑。第二傳導路徑之一端子連接至電容器之第二端子，且第二傳導路徑之另一端子連接至第二電力供應軌。在使用FET電晶體之情況下，可針對構成保護電路之電晶體使用閘極長度及寬度以及Vt 之任何組合。
熟習本申請案相關技術者應瞭解，可對所描述實施例進行其他或另外添加、刪除、取代及修改。
100．．．電子裝置
110．．．裝置基板
120．．．主動電路
130．．．嵌入式去耦合電路
140．．．固結式去耦合電路
200．．．電力供應去耦合電路
210．．．去耦合電容器
210a．．．電容器
210b．．．電容器
210n．．．電容器
220．．．保護電路
230．．．第一電晶體
240．．．第二電晶體
300．．．電路
900．．．電路
910．．．第一保護電路
920．．．第二保護電路
930．．．電容器陣列
1010．．．線性電容器陣列
1020．．．去耦合電容器
1030．．．頂部極板匯流排
1040．．．底部極板匯流排
1050．．．保護電路
1060．．．介層孔
1070．．．介層孔
1080．．．頂部極板接點
1090．．．底部極板接點
A．．．節點
B．．．節點
Ccap ．．．電容器
CG1 ．．．電容器
CG2 ．．．電容器
R1 ．．．可變電阻器
R2 ．．．可變電阻器
Rcap ．．．可變電阻器
RG1 ．．．電阻器
RG2 ．．．電阻器
圖1呈現本發明之電子裝置(說明性地為積體電路(IC)晶粒)，其包括多重置放之電力供應去耦合電路(包括保護電路)；
圖2說明本發明之電容器組及保護電路(例如，包括於圖1之去耦合電路中)；
圖3至圖6說明在各種狀況下近似(例如)圖2之保護電路之說明性行為的集總元件電路；
圖7及圖8呈現(例如)圖2之保護電路之說明性電流-電阻特性；
圖9呈現去耦合電路之說明性實施例(諸如，圖1所說明)，其包括兩個保護電路及一個去耦合電容器陣列；
圖10A說明去耦合電容器陣列之實體佈局之說明性實施例；
圖10B說明去耦合電路之說明性實施例，其包括圖10A所說明的多重置放之電容器陣列及保護電路；及
圖11說明用於製造電子裝置(例如，圖1之IC晶粒)的本發明之方法。
100．．．電子裝置
110．．．裝置基板
120．．．主動電路
130．．．嵌入式去耦合電路
140．．．固結式去耦合電路

Claims (10)

  1. 一種積體電路電力供應去耦合電路，其包含：一電容器，其具有一第一端子及一第二端子；及一保護電路，其包含：一第一電晶體，其具有一第一傳導路徑及用於控制該第一傳導路徑之一第一控制端子，該第一傳導路徑之一端子連接至該第一端子，該第一傳導路徑之另一端子連接至一第一電力供應軌且該第一控制端子連接至該第二端子；及一第二電晶體，其具有一第二傳導路徑及用於控制該第二傳導路徑之一第二控制端子，該第二傳導路徑之一端子連接至該第二端子，該第二傳導路徑之另一端子連接至一不同第二電力供應軌且該第二控制端子連接至該第一端子。
  2. 如請求項1之去耦合電路，其中該第一電晶體為具有一第一源極、一第一閘極及一第一汲極之一p通道FET，且該第二電晶體為具有一第二源極、一第二閘極及一第二汲極之一n通道FET，且該第一閘極傳導性地耦合至該第二汲極及該電容器之該第二端子，且該第二閘極傳導性地耦合至該第一汲極及該電容器之該第一端子。
  3. 如請求項1之去耦合電路，其中該第一電力供應軌及該第二電力供應軌為包含較高Vt 之FET及較低Vt 之FET的一積體電路之電力供應軌，且該第一電晶體及該第二電晶體為較低Vt 之FET。
  4. 如請求項1之去耦合電路，其中通過該保護電路之在該第一電力供應軌與該第二電力供應軌之間的一電流具有一關聯電流特性，該電流特性展現該電容器之一低電阻與該電容器之一高電阻之間的一局部最大值。
  5. 一種積體電路，其包含：一裝置基板；主動電路，其位於該基板之上，且經組態成藉由一第一電力供應軌及一第二電力供應軌供電；一電容器，其具有一第一端子及一第二端子，該電容器經組態成減少該第一電力供應軌及該第二電力供應軌上之電力供應雜訊；及一保護電路，其經組態成限制通過該電容器之一電流，該保護電路包含：一第一電晶體，其具有一第一傳導路徑及用於控制該第一傳導路徑之一第一控制端子，該第一傳導路徑之一端子連接至該第一端子，該第一傳導路徑之另一端子連接至該第一電力供應軌且該第一控制端子連接至該第二端子；及一第二電晶體，其具有一第二傳導路徑及用於控制該第二傳導路徑之一第二控制端子，該第二傳導路徑之一端子連接至該第二端子，該第二傳導路徑之另一端子連接至該第二電力供應軌且該第二控制端子連接至該第一端子。
  6. 如請求項5之積體電路，其中該第一電晶體為具有一第 一源極、一第一閘極及一第一汲極之一p通道FET，且該第二電晶體為具有一第二源極、一第二閘極及一第二汲極之一n通道FET，且該第一閘極傳導性地耦合至該第二汲極及該電容器之該第二端子，且該第二閘極傳導性地耦合至該第一汲極及該電容器之該第一端子。
  7. 如請求項5之積體電路，其中該電容器為經並聯地連接之複數個電容器之一線性陣列中的一者，且該保護電路為位於該線性陣列之一第一末端處的一第一保護電路，且該積體電路進一步包含位於該線性陣列之一第二末端處的一第二保護電路。
  8. 一種製造一積體電路之方法，其包含：提供一基板；在該基板之上形成主動電路；將該主動電路組態成藉由一第一電力供應軌及一第二電力供應軌供電；組態位於該基板之上的一去耦合電容器以過濾該第一電力供應軌及該第二電力供應軌上之電力供應雜訊；及在該基板之上定位一保護電路，該保護電路經組態成限制通過該電容器之一電流，該保護電路包含：一第一電晶體，其具有一第一傳導路徑及用於控制該第一傳導路徑之一第一控制端子，該第一傳導路徑之一端子連接至該電容器之一第一端子，該第一傳導路徑之另一端子連接至該第一電力供應軌且該第一控制端子連接至該第二端子；及 一第二電晶體，其具有一第二傳導路徑及用於控制該第二傳導路徑之一第二控制端子，該第二傳導路徑之一端子連接至該電容器之一第二端子，該第二傳導路徑之另一端子連接至該第二電力供應軌且該第二控制端子連接至該第一端子。
  9. 如請求項8之方法，其中該第一電晶體為具有一第一源極、一第一閘極及一第一汲極之一p通道FET，且該第二電晶體為具有一第二源極、一第二閘極及一第二汲極之一n通道FET，且該第一閘極傳導性地耦合至該第二汲極及該電容器之該第二端子，且該第二閘極傳導性地耦合至該第一汲極及該電容器之該第一端子。
  10. 如請求項8之方法，其中該第一及該第二電晶體為雙極電晶體。
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