CN102339824A - 实现基于MiM的去耦电容器的缺陷避免技术 - Google Patents

Abstract

本发明涉及实现基于MiM的去耦电容器的缺陷避免技术。一种集成电路电源去耦电路包括电容器和保护电路。电容器具有第一端子和第二端子。保护电路包括具有第一导通路径的第一晶体管和具有第二导通路径的第二晶体管。第一导通路径的一个端子连接到电容器的第一端子，而第一导通路径的另一个端子连接到第一电源轨道。第二导通路径的一个端子连接到电容器的第二端子，而第二导通路径的另一个端子连接到第二电源轨道。

Description

实现基于MiM的去耦电容器的缺陷避免技术

对相关申请的交叉引用

本申请要求于2009年8月31日由Ramnath Venkatraman等提交的、标题为“Defectivity-Immune Technique of ImplementingMiM-Based Decoupling Capacitors”的美国临时申请No.61/275,554的权益，该申请与本申请是共同受让的，而且通过引用包含于此。

技术领域

本申请总体上涉及电子器件，并且，更具体而言，涉及电源去耦。

背景技术

去耦电容器(DECAP)通常结合到片上系统(SoC)设计中，来减轻由于流经与芯片和芯片位于其中的封装所关联的各种寄生电感的电流变化所造成的切换噪声。芯片中的输入/输出(I/O)和内核电路的同时切换会造成电源上大约为ΔV＝L(di/dt)的量的电压降，其中L是电源总线的有效导线电感(包括封装上的有效导线电感)，而di/dt是电流随时间的瞬时增长率。这种“电源噪声”不仅可能增加信号延时，由此降低SoC的工作频率，而且在一些情况下可能不利地造成SoC中的逻辑电路中的状态转变。

一些去耦电容器典型地设置在电路板上，在其上设置SoC。这种电容器通常在相对低的频率下对于减轻电源噪声是有效的。但是，在较高的频率下，这些电容器通常不那么有效，因此通常期望将片上去耦电容器结合到SoC设计中。

在专用集成电路(ASIC)设计流中，标准单元逻辑可以利用自动设计工具“布局布线”步骤布置到设计中。在布置标准单元逻辑后，通常在布局布线步骤之后通过将DECAP适当地布置到未被有效逻辑单元占用的例如“空白处”的区域中来将DECAP添加到标准单元的构造中。这种“填充物”方法最小化或者消除了布置这些DECAP单元所需的任何附加区域开销，其中这些DECAP单元设计成与相关CMOS技术的设计规则一致。

在大多数情况下，在给功能性电路布线之后DECAP单元可用的空间足以满足SoC设计的电压噪声要求。但是，在一些情况下，芯片上的切换活动可能非常高，因此成比例地增加了所需的片上去耦电容的量。电容要求可能高到足以使芯片上的可用空白处的量无法满足电压噪声规格。在这种情况下，可能需要引入专用形式的去耦电容器。

专用去耦电容器的一个例子是金属-绝缘体-金属(“MiM”)电容器。MiM电容器可以在芯片上形成，并且可以提供比基于栅极氧化物的电容器高的单位电容(例如，μF/μm²)。MiM电容器已经被证明在增强高性能电路的性能方面提供了显著的优点。多种类型的MiM电容器已经在文献中进行了报道。在一个例子中，MiM可以在SoC的金属互连层中至少部分地利用平行的电极形成。在另一个例子中，电容器电介质结合到蚀刻到位于CMOS晶体管和第一层金属化层(例如金属1)之间的电介质中的特征中。后面的例子典型地用在嵌入式动态RAM(DRAM)的制造中。这两种实现方式的共同之处是导致电容器电极之间的低电阻连接的缺陷率小但不可忽略。这种缺陷会降低器件产出和/或可靠性。

发明内容

一个方面提供了包括电容器和保护电路的集成电路电源去耦电路。电容器具有第一端子和第二端子。保护电路包括具有第一导通路径的第一晶体管和具有第二导通路径的第二晶体管。第一导通路径的一个端子连接到电容器的第一端子，而第一导通路径的另一个端子连接到第一电源轨道(rail)。第二导通路径的一个端子连接到电容器的第二端子，而第二导通路径的另一个端子连接到不同的第二电源轨道。

另一方面提供了集成电路，包括器件衬底和位于该衬底上的有源电路。该有源电路配置成由第一电源轨道和第二电源轨道供电。具有第一端子和第二端子的电容器配置成降低第一和第二电源轨道上的电源噪声。保护电路配置成限制通过电容器的电流。该保护电路包括具有第一导通路径的第一晶体管和具有第二导通路径的第二晶体管。第一导通路径的一个端子连接到所述第一端子，而第一导通路径的另一个端子连接到第一电源轨道。第二导通路径的一个端子连接到所述第二端子，而第二导通路径的另一个端子连接到第二电源轨道。

又一方面提供了制造集成电路的方法。该方法包括提供衬底并在其上形成有源电路。该有源电路配置成由第一电源轨道和第二电源轨道供电。位于衬底之上的去耦电容器配置成降低第一和第二电源轨道上的电源噪声。保护电路位于衬底之上，限制通过电容器的电流。该保护电路包括具有第一导通路径的第一晶体管和具有第二导通路径的第二晶体管。第一导通路径的一个端子连接到所述第一端子，而第一导通路径的另一个端子连接到第一电源轨道。第二导通路径的一个端子连接到所述第二端子，而第二导通路径的另一个端子连接到第二电源轨道。

附图说明

现在联系附图参考以下描述，在附图中相似的标号指相似的要素，其中：

图1给出了本公开内容的包括电源去耦电路的多种布置的电子器件，作为例示，所述电子器件是集成电路(IC)管芯，其中该电源去耦电路包括保护电路；

图2示出了本公开内容的电容器组和保护电路，例如包括在图1的去耦电路中的那些；

图3-6示出了近似在各种情况下例如图2的保护电路的例示行为的集总元件电路；

图7和8给出了例如图2的保护电路的例示电流-电阻特性曲线；

图9给出了例如图1中所示出的去耦电路的例示实施方式，包括两个保护电路和一个去耦电容器阵列；

图10A示出了去耦电容器阵列的物理布局的例示实施方式；

图10B示出了去耦电路的例示实施方式，包括图10A中所示出的电容器阵列和保护电路的多种布置；以及

图11示出了本公开内容用于制造例如图1的IC管芯的电子器件的方法。

具体实施方式

利用栅极电介质层作为电容器电介质，晶体管层处的DECAP单元的缺陷率是相对低的。这是因为这种去耦电容器是利用与标准CMOS晶体管所用处理相同的处理制造的，其中的晶体管包括高质量的栅极电介质层。因此，利用这种DECAP的设计的产出损失和/或电流泄漏是相对低的。

但是，用于形成基于MiM的DECAP的互连层一般来说更容易受到可能导致MiM DECAP电级之间的低电阻路径(在这里有时候称为短路)的处理缺陷影响。这些缺陷可能降低利用该MiM DECAP的产品的整体产出及可靠性。通过MiM电容器的短路可能导致电流源节点和地节点之间的高电流，由此危害整个器件的功能。

本公开内容引入了用于去耦电容器的简单而新颖的保护策略，其有利地显著减少由于被短路的DECAP所造成的产出损失的危险。尽管在此所述的实施方式可以利用任何片上去耦电容器来实践，但是，由于MiM电容器相对于其它可用电容器类型的缺陷性较高，因此其利用MiM DECAP的实践可能是特别有利的。本公开内容的实施方式能够使得可以在例如集成电路的电子器件中使用MiM DECAP，其中，由于可靠性的考虑，这些电子器件以其它方式将是不适合这种MiM电容器的。

在此所述的各种实施方式包括与一个或多个MiM电容器一起使用的小型CMOS-兼容保护电路。该保护电路减少或消除了以上提到的缺陷的危险，同时仍然大大地维持了电容器的去耦效率。

在此所述的各种实施方式的一个优点包括提供抵抗否则会影响电子器件整体产出和可靠性的潜在缺陷的设计鲁棒性，同时仍然提供电源去耦。另一个优点是在此所述的各种实施方式不需要制造去耦电容器所需的任何特殊的处理或特殊的设计工具。

图1示出了根据本公开内容的电子器件100。器件100作为例示是集成电路。器件100包括器件衬底110，有源电路120位于该衬底上。衬底110可以是任何适于制造电子器件的衬底，不作为限制，例如半导体晶片。半导体晶片可以包括例如硅、锗、GaAs、绝缘体上的半导体、外延层和多晶材料。在一些实施方式中，衬底可以包括有机膜，例如有机FET(oFET)和有机LED(oLED)的有机电子器件在其上形成。

有源电路意指例如FET、双极晶体管、电阻器、电容器、电感器等电子元件的任何组合，所述电子元件被配置成通过由电压源的至少两种极性(例如V_dd和V_ss)提供的电力工作。有源电路不需要为了被认为是有源的而实际供电，而且在其最终配置中不需要为了被认为是有源电路而完全互连。

有源电路120是由将电力从电源传导到有源电路120的各个元件的一个或多个电源轨道供电的。不作为限制，一种极性的电力轨道在此可以称为V_dd，而另一种极性的电力轨道在此可以称为V_ss。在一种非限制性例子中，V_dd可以是正电压，而V_ss可以是地。

器件100包括多个电源去耦电路。嵌入式去耦电路130，例如电容器，位于器件100中用于有源电路120的区域中。联合的(consolidated)去耦电路140位于器件100的包含有源电路的块的外部的区域中，例如器件100的设计布局中所谓的“空白处”。

转向图2，所示出的是电源去耦电路200的一种实施方式。该去耦电路200包括一个或多个电容器210a、210b、...、210n，统称为去耦电容器210，并且当不需要进一步区分时以单数形式称为去耦电容器210。去耦电容器210可以包括可以由用于形成器件100的处理流形成的任何类型的电容器。该电容器类型包括MiM电容器、栅极电介质电容器和DRAM单元存储电容器。不作为限制，各种实施方式是参考MiM电容器描述的，同时认识到本领域技术人员可以将实施方式的原理应用到其它电容器类型。

去耦电容器210经节点A和节点B连接到保护电路220。在此，除非另外声明，术语“连接到”指导通地耦合。导通地耦合可以是通过导通迹线，例如金属或多晶硅互连，而且在对特定设计适合的时候可以包括层间连接(“通路”)。金属互连可以是例如铜或者铝线。

保护电路220连到V_dd电压轨道和V_ss电压轨道。去耦电容器210配置成降低V_dd和V_ss轨道上的电源噪声，例如，持续时间为10ns或更少的相对于期望电压电平的瞬间电压偏离。去耦电容器210具有通常为复数的阻抗而且包括电阻分量。电阻分量可以包括从所有源(包括损耗机制、电介质泄漏和去耦电容器210的极板之间的短路)通过去耦电容器210的电流。一般来说，除了短路之外，通过去耦电容器210的电流可以忽略。但是，当去耦电容器210的极板之间的短路使得额外的电流能够在V_dd和V_ss轨道之间流动时，短路可能造成器件100故障或者使用额外的电力。

保护电路200配置成限制V_dd轨道和V_ss轨道之间通过去耦电容器210的电流I_leak。因此，当去耦电容器210具有由于短路造成的低电阻时，保护电路220可以防止短路导致V_dd和V_ss之间大到足以造成器件100故障的电流。

保护电路220包括第一晶体管230和第二晶体管240。不作为限制，晶体管230、240例示为场效应晶体管(FET)，并且可以是以互补MOS(CMOS)技术实现的多晶硅-氧化物-半导体FET。相关领域技术人员将认识到，由在此所述各种实施方式示例的原理可以利用其它晶体管类型(例如双极晶体管)实践。晶体管230、240包括可控导通路径。对于FET，当晶体管接通时，导通路径在源极和漏极之间。对于双极晶体管，导通路径在发射极和集电极之间。

在本实施方式中，第一晶体管230是p沟道FET，而第二晶体管240是n沟道FET。去耦电容器具有第一端子(节点“A”)和第二端子(节点“B”)。第一晶体管230的漏极(节点A)导通地耦合到第二晶体管240的栅极和去耦电容器210的第二端子。第二晶体管240的漏极(节点“B”)导通地耦合到第一晶体管230的栅极和去耦电容器210的第一端子。第一晶体管230的源极连接到V_dd轨道，而第二晶体管240的源极连接到V_ss轨道。晶体管230、240可以是传统的，而且不限于任何特定的栅极宽度、或者栅极长度或者阈值电压(V_t)。在一些实施方式中，晶体管230、240具有由制造技术提供的低V_t和/或最小沟道长度，和/或大栅极宽度。这些特征中的一个或多个可以有利地将晶体管230、240的电导增加到比其它方式高的电导，提供去耦电容器210更快的充电/放电。

所例示的晶体管230、240的配置与传统的晶体管对的配置有显著区别。例如，在一些传统情况下，相同类型(例如p沟道)的晶体管对可以交叉耦合，使得该晶体管对充当双稳态存储元件。在此类情况下，两个晶体管一般都结合到单个电压轨道，例如V_dd。与这种配置相反，本公开内容范围内的实施方式包括不同极性的晶体管，并且每个晶体管连接到不同的电压轨道，如图1中所示出的。

图3给出了示出代表保护电路220和去耦电容器210的集总元件电路的电路300。尽管以下描述涉及FET操作的各方面，但相关领域技术人员能够将所述原理扩展到双极器件。

电路300包括分别代表第一晶体管230的导通路径(沟道电阻)和栅极电容的可变电阻器R₁和电容器C_G1。电阻器R₁代表第一晶体管230的栅极泄漏。电阻器R₁连接在V_dd和节点A之间，而电容器C_G1和电阻器R_G1并联连接在V_dd和节点B之间。可变电阻器R₂和电容器C_G2分别代表第二晶体管240的导通路径(沟道电阻)和栅极电容。

电阻器R_G2代表第二晶体管240的栅极泄漏。电阻器R₂连接在V_ss和节点B之间，而电容器C_G2和电阻器R_G2并联连接在V_ss和节点A之间。电容器C_cap代表去耦电容器210的电抗阻抗，并且连接在节点A和节点B之间。与电容器C_cap并联的可变电阻器R_cap代表去耦电容器210的电阻阻抗。可变电阻器R₁、R₂的电阻取决于R_cap的电阻。

对电路300的分析可以通过将通过去耦电容器210的泄漏作为DC泄漏来简化。对于DC，电容器C_MiM、C_G1和C_G2可以忽略。在一种情况下，R_cap可以建模为具有大电阻。在此，为了方便，大电阻可以称为“准无限大的”。准无限大电阻可以是例如大于1MΩ，而且可以用符号表示为R≈∞。图4示出了用于这种情况的等效集总元件电路。从V_dd到V_ss的等效电阻是大约(R₁+R_G2)和(R₂+R_G1)的并联电阻，例如，

$R_{\mathrm{EQ}}\≅(R_1+R_{G2})\left|\right|(R_2+R_{G1})---\left(1\right)$

对于FET，第一和第二晶体管的栅极电介质一般是高质量的氧化物，因此R_G1和R_G2一般较大。因此，不管R₁和R₂的值是多少，R_EQ较大，而且预期V_dd和V_ss之间的电流较小。

在第二种情况下，可以把R_cap当作短路，例如

图5示出了用于这种情况的等效集总元件电路。从V_dd到V_ss的等效电阻是大约(R₁||R_G2)和(R₂||R_G1)的串联组合，例如，

$R_{\mathrm{EQ}}\≅\left(R_1\right|\left|R_{G1}\right)+\left(R_2\right|\left|R_{G2}\right)---\left(2\right)$

预期当节点A到节点B短路时晶体管230、240都处于关断状态，因此预期R₁和R₂较大。如上所述，R_G1和R_G2一般较大，因此同样预期R_EQ较大，而且预期V_dd和V_ss之间的电流较小。

现在考虑第三种情况，R_cap的电阻可以是在短路和开路之间的一个中间值。图6示出了表示这种情况的集总元件电路。通常，晶体管230、240将在某种程度上导通，因此R₁和R₂通常将不是大的。预期晶体管230、240导通的程度部分地由电阻R_cap的值来确定。预期V_dd和V_ss之间的电阻大约是R₁、R_cap和R₂的串联组合，例如，

$R_{\mathrm{EQ}}\≅R_1+R_{\mathrm{cap}}+R_2---\left(3\right)$

对于在零和∞之间的某个R_cap值，预期V_dd和V_ss之间的电流比所述第一和第二种情况的大。一般来说，预期电流具有最大值。

图7示出了代表图2去耦电路200的例子计算出的I-R特性曲线700。特性曲线700的纵轴代表V_dd和V_ss之间通过去耦电路200的电流I_leak。横轴代表R_cap从零到准无限大电阻的值。计算对晶体管230、240使用与代表性CMOS处理技术的最小沟道长度一致的晶体管参数值。此类技术常常提供用于较高V_t和较低V_t的选项。特性曲线700代表较高V_t的情况，而以下的图8示出了较低V_t的情况。

在图7中，值710代表对于R_cap＝0情况的去耦电路200的等效电阻。值720代表对于R_cap≈∞情况的去耦电路200的V_dd和V_ss端子之间的等效电阻。在值710、720之间的是值730，在这个值，V_dd和V_ss之间电流达到最大值。

在这里要指出I-R特性曲线700的几个特性。首先，当去耦电容器210短路时和当去耦电容器210具有准无限大电阻时，通过去耦电路200的电流大约相同。第二，尽管电流对于某个电阻值达到了最大值，但该最大电流比R_cap＝0和R_cap≈∞时的电流大小于一个数量级。期望这个值足够小，使得即使适当个数的去耦电容器210具有导致最大电流的电阻，也预期器件100仍然能够工作。

在图7的图之后，继续参考图2，当R_cap的值大时，I_leak是由晶体管230、240的泄漏(例如，栅极泄漏)确定的。当R_cap的值变小时，I_leak上升。但是，在某个值以下，I_leak随着晶体管230、240开始断开而减小。当在去耦电容器210的极板之间存在理想的短路(R＝0)时，晶体管230、240的电导低，并且泄漏主要是由晶体管230、240的次阈值泄漏确定的。预期特性曲线700依赖于晶体管230、240器件的长度“L”和宽度“W”及它们的阈值电压V_t。当器件的V_t的减小时，预期在R＝0处的I_leak将较高。另一方面，当R_cap≈∞时，I_leak不认为受V_t的影响。不作为理论上的限制，这被认为是由于包括从晶体管230、240的栅极到源极和漏极的泄漏在内的整个泄漏通路的特性造成的。预期这种泄漏对V_t相对不敏感。

为了示出这点，图8示出了类似于特性曲线700的特性曲线800。对于与特性曲线700相同的代表性CMOS处理技术，对特性曲线800的计算同样使用与具有最小沟道长度的晶体管230、240一致的参数值，但具有较低的V_t。象前面一样，值810代表对于R_cap＝0情况的去耦电路200的等效电阻。值820代表对于R_cap≈∞情况的等效去耦电路200的电阻。在值810、820之间的是值830，在这个值，V_dd和X_ss之间的电流达到最大值。

比较特性曲线700、800，在810处(R＝0，较低的V_t)的电流稍高于在710处(R＝0，较高的V_t)的电流，并且在830处(较低的V_t)的最大电流显著大于电流730(较高的V_t)。相反，在720、820处(R_cap≈∞)的电流几乎是相同的。当R_cap增加时，特性曲线700、800会聚，当R_cap→∞时变得基本上不可区分。因此，当R_cap足够大时，通过去耦电路200的泄漏电流几乎独立于用于实现保护去耦电路200的晶体管的V_t。

在一些情况下，由V_dd和V_ss之间的晶体管230、240提供的串联电阻的存在可以减小去耦电容器210通过例如增加RC延迟来提供降低去耦应用中的电源噪声所必需的电荷的效力。但是，在任何一种典型的系统中，类似于由晶体管230、240所提供的电阻的寄生电阻都以各种电路中的栅极泄漏及在电力传送网络中通过介电层的金属迹线的泄漏的形式存在。在许多情况下，通过在期望尺寸的去耦电容器210的背景下的模拟和声音工程判断来仔细地评估去耦电路200的设计可能是有利的。在一些实施方式中，考虑到1)较低V_t的晶体管可以提供比较高V_t晶体管低的串联电阻的观点，及2)由于在大短路电阻值(R_cap≈∞)时V_dd-V_ss电流(I_leak)对V_t相对不敏感的事实，利用较低V_t的器件来实现晶体管230、240可能是优选的，其中处理技术提供了选项。

转向图9，电路900示出了一种实施方式，其中第一保护电路910和第二保护电路920配置成保护电容器阵列930。保护电路910、920和电容器阵列930合作以过滤V_dd和V_ss电源轨道上的电源噪声。

图10A示出了功能上与电路900相似的线性电容器阵列1010的物理布局的实施方式。图10B示出了布置成形成例示性联合的去耦电路140的多个阵列1010。阵列1010包括由顶板总线1030和底板总线1040并联连接的多个去耦电容器1020。在多种实施方式中，顶板总线1030和底板总线1040是在衬底110之上的第一金属互连层(例如金属1)中实现的。去耦电容器1020可以是例如前面所描述过的MiM电容器。一个保护电路1050位于去耦电容器1020阵列的每一端。通路1060将保护电路1050连接到顶板总线1030，而通路1070将保护电路1050连接到底板总线1040。顶板触点1080提供从顶板总线1030到去耦电容器1020顶板层(例如，金属3)的电连接，而底板触点1090提供从底板总线1040到去耦电容器1020底板层(例如，金属2)的连接。

在去耦电容器1020中的一个在其端子之间具有低电阻连接的情况下，通过顶板总线1030和底板总线1040之间的低电阻连接的存在，保护电路1050配置成保护V_dd和V_ss电力轨道。期望两个保护电路1050的存在有利地降低从去耦电容器1020的极板到被阵列1010保护的电源轨道的电阻。在多种实施方式中，多个保护电路1050根据需要配置成并联，以便在V_dd和V_ss电力轨道与去耦电容器1020之间提供期望的低电阻。在实践中，附加保护电路1050的益处是以器件100上被消耗的附加区域为代价获得的，并且可能导致V_dd和V_ss之间的附加泄漏。

与去耦电容器的一些传统实现方式相反，阵列1010提供了相对少量(例如，少于大约10个)的去耦电容器1020，这些去耦电容器1020与晶体管(例如位于保护电路1050中的晶体管230、240)的导通路径并联连接。这种配置的一个优点是从保护电路到去耦电容器1020的电阻是有限的，由此限制可能降低去耦电容器1020效力的RC延迟。而且，如果阵列1010中的去耦电容器1020在制造后短路或者在以后发生故障，则由阵列1010提供的益处可能丧失。因为在阵列1010中只存在相对少量的电容器，因此与由剩余阵列1010提供的相对于电力噪声的总体保护相比，对电源轨道的相对于电力噪声保护的减少是相对小的。由于只使用两个晶体管导致了保护电路1050的小尺寸，允许器件100上去耦电容器1020的数量相对于保护电路1050的数量的低比率。

图10B不作为限制地示出了以紧凑布置聚集到一起形成前述联合的去耦电路140的线性阵列1010的多种实例。如图1中所示出的，去耦电路140可以有利地布置到器件100中可用的空白处中。当然，单个去耦电路130，或者比图10B中所示出的更小的组，也可以根据需要以及根据空间允许布置到器件100的设计中，以提供局部化的电力轨道去耦。保护电路220可以利用这种电容器来定位，以便提供对抗电容器短路的保护。

在一些实施方式中，例如去耦电容器210的去耦电容器组可以用在器件100的设计中，其中一些组是被保护电路220保护的，而一些组未被不保护。后一类去耦电容器210在非常陡峭的切换电流的情况下可能是有用的，电容器到电源/地的直接连接可能是更有效的。被保护和不被保护的电容器的任何组合都可以根据期望使用。

在一些实施方式中，顶板总线1030或底板总线1040可以与两个或更多个线性阵列1010或去耦电路140共同配置，并且仍然保留保护电路的所有优点。这种实施方式提供了简化布局并减少物理设计面积的可能。

转向图11，所给出的是制造电子器件的例示性方法1100。该方法以步骤1110开始，其中提供电子器件衬底。在这里和权利要求中，“提供”意味着器件、衬底、结构要素等可以由执行所公开方法的个人或商业实体制造，或者由此从除所述个人或实体的之外的、包括别的个人或商业实体的其它来源获得。

在步骤1120中，有源电路在衬底上形成。在步骤1130中，有源电路配置成由第一电源轨道和第二电源轨道(例如V_dd和V_ss)供电。在步骤1140中，去耦电容器定位到衬底上，以便减少第一和第二电源轨道上的电源噪声。例如，电容器的一个端子可以连接成使得电容器可以充当短时间的电荷源或者接收器，以便减小电源轨道上的切换噪声。

在步骤1150中，保护电路定位到衬底上并且配置成限制通过去耦电容器的电流。该保护电路可以是例如采用FET或者双极晶体管的保护电路220。保护电路包括具有第一导通路径的第一晶体管。该第一导通路径的一个端子连接到电容器的第一端子，而第一导通路径的另一个端子连接到第一电源轨道。第二晶体管具有第二导通路径。该第二导通路径的一个端子连接到电容器的第二端子，而第二导通路径的另一个端子连接到第二电源轨道。在使用FET晶体管的情况下，对于组成保护电路的晶体管，栅极长度和宽带及V_t的任何组合都可以使用。

与本申请相关的本领域技术人员将认识到，可以对所述实施方式进行其它和进一步的添加、删除、替换和修改。

Claims (10)

1.一种集成电路电源去耦电路，包括：

具有第一端子和第二端子的电容器；以及

保护电路，包括：

具有第一导通路径的第一晶体管，所述第一导通路径的一个端子连接到所述第一端子，而所述第一导通路径的另一个端子连接到第一电源轨道；以及

具有第二导通路径的第二晶体管，所述第二导通路径的一个端子连接到所述第二端子，而所述第二导通路径的另一个端子连接到不同的第二电源轨道。

2.如权利要求1所述的去耦电路，其中所述第一晶体管是具有第一源极、第一栅极和第一漏极的p沟道FET，而所述第二晶体管是具有第二源极、第二栅极和第二漏极的n沟道FET，并且所述第一栅极导通地耦合到所述第二漏极和所述电容器的所述第二端子，而所述第二栅极导通地耦合到所述第一漏极和所述电容器的所述第一端子。

3.如权利要求1所述的去耦电路，其中所述第一电源轨道和所述第二电源轨道是包括较高V_t的FET和较低V_t的FET的集成电路的电源轨道，并且所述第一晶体管和所述第二晶体管是较低V_t的FET。

4.如权利要求1所述的去耦电路，其中所述第一电源轨道和所述第二电源轨道之间通过所述保护电路的电流具有在所述电容器的低电阻和所述电容器的高电阻之间呈现局部最大值的相关电流特性。

5.一种集成电路，包括：

器件衬底；

有源电路，位于所述衬底之上并且配置成由第一电源轨道和第二电源轨道供电；

具有第一端子和第二端子的电容器，配置成减少所述第一电源轨道和所述第二电源轨道上的电源噪声；以及

保护电路，配置成限制通过所述电容器的电流，所述保护电路包括：

具有第一导通路径的第一晶体管，所述第一导通路径的一个端子连接到所述第一端子，而所述第一导通路径的另一个端子连接到所述第一电源轨道；以及

具有第二导通路径的第二晶体管，所述第二导通路径的一个端子连接到所述第二端子，而所述第二导通路径的另一个端子连接到所述第二电源轨道。

6.如权利要求5所述的集成电路，其中所述第一晶体管是具有第一源极、第一栅极和第一漏极的p沟道FET，而所述第二晶体管是具有第二源极、第二栅极和第二漏极的n沟道FET，并且所述第一栅极导通地耦合到所述第二漏极和所述电容器的所述第二端子，而所述第二栅极导通地耦合到所述第一漏极和所述电容器的所述第一端子。

7.如权利要求5所述的集成电路，其中所述电容器是多个并联连接电容器的线性阵列中的一个，并且所述保护电路是位于所述线性阵列的第一端的第一保护电路，而且该集成电路还包括位于所述线性阵列的第二端的第二保护电路。

8.一种制造集成电路的方法，包括：

提供衬底；

在所述衬底上形成有源电路；

将所述有源电路配置成由第一电源轨道和第二电源轨道供电；

配置位于所述衬底上的去耦电容器，以过滤所述第一电源轨道和所述第二电源轨道上的电源噪声；以及

在所述衬底上定位保护电路，该保护电路配置成限制通过所述电容器的电流，所述保护电路包括：

具有第一导通路径的第一晶体管，所述第一导通路径的一个端子连接到所述电容器的第一端子，而所述第一导通路径的另一个端子连接到所述第一电源轨道；以及

具有第二导通路径的第二晶体管，所述第二导通路径的一个端子连接到所述电容器的第二端子，而所述第二导通路径的另一个端子连接到所述第二电源轨道。

9.如权利要求8所述的方法，其中所述第一晶体管是具有第一源极、第一栅极和第一漏极的p沟道FET，而所述第二晶体管是具有第二源极、第二栅极和第二漏极的n沟道FET，并且所述第一栅极导通地耦合到所述第二漏极和所述电容器的所述第二端子，而所述第二栅极导通地耦合到所述第一漏极和所述电容器的所述第一端子。

10.如权利要求8所述的方法，其中所述第一晶体管和所述第二晶体管是双极晶体管。

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