KR100631961B1 - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 정전기 방전 보호 회로에 관한 것으로, 특히 입/출력 패드의 접합 캐패시턴스를 줄이고 정전기 방전 보호 회로의 점유 면적을 감소시킬 수 있는 정전기 방전 보호 회로에 관한 것이다. 이 회로는, 반도체 내부 회로와, 상기 내부 회로에 연결된 입/출력 패드를 포함하는 정전기 보호 회로에 있어서, 전원 전압 라인; 접지 전압 라인; 정전기 방전 버스 라인; 상기 내부 회로와 상기 입/출력 패드 사이에 연결된 전송 라인; 상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 1 및 제 2 정전기 보호 소자; 상기 전원 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 3 정전기 보호 소자; 및 상기 접지 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 4 정전기 보호 소자;를 포함하는 것을 특징으로 한다.

Description

정전기 방전 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
도 1은 종래의 ESD 보호 회로의 회로도.
도 2는 본 발명에 따른 ESD 보호 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 입/출력 패드 220 : 내부 회로
230,240 : 다이오드 250,260 : NMOS 트랜지스터
270 : 전원 전압 라인 280 : 접지 전압 라인
290 : 정전기 방전 버스 라인
본 발명은 정전기 방전 보호 회로에 관한 것으로, 특히 입/출력 패드의 접합 캐패시턴스를 줄이고 정전기 방전 보호 회로의 점유 면적을 감소시킬 수 있는 정전기 방전 보호 회로에 관한 것이다.
일반적으로, 전하가 축적된 인체나 기계에 반도체 집적 회로(IC)가 접촉하면, 인체나 기계에 대전되어 있던 정전기는 집적 회로의 외부 핀을 통해 입/출력 패드를 거쳐 반도체 내부로 방전된다. 이러한 정전기 방전(electrostatic discharge : ESD, 이하 ESD 라고 함)은 반도체 내부에 큰 손상을 가하거나, 기계의 접촉으로 인하여 외부로 흘러나와 외부 회로에 손상을 입히기도 한다. 따라서, 대부분의 반도체 집적회로는 이러한 손상으로부터 주요 회로를 보호하기 위해, 입/출력 패드와 반도체 내부회로 사이에 ESD 보호 회로(ESD protection circuit)를 설치한다.
도 1은 종래의 ESD 보호 회로의 회로도이다.
도시한 바와 같이, 종래의 ESD 보호 회로는 입/출력 패드(110), 내부 회로(120)에서 생성된 신호를 입/출력 패드(110)를 통해 외부로 전달하는 출력 버퍼(130,140), 입/출력 패드(110)로부터 인가된 정전기의 방전 경로를 제공하는 ESD 보호 소자(150,160), 전압(VDD,VSS) 라인 사이에 발생된 정전기와 ESD 보호 소자(150,160)로부터 인가된 정전기의 방전 경로를 제공하는 ESD 클램프 보호 소자(170), 및 ESD 보호 소자(150,160) 및 ESD 클램프 보호 소자(170)에 의해 전달된 정전기를 방전하며 전원 전압(VDD) 및 접지 전압(VSS) 라인과 각각 연결된 VDD 및 VSS 패드(180,190)를 포함한다.
이하, 종래의 ESD 보호 회로의 동작에 대해 간단히 살펴보면, ESD 보호 소자(150,160) 및 ESD 클램프 보호 소자(170)는 반도체의 정상 동작 시에 동작하지 않으므로, 정상적인 회로 동작에 영향을 주지 않는다. 그러나, 입/출력 패드(110) 및 전원 패드들(180,190) 사이에 정전기가 발생하는 경우, ESD 보호 소자(150,160) 및 ESD 클램프 보호 소자(170)는 정전기 보호 동작을 시작하여 ESD 경로를 제공한다. 참고로, ESD 보호 소자(150,160) 및 ESD 클램프 보호 소자(170)에는 MOS 트랜 지스터, 다이오드, 또는 SCR(Silicon-Controlled Rectifier) 등이 널리 쓰이고 있다.
이상에서 살펴본 바와 같이, 입/출력 패드(110)에 설치된 ESD 보호 소자(150,160)는 정전기 방전을 위해 필수적이나, ESD 보호 소자(150,160)의 접합 캐패시턴스와 점유 면적으로 인하여, 반도체 소자의 전기적 성능이나 칩 면적에 의한 가격 측면에 좋지 않은 영향을 미칠 수 있다.
이를 상세히 살펴보면, 반도체 소자가 고속 동작을 하기 위해, 반도체 소자 내부의 입/출력 핀의 기생 저항, 인덕턴스, 및 캐패시턴스를 줄여야 한다. 하지만, ESD 보호 소자(150,160)는 입/출력 패드(110)에 직접 연결되어 큰 접합 캐패시턴스를 가지므로, 반도체 소자의 고속 동작에 하나의 걸림돌이 되고 있다.
또한, 종래의 ESD 보호 회로는 입/출력 패드(110)와 전원 전압 라인 사이와, 입/출력 패드(110)와 접지 전압 라인 사이에 각각 하나씩의 ESD 보호 소자(150,160)가 연결되므로, 다수의 입/출력 패드(110)를 포함하는 반도체 소자에서 ESD 보호 소자가 차지하는 면적이 크다는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 입/출력 패드에 직접 연결되는 ESD 보호 소자의 접합 캐패시턴스를 줄이고, 상기 ESD 보호 소자가 반도체 소자에 차지하는 면적을 줄일 수 있는 정전기 방전 보호 회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 정전기 방전 보호 회로가 제공되며: 이 회로는, 반도체 내부회로와, 상기 내부회로에 연결된 입/출력 패드를 포함하는 정전기 보호회로에 있어서, 전원 전압 라인; 접지 전압 라인; 정전기 방전 버스 라인; 상기 내부 회로와 상기 입/출력 패드 사이에 연결된 전송 라인; 상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 1 및 제 2 정전기 보호소자; 상기 전원 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 3 정전기 보호소자; 및 상기 접지 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 4 정전기 보호소자;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 정전기 보호소자는 상기 전송 라인에 연결되는 애노드 단자와 상기 정전기 방전 버스 라인에 연결되는 캐소드 단자를 갖는 다이오드이고, 상기 제 2 정전기 보호소자는 상기 전송 라인에 연결되는 캐소드 단자와 상기 정전기 방전 버스 라인에 연결되는 애노드 단자를 갖는 다이오드인 것을 특징으로 한다.
상기 구성에서, 상기 제 1 및 제 2 정전기 보호소자는 제너 다이오드 또는 접합 다이오드인 것을 특징으로 한다.
상기 구성에서, 상기 제 3 및 제 4 정전기 보호소자는 바이폴라 트랜지스터, 필드 산화막 트랜지스터, MOS 트랜지스터, 또는 SCR인 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 다른 일면에 따라, 정전기 방전 보호 회로가 제공되며: 이 회로는, 반도체 내부회로와, 상기 내부회로에 연결된 입/출력 패드를 포함하는 정전기 보호회로에 있어서, 전원 전압 라인; 접지 전압 라인; 정전기 방전 버스 라인; 상기 내부회로와 상기 입/출력 패드 사이에 연결된 전송 라인; 상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 1 정전기 보호소자; 상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 직렬 연결되는 다수의 제 2 정전기 보호소자; 상기 전원 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 3 정전기 보호소자; 및 상기 접지 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 4 정전기 보호소자;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 정전기 보호소자는 상기 전송 라인에 연결되는 애노드 단자와 상기 정전기 방전 버스 라인에 연결되는 캐소드 단자를 갖는 다이오드이고, 상기 각각의 제 2 정전기 보호소자는 상기 전송 라인 방향으로 연결되는 캐소드 단자와 상기 정전기 방전 버스 라인 방향으로 연결되는 애노드 단자를 갖는 다이오드인 것을 특징으로 한다.
상기 구성에서, 상기 제 1 및 제 2 정전기 보호소자는 제너 다이오드 또는 접합 다이오드인 것을 특징으로 한다.
상기 구성에서, 상기 제 3 및 제 4 정전기 보호소자는 바이폴라 트랜지스터, 필드 산화막 트랜지스터, MOS 트랜지스터, 또는 SCR인 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2는 본 발명에 따른 ESD 보호 회로의 회로도이다.
참고로, 도 2에 도시된 다이오드(230,240)는 제너 다이오드 또는 접합 다이오드이며, NMOS 트랜지스터(250,260)는 바이폴라 트랜지스터, 필드 산화막 트랜지스터, 또는 SCR(Silicon-Controlled Rectifier)로 대체될 수 있다.
도시한 바와 같이, 본 발명에 따른 ESD 보호 회로는 입/출력 패드(210), 노드 'A'를 통해 입/출력 패드(210)에 연결된 내부 회로(220), 노드 'A'와 ESD 버스 라인(ESD Bus Line : EBL, 이하 EBL이라 함)(290) 사이에 연결된 다이오드(230,240), EBL(290)과 전원 전압(VDD) 라인(270) 사이에 연결된 NMOS 트랜지스터(250), 및 EBL(290)과 접지 전압(VSS) 라인(280) 사이에 연결된 NMOS 트랜지스터(260)를 포함한다.
여기서, 다이오드(230)의 애노드 단자는 노드 'A'에 연결되고, 다이오드(230)의 캐소드 단자는 EBL(290)에 연결된다. 그리고, 다이오드(240)의 애노드 단자는 EBL(290)에 연결되고, 다이오드(240)의 캐소드 단자는 노드 'A'에 연결된다.
또한, NMOS 트랜지스터(250)의 게이트 단자와 소오스 단자는 EBL(290)에 연결되고, 드레인 단자는 전원 전압 라인(270)에 연결된다. 아울러, NMOS 트랜지스터(260)의 게이트 단자와 소오스 단자는 접지 전압 라인(280)에 연결되고, 드레인 단자는 EBL(290)에 연결된다.
이하, 도 2를 참조하여, 본 발명에 따른 ESD 보호 회로의 동작에 대해 상세히 살펴보기로 한다.
반도체 소자의 정상(normal) 동작 시, 입/출력 패드(210)에서 약 200mV의 입 력 신호가 들어오고, EBL(290)이 VDD/2 전압을 갖는다면, 다이오드(230)는 역방향 바이어스 상태가 되므로 턴 오프된다. 이때, 다이오드(240)는 순방향 바이어스 상태이나, 다이오드(240)의 개수를 증가시켜 다이오드의 턴 온 전압을 높여 줌으로써 턴 오프 상태로 만들어 줄 수 있다. 즉, 다이오드(240)는 EBL(290)의 전압 상태에 따라, 노드 'A'와 EBL(290) 사이에 다이오드(240)를 직렬로 다수개 연결하여 다수의 다이오드(240)가 턴 온되지 않도록 한다. 따라서, 본 발명에 따른 ESD 보호 회로는 반도체 소자의 정상 동작 시, 다이오드(230,240)가 모두 턴 오프된다.
그리고, 반도체 소자의 입/출력 패드(210)로 정전기가 유입된다면, 본 발명에 따른 ESD 보호 회로는 정전기 상태에 따라 각각 다른 경로로 정전기를 방전시킨다. 이를, ESD 경로에 따라 상세히 설명하면 아래와 같다.
우선, 포지티브(positive) 정전기 펄스가 입/출력 패드(210)로 유입될 때, 다이오드(230)는 턴 온되어, 포지티브 정전기 펄스를 EBL(290)로 전달한다. 그리고 나서, 포지티브 정전기 펄스는 EBL(290)를 유동하여 NMOS 트랜지스터(250)로 전달되고, 이후, NMOS 트랜지스터(250)를 거쳐 전원 전압 라인(270)으로 방전된다.
이와 같이, 포지티브 정전기 펄스가 입/출력 패드(210)로 유입될 때, 본 발명에 따른 ESD 보호 회로는 "노드 'A' → 다이오드(230) → EBL(290) → NMOS 트랜지스터(250) → 전원 전압 라인(270)"의 경로로 포지티브 정전기 펄스를 방전시킨다.
다음, 네거티브(negative) 정전기 펄스가 입/출력 패드(210)로 유입될 때, 다이오드(240)는 턴 온되어, 네거티브 정전기 펄스를 EBL(290)로 전달한다. 그리 고 나서, 네거티브 정전기 펄스는 EBL(290)를 유동하여 NMOS 트랜지스터(260)로 전달되고, 이후, NMOS 트랜지스터(260)를 거쳐 접지 전압 라인(280)으로 방전된다.
이와 같이, 네거티브 정전기 펄스가 입/출력 패드(210)로 유입될 때, 본 발명에 따른 ESD 보호 회로는 "노드 'A' → 다이오드(240) → EBL(290) → NMOS 트랜지스터(260) → 접지 전압 라인(280)"의 경로로 네거티브 정전기 펄스를 방전시킨다.
이상에서 살펴본 바와 같이, 본 발명에 따른 ESD 보호 회로는 EBL(290)에 연결된 NMOS 트랜지스터(250,260)로 인하여 종래와 동일한 ESD 보호 성능을 가진다. 아울러, 본 발명에 따른 ESD 보호 회로는 전원 전압 라인(270)과 접지 전압 라인(280) 사이에 EBL(290)을 추가로 형성하여, 노드 'A'와 EBL(290) 사이에 다이오드(230,240), 즉, ESD 보호 소자를 연결하였다. 이는, 입/출력 패드(210)에 연결된 ESD 보호 소자들(230,240,250,260)의 캐패시턴스를 줄이기 위한 것으로서, 이를 자세히 살펴보면 아래와 같다.
우선, 캐패시턴스를 가진 소자들이 직렬로 연결될 때, 그 소자들의 캐패시턴스의 합(Csum1)은 아래와 같은 수식으로 표현할 수 있다.
Csum1 = 1 / (1 / C1 + 1/ C2 + … + 1 / Cn)
그리고, 캐패시턴스를 가진 소자들이 병렬로 연결될 때, 그 소자들의 캐패시턴스의 합(Csum2)은 아래와 같은 수식으로 표현할 수 있다.
Csum2 = C1 + C2 + … + Cm
위 수식에서 알 수 있듯이, 캐패시턴스를 가진 소자들은 병렬로 연결될 때보 다 직렬로 연결될 때 더 작은 캐패시턴스를 가진다. 따라서, 본 발명에 따른 ESD 보호 회로는 노드 'A'와 EBL(290) 사이에 다이오드(230,240)가 병렬로 연결되고, 이러한 다이오드(230,240)의 캐패시턴스의 합이 NMOS 트랜지스터(250,260)의 캐패시턴스와 직렬 형태로 되어, 입/출력 패드(210)의 접합 캐패시턴스가 줄어든다.
이를 자세히 살펴보면, 다이오드의 순방향(forward) 캐패시턴스는 아래의 수식으로 구할 수 있다.
Cj = Cj0 / (1 - 0.5) ^ (1 + m)[(m / Φbi)Vd + 1 - 0.5(1 + m)]
여기서, 'm'은 접합 그래이딩 계수(junction grading coefficient)를 나타내고, 'Φbi'는 접합 전위 장벽(junction barrier potential)을 나타내며, 'Vd'는 터미널 전압(terminal voltage)을 나타낸다. 아울러, Vd는 "0 ＜ Vd ＜ Φbi / 2"의 값을 가진다.
또한, 다이오드의 역방향(reverse) 캐패시턴스는 아래의 수식으로 구할 수 있다.
Cj = Cj / (1 - Vd / Φbi) ^ m
위 수식들을 이용하여 입/출력 패드(210)의 접합 캐패시턴스를 구해보면, 도 1에 도시된 입/출력 패드(110)의 접합 캐패시턴스보다 약 30%이상 감소한다는 것을 알 수 있다.
예를 들어, 다이오드의 역방향 캐패시턴스가 1.437fF일 때, 다이오드의 순방향 캐패시턴스는 위 수식들을 이용하여 1.535fF의 값을 가진다. 이를 달리 표현하면, 다이오드의 순방향 캐패시턴스는 다이오드의 역방향 캐패시턴스보다 약 6%가 줄어든 값을 가진다.
마찬가지로, 다이오드의 역방향 캐패시턴스가 1.437fF일 때, 본 발명에 따른 ESD 보호 회로의 ESD 보호 소자들(230,240,250,260)의 캐패시턴스 합은 1.012fF의 값을 가진다. 이를 달리 표현하면, 본 발명에 따른 ESD 보호 회로의 ESD 보호 소자들(230,240,250,260)의 캐패시턴스 합은 다이오드의 역방향 캐패시턴스보다 약 29.5%가 줄어든 값을 가진다.
따라서, 본 발명에 따른 ESD 보호 회로는 노드 'A'와 EBL(290) 사이에 다이오드(230,240)를 병렬로 연결하고, 다이오드(230,240)에 NMOS 트랜지스터(250,260)를 직렬로 연결함으로써, 입/출력 패드(210)의 접합 캐패시턴스를 줄이는 효과가 있다.
또한, 본 발명에 따른 ESD 보호 회로는 종래의 전원 전압(VDD) 라인과 접지 전압(VSS) 라인 사이에 두 개의 ESD 보호 소자(150,160)가 형성되는 구조와는 달리, 한쪽 전압 라인 방향으로 ESD 보호 소자(230,240)가 형성되므로, 반도체 소자에서 ESD 보호 회로가 차지하는 면적이 줄어드는 효과가 있다.
이를 자세히 살펴보면, 본 발명에 따른 ESD 보호 회로는 전원 전압 라인(270)과 접지 전압 라인(280) 사이에 EBL(290)을 형성하여, 입/출력 패드(210)에 연결된 노드 'A'와 EBL(290) 사이에 ESD 보호 소자(230,240)를 연결하였다. 따라서, 본 발명에 따른 ESD 보호 회로는 ESD 보호 소자들(230,240)이 한쪽 전압 라인 방향에 모두 형성되므로, 반도체 소자에서 정전기 방전 보호 회로가 차지하는 면적이 줄어드는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 정전기 방전 보호 회로에서, 전원 전압 라인과 접지 전압 라인 사이에 정전기 방전 버스 라인을 형성하고, 상기 정전기 방전 버스 라인에 ESD 보호 소자들을 연결하여, 정전기 방전 보호 회로의 점유 면적이 감소하고, 반도체 칩 속도가 향상되는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (8)

  1. 반도체 내부회로와, 상기 내부회로에 연결된 입/출력 패드를 포함하는 정전기 보호회로에 있어서,
    전원 전압 라인;
    접지 전압 라인;
    정전기 방전 버스 라인;
    상기 내부 회로와 상기 입/출력 패드 사이에 연결된 전송 라인;
    상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 1 및 제 2 정전기 보호소자;
    상기 전원 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 3 정전기 보호소자; 및
    상기 접지 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 4 정전기 보호소자;를 포함하는 것을 특징으로 하는 정전기 보호회로.
  2. 제 1 항에 있어서,
    상기 제 1 정전기 보호소자는 상기 전송 라인에 연결되는 애노드 단자와 상기 정전기 방전 버스 라인에 연결되는 캐소드 단자를 갖는 다이오드이고, 상기 제 2 정전기 보호소자는 상기 전송 라인에 연결되는 캐소드 단자와 상기 정전기 방전 버스 라인에 연결되는 애노드 단자를 갖는 다이오드인 것을 특징으로 하는 정전기 보호회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 정전기 보호소자는 제너 다이오드 또는 접합 다이오드인 것을 특징으로 하는 정전기 보호회로.
  4. 제 1 항에 있어서,
    상기 제 3 및 제 4 정전기 보호소자는 바이폴라 트랜지스터, 필드 산화막 트랜지스터, MOS 트랜지스터, 또는 SCR인 것을 특징으로 하는 정전기 보호회로.
  5. 반도체 내부회로와, 상기 내부회로에 연결된 입/출력 패드를 포함하는 정전기 보호회로에 있어서,
    전원 전압 라인;
    접지 전압 라인;
    정전기 방전 버스 라인;
    상기 내부회로와 상기 입/출력 패드 사이에 연결된 전송 라인;
    상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 1 정전기 보호소자;
    상기 전송 라인과 상기 정전기 방전 버스 라인 사이에 직렬 연결되는 다수의 제 2 정전기 보호소자;
    상기 전원 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 3 정전기 보호소자; 및
    상기 접지 전압 라인과 상기 정전기 방전 버스 라인 사이에 연결되는 제 4 정전기 보호소자;를 포함하는 것을 특징으로 하는 정전기 보호회로.
  6. 제 5 항에 있어서,
    상기 제 1 정전기 보호소자는 상기 전송 라인에 연결되는 애노드 단자와 상기 정전기 방전 버스 라인에 연결되는 캐소드 단자를 갖는 다이오드이고, 상기 각각의 제 2 정전기 보호소자는 상기 전송 라인 방향으로 연결되는 캐소드 단자와 상기 정전기 방전 버스 라인 방향으로 연결되는 애노드 단자를 갖는 다이오드인 것을 특징으로 하는 정전기 보호회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 정전기 보호소자는 제너 다이오드 또는 접합 다이오드인 것을 특징으로 하는 정전기 보호회로.
  8. 제 5 항에 있어서,
    상기 제 3 및 제 4 정전기 보호소자는 바이폴라 트랜지스터, 필드 산화막 트랜지스터, MOS 트랜지스터, 또는 SCR인 것을 특징으로 하는 정전기 보호회로.
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