KR20200095559A - Esd 보호 반도체 광전자 증배관 - Google Patents

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KR20200095559A
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폴 말라키 데일리
존 칼튼 잭슨
브라이언 패트릭 맥가비
스티븐 존 벨리스
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센스엘 테크놀로지스 엘티디.
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Abstract

본 발명은 적어도 하나의 단자를 갖는 기판 상의 하나 이상의 마이크로셀들을 포함하는 반도체 광전자 증배관에 관한 것이다. 적어도 하나의 ESD 보호 요소는 적어도 하나의 단자에 동작가능하게 결합된다.

Description

ESD 보호 반도체 광전자 증배관
본 발명은 광자 검출기들에 관한 것이다. 특히, 본 발명은 반도체 광전자 증배관(photomultiplier)들과 같은 고감도 광자 검출기들에 관한 것이다. 특히, 그러나 배타적이지 않게, 본 발명은 TOF-PET[Time-Of-Flight PET]를 포함하는 PET[Positron Emission Tomography], LIDAR[LASER Ranging] 응용들, 생물 발광, 및 HEP[High Energy Physics] 검출기들과 같은 그러한 분야들에서의 반도체 광전자 증배관(SiPM 또는 SPM)들에 관한 것이다.
SiPM들은 실리콘과 같은 반도체 기판 상의 매우 작은 가이거 모드(Geiger-mode) 애벌란시 포토다이오드(avalanche photodiode, APD) 셀들의 어레이로 구성된 반도체 광자 감지 디바이스들이다. 예시적인 10 χ 10 마이크로셀 어레이가 첨부 도면들 중 도 1에 도시되어 있다. 각각의 셀은 서로 접속되어 하나의 신호 출력을 갖는 하나의 더 큰 디바이스를 형성한다. 전체 디바이스 크기는 1 x 1 mm만큼 작거나 더 클 수 있다.
APD 셀들은 사용되는 마스크에 따라 치수가 10 내지 100 마이크로미터에서 변하며, 최대 3000개 마이크로셀/sq. mm의 밀도를 가질 수 있다. 애벌란시 다이오드들은 또한, 바람직한 특성들에 따라 실리콘 이외의 다른 반도체들로 제조될 수 있다. 실리콘은 가시선 및 근적외선 범위에서, 낮은 증배 잡음(multiplication noise)(과잉 잡음)과 함께, 검출한다. 게르마늄(Ge)은 1.7 μm 파장까지의 적외선을 검출하지만, 높은 증배 잡음을 갖는다. InGaAs(인듐 갈륨 아세나이드)는 1.6 μm의 최대 파장까지 검출하고, Ge보다 적은 증배 잡음을 갖는다. InGaAs는 대체적으로 헤테로구조 다이오드의 증배 영역에 사용되고, 광섬유들을 사용하는 고속 전기통신들과 양립가능하며, Gbit/s 초과의 속도들에 도달할 수 있다. 질화갈륨은 UV 광으로 작동한다. HgCdTe(수은 카드뮴 텔루라이드)는 적외선 내에서 약 14 μm의 최대 파장까지 동작하고, 다크 전류들을 감소시키기 위해 냉각을 필요로 하며, 매우 낮은 레벨의 과잉 잡음을 달성할 수 있다.
실리콘 애벌란시 다이오드들은 전형적으로 20 내지 500 V의 항복 전압들로 기능할 수 있다. APD들은 높은 역방향 바이어스 전압(접합부에서의 도핑 프로파일에 따라 실리콘에서 대략 20 내지 200 V)이 인가될 때 충격 이온화 또는 애벌란시 효과로 인해 약 100-1000의 내부 전류 이득 효과를 나타낸다. 실리콘 광전자 증배관들 또는 SiPM들은 항복 전압보다 큰 역방향 전압으로 동작하는 가이거 모드 APD들을 사용함으로써, 그리고 충분히 낮은 레벨에서 다크 카운트(dark count) 발생률을 유지함으로써 10 5 내지 10 6의 이득을 달성할 수 있다. 애벌란시 이벤트에 의해 생성된 전류는, 디바이스가 애벌란시 이벤트 후에 복구 및 리셋할 수 있도록 적합한 현재의 제한된 방식에 의해 켄칭(quenching)되어야 한다.
많은 SPM[Silicon Photomultiplier] 응용들은 1 ns 정도 또는 심지어 더 짧은 시상수들을 갖는 고속 광-대-전류 응답을 요구한다. 개선된 시간 응답은 시분해 분광법, LIDAR들, TOF[time of flight] PET[Positron Emission Tomography]등과 같은 응용들에 유익할 것이다. 하나의 그러한 SPM은 본 출원인에 양도되고 그 내용이 본 명세서에 참고로 포함되는 미국 특허 제9,029,772호에 설명되어 있다. 미국 특허 제9,029,772호는 본 출원에서 도 3으로서 예시되는 고속 출력 단자 배열체를 포함한다.
정전기 방전(electro static discharge, ESD)에 대한 IC의 강건성은, IC 상의 디바이스들에 손상을 야기할 수 있는 과도한 전압 레벨들 또는 가열을 전개시키지 않고 ESD 이벤트 동안에 생성된 높은 전류 펄스를 안전하게 방전시키는 IC의 능력에 의해 결정되는 중요한 고려사항이다.
따라서, 종래 기술의 단점들 중 적어도 일부를 다루는 반도체 광전자 증배관을 제공할 필요가 있다.
따라서, 반도체 광전자 증배관이 제공되는데, 반도체 광전자 증배관은:
적어도 하나의 단자를 갖는 기판 상의 하나 이상의 마이크로셀들; 및
적어도 하나의 단자에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소를 포함한다.
일 태양에서, 적어도 하나의 ESD 보호 요소는 감광성이 아니다.
다른 태양에서, 마이크로셀들 중 적어도 하나는 감광성이다.
추가의 태양에서, 마이크로셀들 중 다수는 감광성이다.
하나의 예시적인 태양에서, 마이크로셀들 중 적어도 일부는 더미 마이크로셀들이다.
추가의 예시적인 태양에서, 마이크로셀들 중 다수는 더미 마이크로셀들이다.
다른 태양에서, 마이크로셀들 중 소수는 감광성이다.
일 태양에서, 마이크로셀들은 둘 이상의 별개의 어레이들로 배열되고, 각각의 어레이는 독립적인 단자를 갖는다.
추가의 태양에서, 각각의 단자는 대응하는 ESD 보호 요소에 동작가능하게 결합된다.
일 태양에서, 적어도 하나의 ESD 보호 요소는 그것이 광을 수광하지 않도록 위치된다.
추가의 태양에서, 적어도 하나의 ESD 보호 요소는 불투명 재료 또는 불투명 코팅에 의해 커버된다.
다른 태양에서, 적어도 하나의 ESD 보호 요소는 금속 재료에 의해 커버된다.
일 태양에서, 적어도 하나의 ESD 보호 요소는 본드 패드 아래에 위치된다.
추가의 태양에서, ESD 보호 요소는 다이오드이다.
예시적인 태양에서, ESD 보호 요소는 용량성 부하에 결합된다.
다른 예시적인 태양에서, 둘 이상의 ESD 보호 요소들이 제공된다.
일 태양에서, 마이크로셀들 중 적어도 일부는 광 검출기 다이오드를 포함한다.
다른 태양에서, 광 검출기 다이오드의 항복 전압은 ESD 보호 다이오드와 연관된 항복 전압과 실질적으로 동일하다.
다른 태양에서, ESD 보호 다이오드의 항복 전압은 광 검출기 다이오드의 항복 전압보다 낮도록 구성된다.
일 태양에서, ESD 보호 다이오드의 항복 전압은 광 검출기 다이오드의 항복 전압보다 높도록 구성된다.
다른 태양에서, ESD 보호 다이오드의 활성 영역은 광 검출기 다이오드의 활성 영역보다 작다.
일 태양에서, ESD 보호 다이오드는 애벌란시 다이오드이다.
추가의 태양에서, ESD 보호 다이오드는 저항기에 직렬로 동작가능하게 결합된다.
일 태양에서, ESD 보호 다이오드는 순방향 바이어싱된다.
다른 태양에서, ESD 보호 다이오드는 역방향 바이어싱된다.
하나의 예시적인 태양에서, ESD 보호 다이오드의 항복 전압은 10 볼트 내지 150 볼트의 범위에 있다.
다른 예시적인 태양에서, ESD 보호 다이오드의 항복 전압은 20 볼트 내지 70 볼트의 범위에 있다.
추가의 태양에서, ESD 보호 다이오드의 항복 전압은 24 볼트 내지 40 볼트의 범위에 있다.
일 태양에서, 적어도 하나의 ESD 보호 다이오드 및 광 검출기 다이오드들은 동일한 유형의 것이다.
다른 태양에서, 적어도 하나의 ESD 보호 다이오드가 제1 유형의 것인 한편, 광검출기 다이오드는 제2 유형의 것이다.
추가의 태양에서, 제1 유형은 제1 크기의 활성 영역을 갖고; 제2 유형은 제2 크기의 활성 영역을 갖는다.
예시적인 태양에서, 제1 크기는 제2 크기보다 작다.
일 태양에서, 제1 크기는 ESD 보호 다이오드의 항복 전압이 각각의 마이크로셀의 최대 동작 전압보다 높도록 하는 영역을 갖는다.
다른 태양에서, 제1 크기는 ESD 보호 다이오드의 항복 전압이 각각의 마이크로셀의 최대 동작 전압보다 낮도록 하는 영역을 갖는다.
일 태양에서, ESD 보호 다이오드의 활성 영역의 도핑 프로파일은, ESD 보호 다이오드의 항복 전압이 광 검출기 다이오드의 항복 전압보다 높도록 광 검출기 다이오드의 활성 영역의 도핑 프로파일과 상이하다.
추가의 태양에서, ESD 보호 다이오드의 활성 영역의 도핑 프로파일은, ESD 보호 다이오드의 항복 전압이 광 검출기 다이오드의 항복 전압보다 낮도록 광 검출기 다이오드의 활성 영역의 도핑 프로파일과 상이하다.
일 태양에서, ESD 보호 다이오드는 광 검출기 다이오드의 접합부와 비교하여 향상된 곡률을 한정하는 접합부를 갖는다.
본 발명은 또한 반도체 기판에 관한 것으로서, 반도체 기판은:
적어도 하나의 단자를 갖는 하나 이상의 마이크로셀들; 및
적어도 하나의 단자에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소를 포함한다.
또한, 본 교시내용은 반도체 광전자 증배관을 제조하는 방법에 관한 것이고, 본 방법은:
적어도 하나의 단자를 갖는 기판 상에 하나 이상의 마이크로셀들을 제공하는 단계; 및
적어도 하나의 단자에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소를 제공하는 단계를 포함한다.
이들 및 다른 특징들은 본 교시내용의 이해를 돕기 위해 제공되는 후속하는 도면들을 참조하여 더 잘 이해될 것이다.
이제 본 교시내용은 첨부 도면들을 참조하여 설명될 것이다.
도 1은 반도체 광전자 증배관의 예시적인 구조를 예시한다.
도 2는 예시적인 반도체 광전자 증배관의 개략적인 회로도이다.
도 3은 예시적인 반도체 광전자 증배관의 개략적인 회로도이다.
도 4a 내지 도 4d는 예시적인 ESD 보호 반도체 광전자 증배관들의 개략적인 회로도들이다.
도 5a 내지 도 5h는 본 교시내용에 따른 ESD 보호 반도체 광전자 증배관에서 사용될 수 있는 마이크로셀들의 개략적인 회로도들이다.
도 6은 반도체 광전자 증배관의 예시적인 레이아웃 구성이다.
도 7a 및 도 7b는 모델링된 마이크로셀에 대한 전형적인 전류 대 전압 특성을 도시한다.
도 8은 N-P(N on P) 프로세스 SiPM에 대한 예시적인 회로 모델을 예시한다.
도 9a 및 도 9b는 도 8의 회로 모델에 대한 전형적인 전류 대 전압 특성을 도시한다.
도 10은 ESD 보호 다이오드를 포함하는 N-P 프로세스 SiPM에 대한 예시적인 회로 모델을 예시한다.
도 11a 및 도 11b는 도 10의 회로 모델에 대한 전형적인 전류 대 전압 특성을 도시한다.
도 12는 애노드 상에 음의 바이어스를 그리고 캐소드에 접지를 사용하는 SiPM 모델들에 대한 음의 바이어스 구성이다.
도 13a, 도 13b 및 도 13c는 도 12의 회로 모델에 대한 전형적인 전류 대 전압 특성을 도시한다.
도 14는 본 교시내용에 따른 SiPM에 대한 대안적인 구성이다.
도 15a 및 도 15b는 도 14의 회로 모델에 대한 예시적인 전류 대 전압 특성을 도시한다.
도 16은 광 검출기 다이오드의 전압과 비교한 ESD 보호 다이오드의 전압을 도시한다.
도 17은 광 검출기 다이오드에 대한 예시적인 레이아웃이다.
도 18은 ESD 보호 다이오드에 대한 예시적인 레이아웃이다.
이제, 일부 예시적인 반도체 광전자 증배관들을 참조하여 본 발명이 설명될 것이다. 예시적인 반도체 광전자 증배관이 본 교시내용의 이해를 돕기 위해 제공되고 어떠한 방식으로도 제한하는 것으로서 해석되어서는 안된다는 것이 이해될 것이다. 추가로, 임의의 하나의 도면을 참조하여 기술되는 회로 요소들 또는 컴포넌트들은 본 교시내용의 사상으로부터 벗어나지 않고 다른 도면들의 회로 요소들 또는 다른 등가 회로 요소들과 상호교환될 수 있다. 예시의 단순함 및 명료함을 위해, 적합한 것으로서 간주되는 경우, 대응하는 또는 유사한 요소들을 나타내기 위해 도면들 사이에서 도면 부호들이 반복될 수 있다는 것이 이해될 것이다.
먼저 도 1을 참조하면, 가이거 모드 포토다이오드들의 어레이를 포함하는 반도체 광전자 증배관(100)이 도시되어 있다. 어레이는 반도체 공정들을 사용하여 반도체 기판(150) 상에 형성되는데, 이 공정들은 당업자에게 알려져 있을 것이고, 예를 들어 침착, 주입, 확산, 패턴화, 도핑, 및 에칭을 포함할 수 있지만 이에 한정되지는 않을 수 있다. 전도성 재료, 절연 재료 및 반도체의 도핑된 영역들의 패턴화된 층들이 포토다이오드의 구조를 형성한다. 예시된 바와 같이, 켄치 저항기가 애벌란시 전류를 제한하는 데 사용될 수 있는 각각의 포토다이오드에 인접하게 제공된다. 광다이오드들은 알루미늄 또는 유사한 전도성 트래킹(tracking)에 의해 공통 바이어싱 및 접지 전극들에 전기적으로 접속된다.
반도체 광전자 증배관(200)의 종래의 구현예에 대한 등가 회로 개략도가 도 2에 도시되어 있는데, 여기서 광 검출기 다이오드들에 걸쳐 바이어스 전압을 인가하기 위해 광 검출기 다이오드들(155)의 어레이의 애노드들은 공통 접지 전극에 접속되고 어레이의 캐소드들은 전류 제한 저항기들(160)을 통해 공통 바이어스 전극에 접속된다.
반도체 광전자 증배관(100)은 마이크로셀들(125)로 지칭된 반복 구조체들의 어레이로 이루어진다. 각각의 마이크로셀(125)은 마이크로셀(125)이 가이거 항복(Geiger breakdown)을 겪을 때마다 매우 균일하고 양자화된 양의 전하를 생성한다. 마이크로셀(125)(및 그에 따른 검출기)의 이득은 전자 상의 전하에 대한 출력 전하의 비로서 정의된다. 출력 전하는 과전압 및 마이크로셀 커패시턴스로부터 계산될 수 있다.
Figure pct00001
여기서:
G는 마이크로셀의 이득이고;
C는 마이크로셀의 커패시턴스이고;
ΔV는 과전압이며;
q는 전자의 전하이다.
도 3은 본 출원인에게 양도되고 그 내용들이 본 명세서에 참고로 포함되는 미국 특허 제9,029,772호에 설명된 바와 같은 반도체 광전자 증배관(300)을 예시한다. 반도체 광전자 증배관(300)은 광 검출기 다이오드들(155)로부터 애벌란시 신호들의 빠른 판독을 제공하기 위해 각각의 포토다이오드 캐소드에 용량적으로 결합되는 고속 출력 단자(310)를 포함한다. 포토다이오드가 전류 펄스를 방출하는 경우, 캐소드에서의 생성된 전압 변화의 일부는 상호 커패시턴스를 통해 고속 출력 단자(310)에 결합될 것이다. 판독을 위해 고속 출력 단자(310)를 사용하는 것은 바이어싱 회로와 연관된 비교적 큰 RC 시상수로부터 기인하는 손상된 과도 성능을 방지한다. 반도체 광전자 증배관(300)의 각각의 마이크로셀(325)은 광 검출기 다이오드(155), 전류 제한 저항기(160); 및 고속 출력 단자(310)에 결합된 커패시터(320)를 포함한다.
각각의 마이크로셀(325) 내의 켄치 저항기(160)에 용량 결합되는 고속 출력 단자(310)는 광자 검출을 나타내기 위해 고속 작은 신호 출력을 허용한다. 그러나, 이러한 배열체는 그가 고속 출력 단자(310)와 켄치 저항기(160) 사이의 유전 강도(dielectric strength)에 의해 제한될 때 열악한 ESD 성능을 겪는다. 정전기 방전(ESD) 이벤트들은 집적 회로(IC)들의 프로세싱 또는 핸들링 시 임의의 단계에서 발생할 수 있다.
도 4a를 참조하면, 본 교시내용에 따른 ESD 보호 반도체 광전자 증배관(400A)이 예시되어 있다. ESD 보호 반도체 광전자 증배관(400A)은 반도체 광전자 증배관(300)과 유사하고, 유사한 요소들은 유사한 도면 부호들로 표시된다. 주요 차이점은 ESD 보호 반도체 광전자 증배관(400A)이 고속 출력 단자(310)에 동작가능하게 결합된 ESD 보호 요소를 포함한다는 것이다. 예시적인 배열체에서, ESD 보호 요소는 ESD 보호 다이오드(410)이다. ESD 보호 다이오드(410)가 고속 출력 단자(310)에 결합되는 노드(420)는 0에 가까운 전위로 플로팅(floating)하여, 고속 출력 단자(310)에 소량의 커패시턴스를 추가한다. 그러나, 고속 출력 단자(310)에서의 ESD 이벤트의 경우에, ESD 보호 다이오드(410)는 기판(150)으로의 충격 이온화를 통해 ESD 전하를 역방향 바이어싱시키고 소산시키거나, 또는 기판(150)으로의 순방향 바이어스 주입을 통해 ESD 전하를 순방향 바이어싱시키고 소산시킨다. ESD 이벤트를 구성하는 전하가 ESD 보호 다이오드(410)를 통해 소산되기 때문에, 고속 커패시터 유전체는 고전압들로부터 보호된다.
도 4b를 참조하면, 또한 본 교시내용에 따른 다른 ESD 보호 반도체 광전자 증배관(400B)이 예시되어 있다. ESD 보호 반도체 광전자 증배관(400B)은 반도체 광전자 증배관(200)과 유사하고, 유사한 요소들은 유사한 도면 부호들로 표시된다. 주요 차이점은 ESD 보호 반도체 광전자 증배관(400B)이 출력 단자(312)에 동작가능하게 결합된 ESD 보호 요소를 포함한다는 것이다. 출력 단자(312)에서의 ESD 이벤트의 경우에, ESD 보호 다이오드(410)는 기판(150)으로의 충격 이온화를 통해 ESD 전하를 역방향 바이어싱시키고 소산시키거나, 또는 기판(150)으로의 순방향 바이어스 주입을 통해 ESD 전하를 순방향 바이어싱시키고 소산시킨다.
도 4c를 참조하면, 또한 본 교시내용에 따른 다른 ESD 보호 반도체 광전자 증배관(400C)이 예시되어 있다. ESD 보호 반도체 광전자 증배관(400C)은 ESD 보호 반도체 광전자 증배관(400B)과 실질적으로 유사하다. 주요 차이점은 ESD 보호 반도체 광전자 증배관(400C)이 마이크로셀들(125)의 2개의 별개의 어레이들(425A, 425B)을 포함하고 각각의 별개의 어레이(425A, 425B)는 독립적인 출력 단자(312A, 312B)를 갖는다는 것이다. 각각의 출력 단자(312A, 312B)는 대응하는 ESD 보호 다이오드(410)에 동작가능하게 결합된다. 예시적인 실시예에서, 적어도 하나의 ESD 보호 다이오드(410)는 그것이 광을 수광하지 않도록 위치된다. 예를 들어, 적어도 하나의 ESD 보호 다이오드(410)는 불투명 재료 또는 불투명 코팅에 의해 커버될 수 있다. 하나의 예시적인 배열체에서, 적어도 하나의 ESD 보호 다이오드는 금속 재료에 의해 커버된다.
도 4d를 참조하면, 또한 본 교시내용에 따른 다른 ESD 보호 반도체 광전자 증배관(400D)이 예시되어 있다. ESD 보호 반도체 광전자 증배관(400D)은 ESD 보호 반도체 광전자 증배관(400B)과 실질적으로 유사하고, 유사한 요소들은 유사한 도면 부호들로 표시된다. 주요 차이점은 ESD 보호 반도체 광전자 증배관(400D)이 더미 마이크로셀들(430A, 430B)을 포함한다는 것이다. ESD 보호 반도체 광전자 증배관(400D)은 복수의 상호접속된 감광성 마이크로셀들(125)을 포함한다. 편의를 위해 ESD 보호 반도체 광전자 증배관(400D)의 섹션만이 도 4d에 예시되어 있다는 것은 당업자에 의해 이해될 것이다. 어레이에 인접하게, DCR 억제 요소들(비활성 더미 마이크로셀들(430A, 430B))이 제공된다. DCR 억제 요소들은 이웃하는 감광성 마이크로셀들(125)의 다크 카운트 발생률을 억제한다. 예시적인 배열체에서, DCR 억제 요소들은 무전원 더미 마이크로셀들(430A, 430B)이다. 활성 마이크로셀들(125)은 캐소드 전력 트랙과 애노드 전력 트랙 사이에 전기적으로 결합된다. 대조적으로, 더미 마이크로셀들(430A, 430B)은 캐소드 또는 애노드 전력 트랙들에 전기적으로 결합되지 않는다. 따라서, 더미 마이크로셀들(430A, 430B)은 활성 마이크로셀들(125)로부터 전기적으로 절연된다. 반도체 광전자 증배관(400D)은 적어도 하나의 출력 단자(312)를 갖는 기판(150) 상의 복수의 상호접속된 마이크로셀들(125); 및 적어도 하나의 출력 단자(312)에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소(410)를 포함한다는 것이 이해될 것이다. 상호접속된 마이크로셀들(125) 중 다수는 감광성이다. 그러나, 마이크로셀들 중 적어도 일부는 더미 마이크로셀들일 수 있다. 대안적인 배열체에서, 마이크로셀들 중 다수는 더미 마이크로셀들(430A, 430B)인 반면에 마이크로셀들(125) 중 소수는 감광성인 것이 고려된다.
도 5a 내지 도 5h를 참조하면, ESD 보호 반도체 광전자 증배관들(400A 내지 400D)에서 어레이 마이크로셀들을 형성하는 데 사용될 수 있는 복수의 상이한 마이크로셀 구성들(125A 내지 125H)이 예시되어 있다. 도 5a는 수동(passive) 켄칭을 수행하는 저항기를 갖는 p-형 기판 상의 n-도핑된 애벌란시 포토다이오드로 이루어진 N-P SiPM 마이크로셀(125A)을 예시한다. 각각의 마이크로셀은 나노초 정도의 좁은 펄스 폭을 갖는 "고속 출력" 펄스가 유도되게 할 수 있는 용량성 결합을 갖는다. 이러한 공정은 자동차 LiDAR 응용들에서 특히 관심있는 IR 영역의 더 긴 파장 광의 검출을 위해 최적화된다.
도 5b는 수동 켄칭을 수행하는 저항기를 갖는 p-형 기판 상의 n-도핑된 애벌란시 포토다이오드로 이루어진 P-N(P on N) SiPM 마이크로셀(125B)을 예시한다. 각각의 마이크로셀은 나노초 정도의 좁은 펄스 폭을 갖는 "고속 출력" 펄스가 유도되게 할 수 있는 용량성 결합을 갖는다. 이러한 공정은, 예를 들어 생의학 스캐닝 영역에서 빈번하게 사용되는 더 짧은 파장의 청색 검출에 대해 최적화된다. 도 5c 및 도 5d는 저항성 켄치 저항기를 갖는 SiPM 마이크로셀들(125C, 125D)을 예시한다. 이것은 수동 켄치 저항기에 접속되지만 고속 커패시터 결합이 없는 p-n 또는 n-p 디바이스로 이루어진 마이크로셀의 표준 유형이다. 도 5e는 애벌란시 포토다이오드(APD)만으로 이루어진 SiPM 마이크로셀(125E)을 예시한다. 이러한 경우에, 켄칭은 능동적으로 또는 수동적으로 칩 밖에서 수행될 것이다. 도 5f는 하이브리드 APD CMOS 공정으로 형성된 마이크로셀(125F)을 예시한다. APD는 마이크로셀의 설계에 대해 많은 가능성들을 열어 두는 CMOS 트랜지스터들과 함께 기판 상에 형성될 수 있다. 도 5g는 CMOS 트랜지스터 켄치를 포함하는 마이크로셀(125G)을 예시한다. 저항성 켄치 저항기는 CMOS 저항성 켄치 회로로 대체된다. 트랜지스터 상의 Vbias 게이트 전압은 특정 유효 켄치 저항을 제공하도록 조정된다. 도 5h는 추가 CMOS 판독 회로부를 갖는 CMOS 트랜지스터 켄치를 포함하는 마이크로셀(125H)을 예시한다. 추가 CMOS 판독 회로부는 외부 회로부에 대한 인터페이싱 및 신호 컨디셔닝을 수행하도록 APD 트랜지스터 접합부의 출력 상에 배치될 수 있다. 이러한 마이크로셀 구성에서, APD는 신호를 켄칭 트랜지스터로 피드백함으로써 그리고 수동 켄치 시간보다 작은 시간 지연에 의해 능동적으로 켄칭된다. 능동 켄치 회로 다음에는 더 많은 온 칩 회로부, 예를 들어 버퍼가 이어질 수 있거나 또는 그렇지 않을 수 있다.
SPM들이 도 6에 예시된 바와 같이 주 버스 라인들(655) 및 부 버스 라인들(657)을 포함한다는 것이 당업자에 의해 이해될 것이다. 부 버스 라인들(657)은 마이크로셀들(125)의 출력들에 직접 접속된다. 이어서, 부 버스 라인들(657)은 주 버스 라인(655)에 결합되고, 주 버스 라인은 고속 출력 단자(310)와 같은 판독 단자들과 연관된 본드 패드들(658)에 접속된다. 전형적으로, 부 버스 라인들(657)이 마이크로셀들(125)의 열(column)들 사이에서 수직으로 연장되는 반면, 주 버스 라인들(655)은 마이크로셀들(125)의 외측 행(row)에 인접하게 수평으로 연장된다. ESD 보호 다이오드(410)는 감광성일 필요가 없기 때문에 금속 패드들(158) 아래에 위치될 수 있다. 이러한 방식으로, ESD 보호 요소들의 포함은 검출기의 효율에 부정인 영향을 주지 않는다. ESD 보호 요소들이 금속 트랙 또는 본드 패드 아래에 위치될 수 있기 때문에, 검출기 마이크로셀들의 활성 영역들의 풋프린트는 광을 검출하기 위해 최대화된다. ESD 보호 요소들은 검출기 마이크로셀들의 활성 영역들로의 광의 투과를 차단하지 않는다.
ESD 보호 다이오드(410)가 대략 0.5 V에서 순방향 바이어싱될 때, ESD 보호 다이오드(410)는 ESD 이벤트로부터 에너지를 방전하도록 낮은 임피던스 경로를 제공하는 전류를 전도하기 시작한다. ESD 보호 다이오드(410)는 고속 출력 단자(310)에 걸쳐 축적될 수 있는 전압을 제한한다. 도 7a 및 도 7b는 도 4a의 ESD 보호 반도체 광전자 증배관(400A)에 대한 전형적인 전류 대 전압 특성을 도시한다. 커브들은 전류가 0.5 V 순방향 바이어스 임계치보다 높게 빠르게 증가하는 것을 보여준다. 역방향 전압이 ESD 보호 다이오드(410)에 인가될 때, 역방향 항복 전압에 도달할 때까지 피코암페어 영역 내에 소량의 전류가 존재한다. 항복 전압은 전형적으로 SiPM들에 대해 24 V 내지 40 V의 영역 내에 있다. 플롯에 대해 모델링된 ESD 보호 다이오드(410)는 30 V의 역방향 항복 전압을 갖는다.
외부 바이어스 공급(V1), 50 옴 저항기(R2)에 걸쳐 있는 고속 출력 판독부 및 기생 패키지 레벨 컴포넌트들(C1, C2, L1, L2, L3, R1)을 통합하는 n-p 프로세스 SiPM의 모델을 예시하는 도 8을 참조한다. 바이어스 전압(V1)은 전형적으로 항복 전압보다 5 내지 10 V 높은, 즉 35 내지 40 V이다. C1 및 C2는 애노드가 접속되는 실리콘의 p-형 기판으로의 고속 출력들 및 캐소드의 와이어 본드 패드들로부터 형성된 기생 커패시터들이다. 전형적인 와이어 본드 커패시턴스는 270 fF 정도이다. L1, L2 및 L3는 실리콘의 상부 표면 상의 SiPM 본드 패드들로부터 패키지의 핀들로의 와이어 본드 접속으로 인한 기생 인덕턴스 및 패키지 핀들 자체의 인덕턴스를 나타낸다. 와이어 본드 인덕턴스는 150 pF의 패드 인덕턴스와 직렬로 500 pH로서 모델링된다. R1은 SiPM의 p-형 실리콘 기판으로부터 애노드 와이어 본드 패드로의 병렬 비아 및 트랙 저항을 나타내고, 또한 기판의 저항률 성분을 포함한다. 모델에 사용된 값은 10 옴이다. D1은 SiPM의 집중 모델(lumped model)을 포함한다.
광의 임펄스들에 대한 예시적인 응답들이 도 9a 및 도 9b에 도시되어 있다. 도 9a에서는, 마이크로셀들 트리거링의 10%에 대한 응답이 도시되어 있다. 출력 펄스는 음의 진행(negative going)이고, 대략 -25 ㎷의 진폭 및 수 나노초 정도의 반치전폭을 갖는다. 도 9b는 SiPM에서 모든 마이크로셀들을 시동시키는 것에 대한 응답을 도시한다. 이 경우에, 진폭은 유사한 펄스 폭을 유지하면서 대략 -250 ㎷로 증가한다. SiPM에서 내부적으로, 고속 출력은 마이크로셀들 내의 APD들에 대한 용량성 결합을 갖는다. 외부 부하 저항기(R2)가 접지를 기준으로 하고 고속 출력이 용량성 결합이 되기 때문에, 출력은 접지의 평균값을 갖는 AC 신호이다. 초기의 급격한 펄스 후에, 접지 레벨로 다시 천천히 감쇠하는 양의 진행 오버슈트(positive going overshoot)가 있다.
도 10을 참조하면, 양의 바이어스 구성을 갖는 도 4a의 ESD 보호 마이크로셀의 등가 모델이 예시되어 있다. 고속 출력 단자(310)가 플로팅 상태로 남아 있으면, 전하가 출력부 상에 축적될 가능성이 있고 정전기 손상에 대한 가능성이 있다. ESD 보호 다이오드(D2)가 고속 출력 단자(310)를 방전시키는 데 사용될 수 있다. 다이오드(D2)는 마이크로셀(325) 내의 광 검출기 다이오드(155)와 동일한 공정으로 제조될 수 있고 고속 출력 단자(310) 상의 와이어 본드 패드(158) 부근에 배치될 수 있다. 도 11a 및 도 11b에 도시된 경우들에 대해, 고속 출력 단자(310)는 항상 다이오드들의 순방향 턴 온 전압보다 작으며, 따라서 출력부 특성들은 D2의 포함에 의해 유의하게 영향을 받지 않아야 한다. 도 11a 및 도 11b는 고속 출력 단자(310) 상의 ESD 보호 다이오드(D2)로 각각 시동시키는 마이크로셀들의 10% 및 100%에 대한 임펄스 응답 펄스 시뮬레이션들을 도시한다. 이들 도면들을 도 9a 및 도 9b에 도시된 동등한 시뮬레이션들과 비교함으로써, ESD 보호 다이오드(D2)의 포함이 이들 경우에서 유의한 영향을 미치지 않음을 알 수 있다.
도 12를 참조하면, 음의 바이어스 구성을 갖는 도 4a의 ESD 보호 마이크로셀의 등가 모델이 예시되어 있다. 음의 바이어스 구성은, 도 8 및 도 10에 도시된 이전의 구성들에서의 바이어스 전압과는 대조적으로, 캐소드가 접지에 유지되고 애노드가 -Vbias에 유지되는 것으로 인해, 정지 조건들에서 고속 출력 커패시터들에 걸쳐 있는 전압이 0 볼트이기 때문에 신뢰성 관점에서 매력적이다. 그러나, 이러한 경우에서 ESD 보호 다이오드(D2)에 문제가 있다. D2는 SiPM의 마이크로셀들과 유사한 항복 전압을 갖고 다이오드(D2)로 하여금 가이거 모드에 놓이게 할 수 있는데, 그 이유는 그것이 자신 및 SiPM의 애노드에서 -Vbias를 갖고 D2의 캐소드가 L3 및 R2를 통해 접지에 접속되기 때문이다. 주변 광 또는 다크 잡음 이벤트는 D2로 하여금 항복되게 할 것이고 다이오드는 부하(R2)의 값이 50 옴으로 매우 낮기 때문에 적절하게 켄칭되지 않을 것이다. 전형적으로, 켄치 저항기들은 몇 자릿수(orders of magnitude)가 더 높다. 이것의 순(net) 효과는 D2가 고속 출력 단자(310)에 전압 오프셋을 배치하는 전류를 일정하게 인출한다는 것이다. 이것을 보여주기 위한 시뮬레이션들은 도 13a 및 도 13b에 있다. 마이크로셀들의 100%가 시뮬레이션들에서 시동된다. D2를 통해 흐르는 전류는 도 13a에 도시되어 있다. 시뮬레이션은 155 mA의 DC 정지 전류가 D2를 통해 흐르는 것을 보여준다. D2 및 R2를 통해 흐르는 DC 정지 전류의 결과로서, 도 13b에서 알 수 있는 바와 같이 대략 -7.74 V의 전압 오프셋이 고속 출력에서 생성된다. D1이 시동될 때 SiPM의 출력은 D2의 캐소드를 더욱 음의 상태가 되게 하도록 시도하여, D2에 걸쳐 있는 바이어스 및 D2를 통한 전류를 감소시켜 고속 출력 단자(310) 상에 양의 진행 펄스를 생성한다.
보호 다이오드는 대기 조건에서 많은 전력(Vbias-7.74V * 0.155A ≒ 5W)을 소산시킬 수 있고 매우 빠르게 흩어질 것으로 예상된다. 이러한 문제에 대한 해결책은 ESD 보호 다이오드(410)의 항복 전압을 SiPM에 대해 사용되고 있는 바이어스 전압보다 높게, 즉 도시된 시뮬레이션에 대해 40 V보다 높게 증가시키는 것이다. 그러나, 이것의 단점은 ESD 다이오드 제조를 위한 공정이 마이크로셀들 내의 다이오드들의 공정과 상이할 필요가 있다는 것이다. 50 V의 항복 전압 및 100%의 마이크로셀들 시동으로 ESD 보호 다이오드를 사용하는 음의 바이어스 구성에서 고속 출력의 도 13c에서의 시뮬레이션 결과들은 이 경우에 고속 출력이 D2의 추가에 의해 영향을 받지 않는다는 것을 보여준다.
대안적인 접근은 도 14에 도시된 바와 같이, 저항기(R3)를 D2(D2는 SiPM 마이크로셀들과 동일한 항복 전압을 가짐)와 직렬로 배치하는 것이다. 저항기(R3)의 값이 수백의 킬로옴이면, 이것은 어떠한 애벌란시 이벤트들도 켄칭하고 DC 바이어스 전류를 감소시키는 것을 돕는다. D2를 통한 전류의 시뮬레이션은, 모든 마이크로셀들이 시동될 때 시뮬레이션에 대해 저항기 없이도 정지 전류가 0.155 A로부터 19.4 uA로 상당히 감소됨을 보여준다. 이러한 전류는 대략 (Vbias-Vbr)/500kohm = (40 V - 30 V)/500 kohm = 20 uA이다. 고속 출력은 이제 ESD 보호 다이오드(D2)의 포함에 의해 사실상 영향을 받지 않는다. 그러나, -1 ㎷(20 uA * 50 옴 = 1 ㎷)의 50 옴 부하에 걸쳐 작은 음의 DC 오프셋 전압이 있다. 오프셋은 외부 커패시터를 부하와 일렬로 배치함으로써 제거될 수 있다.
도 12의 음의 바이어스 구성을 참조하여 상세히 설명되는 바와 같이, ESD 보호 다이오드는 ESD 마이크로셀들이 검출기 마이크로셀들과 동일한 항복 성능을 갖는 경우에 검출기 고속 출력의 성능에 대한 왜곡들을 초래하는 검출기 자체를 형성하는 마이크로셀들과 동일한 전압이 ESD 보호 다이오드에 걸쳐 인가되게 한다. 이러한 원하지 않는 거동을 회피하기 위해, ESD 보호 다이오드(410)는 수정될 수 있다. 그것의 활성 영역(710)은 도 16에 예시된 바와 같이 고유 평면 항복이 시작하는 전압을 증가시키는 효과를 갖는 광 검출기 다이오드(155)의 활성 영역(720)과 비교하여 감소될 수 있다. 활성 영역(710)은 광 검출기 다이오드(155) 자체의 최대 동작 전압보다 높게 ESD 보호 다이오드(410)를 리프트하도록 충분히 감소된다. 추가로, 층을 한정하는 접합부(730)는 ESD 보호 다이오드(410)가 민감한 실리콘 대 이산화실리콘 계면에서 비-분산된 (즉, 국부적인) 에지 항복을 나타내기 시작하는 전압을 증가시키기 위해 그것의 곡률을 향상시키도록 수정된다. 이것은 ESD 보호 다이오드(410)에 대한 동작 윈도우를 개방하는데, 여기서 ESD 보호 다이오드는 그를 통해 ESD 이벤트가 정상 동작에서 검출기에 영향을 주지 않고 소산되는 것을 허용할 수 있다. 도 16은 광 검출기 다이오드(155) 및 ESD 보호 다이오드(410)의 예시적인 동작 전압 범위의 예시를 제공한다. 이러한 배열체는 심지어 음의 바이어싱 방식이 ESD 보호 다이오드의 추가에도 불구하고 영향을 받지 않은 상태로 유지되는 것을 허용한다. 도 17이 표준 광 검출기 다이오드(155)의 레이아웃을 예시하는 한편, 도 18은 예시적인 ESD 보호 다이오드(410)의 레이아웃을 예시한다. ESD 보호 다이오드의 활성 영역(710)은 ESD 이벤트가 접지에 효율적으로 소산되는 것을 보장하기 위해 균일하게 분포된 복수의 접촉부들/비아들(750)을 갖는다.
당업자는 실리콘 광전자 증배관이 종래의 반도체 프로세싱 기술들을 사용하여 기판 상에 제조될 수 있고, 예를 들어 침착, 주입, 확산, 패턴화, 도핑, 및 에칭을 포함할 수 있지만 이에 한정되지 않을 수 있다는 것이 이해될 것이다. 전도성 재료, 절연 재료 및 반도체의 도핑된 영역들의 패턴화된 층들이 마이크로셀들의 구조를 형성한다. 제조 방법은 상호접속된 감광성 마이크로셀들의 어레이를 제공하는 단계를 포함할 수 있고, 여기서 어레이는 적어도, 제1 기하학적 형상의 제1 접합 영역을 갖는 제1 유형의 마이크로셀; 및 제2 기하학적 형상의 제2 접합 영역을 갖는 제2 유형의 마이크로셀을 포함한다. 적어도 하나의 ESD 보호 요소는 그것이 광을 수광하지 않도록 위치될 수 있다. 예를 들어, 적어도 하나의 ESD 보호 요소는 불투명 재료 또는 불투명 코팅에 의해 커버될 수 있다. 다른 예에서, 적어도 하나의 ESD 보호 요소는 금속 재료에 의해 커버된다. 예시적인 실시예에서, 적어도 하나의 ESD 보호 요소는 본드 패드 아래에 위치된다.
광 검출기 다이오드의 항복 전압은 ESD 다이오드와 연관된 항복 전압과 실질적으로 동일할 수 있다는 것이 이해될 것이다. 대안적으로, ESD 보호 다이오드의 항복 전압은 광 검출기 다이오드들의 항복 전압보다 낮도록 구성된다. 다른 배열체에서, ESD 보호 다이오드의 항복 전압은 광 검출기 다이오드들의 항복 전압보다 높도록 구성된다.
도 18에 예시된 바와 같이, ESD 보호 다이오드의 활성 영역은 광 검출기 다이오드들(155)의 활성 영역보다 작다. 적어도 하나의 ESD 보호 다이오드가 도 18에 예시된 바와 같은 제1 유형의 것인 한편, 광 검출기 다이오드들(155)은 도 17에 예시된 바와 같은 제2 유형의 것이다. 제1 유형은 제1 크기의 활성 영역을 갖고; 제2 유형은 제2 크기의 활성 영역을 갖는다. 제1 크기는 제2 크기보다 작을 수 있다. ESD 보호 다이오드(410)의 항복 전압은 10 볼트 내지 150 볼트의 범위에 있을 수 있다. 대안적으로, ESD 보호 다이오드(410)의 항복 전압은 20 볼트 내지 70 볼트의 범위에 있다. 다른 배열체에서, ESD 보호 다이오드의 항복 전압은 24 볼트 내지 40 볼트의 범위에 있다. ESD 보호 다이오드(410)의 활성 영역의 도핑 프로파일은, ESD 보호 다이오드(410)의 항복 전압이 광 검출기 다이오드의 항복 전압보다 높도록 광 검출기 다이오드(155)의 활성 영역의 도핑 프로파일과 상이할 수 있다. 대안적으로, ESD 보호 다이오드(410)의 활성 영역의 도핑 프로파일은, ESD 보호 다이오드의 항복 전압이 광 검출기 다이오드의 항복 전압보다 낮도록 광 검출기 다이오드(155)의 활성 영역의 도핑 프로파일과 상이하다.
ESD 보호 다이오드(410)는 이상적으로 출력 패드/단자에 가능한 가깝게 위치된다. 예를 들어, 그것은 출력 패드에 또는 출력 패드 아래에 위치될 수 있다. 대안적으로, 그것은 출력 패드와 감광성 SiPM 마이크로셀들 사이에 위치될 수 있다. 일례에서, 그것은 감광성 SiPM 마이크로셀들보다 출력 패드에 더 가깝게 위치될 수 있다. 다른 예에서, (출력 패드가 TSV들에 의해 상부 활성면 및 하부면 금속배선(metallization)에 접속된 기판의 밑면 상에 위치되는) 실리콘 관통 비아(through silicon via, TSV) 유형 디바이스의 경우, TSV들 중 하나 이상의 TSV에 가까운 활성 상부면 상에의 그리고 TSV와 감광성 SiPM 마이크로셀들 사이에. 마이크로셀 크기 및 SiPM 크기 및 유형에 따라, 출력 패드는 활성 감광성 SIPM 마이크로셀들로부터 대략 10 내지 50 마이크로미터의 거리에 위치될 수 있다. ESD 보호부는 활성 마이크로셀보다는 ESD 보호 다이오드에 의해 전하가 소산되는 것을 보장하도록 시도하기 위해 이러한 최소 거리보다 출력 패드에 더 가까워야 한다.
본 발명의 범주로부터 벗어나지 않고 전술된 실시예들에 대해 다양한 수정들이 이루어질 수 있음이 당업자에 의해 이해될 것이다. 이러한 방식으로, 본 교시내용은 첨부된 청구범위의 관점에서 필요한 것으로 간주될 때에만 제한되어야 한다는 것이 이해될 것이다. 용어 반도체 광전자 증배관은 실리콘 광전자 증배관[SiPM], 마이크로픽셀 광자 카운터[MicroPixel Photon Counter, MPPC], 마이크로픽셀 애벌란시 포토다이오드[MicroPixel Avalanche Photodiode, MAPD]와 같은 그러나 이에 제한되지 않는 임의의 고체 상태 광전자 증배관 디바이스를 커버하려는 것으로 의도된다. 용어 단자는 디바이스의 외부로 접속하기 위한 전기적 접속부를 커버하려는 것으로 의도된다. 예를 들어, 애노드 단자, 캐소드 단자, 고속 출력 단자는 SiPM 디바이스의 외부로 접속하기 위해 사용된다.
유사하게, 본 명세서에서 사용될 때 단어들 "포함하다/포함하는"은 언급된 특징들, 완전체들, 단계들 또는 컴포넌트들의 존재를 명시하는 데 사용되지만, 하나 이상의 추가의 특징들, 완전체들, 단계들, 컴포넌트들 또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (39)

  1. 반도체 광전자 증배관(photomultiplier)(100)으로서,
    적어도 하나의 단자(310)를 갖는 기판(150) 상의 하나 이상의 마이크로셀들(125); 및
    상기 적어도 하나의 단자(310)에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소(410)를 포함하는, 반도체 광전자 증배관(100).
  2. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)는 감광성이 아닌, 반도체 광전자 증배관(100).
  3. 제2항에 있어서, 상기 마이크로셀들(125) 중 적어도 하나는 감광성인, 반도체 광전자 증배관(100).
  4. 제2항에 있어서, 상기 마이크로셀들(125) 중 다수는 감광성인, 반도체 광전자 증배관(100).
  5. 제2항에 있어서, 상기 마이크로셀들(100) 중 적어도 일부는 더미 마이크로셀들(403A/403B)인, 반도체 광전자 증배관(100).
  6. 제2항에 있어서, 상기 마이크로셀들(100) 중 다수는 더미 마이크로셀들(403A/403B)인, 반도체 광전자 증배관(100).
  7. 제2항에 있어서, 상기 마이크로셀들(125) 중 소수는 감광성인, 반도체 광전자 증배관(100).
  8. 제2항에 있어서, 상기 마이크로셀들(125)은 둘 이상의 별개의 어레이들(425A/425B)로 배열되고, 각각의 어레이는 독립적인 단자(312A/312B)를 갖는, 반도체 광전자 증배관(100).
  9. 제8항에 있어서, 각각의 단자(312A/312B)는 대응하는 ESD 보호 요소(410)에 동작가능하게 결합되는, 반도체 광전자 증배관(100).
  10. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)의 각각은 그것이 광을 수광하지 않도록 위치되는, 반도체 광전자 증배관(100).
  11. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)는 불투명 재료 또는 불투명 코팅에 의해 커버되는, 반도체 광전자 증배관(100).
  12. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)는 금속 재료에 의해 커버되는, 반도체 광전자 증배관(100).
  13. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)는 본드 패드(658) 아래에 위치되는, 반도체 광전자 증배관(100).
  14. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)는 ESD 보호 다이오드인, 반도체 광전자 증배관(100).
  15. 제1항에 있어서, 상기 적어도 하나의 ESD 보호 요소(410)는 용량성 부하에 결합되는, 반도체 광전자 증배관(100).
  16. 제1항에 있어서, 둘 이상의 ESD 보호 요소들(410)이 제공되는, 반도체 광전자 증배관(100).
  17. 제14항에 있어서, 상기 마이크로셀들(125) 중 적어도 일부는 광 검출기 다이오드(155)를 포함하는, 반도체 광전자 증배관(100).
  18. 제17항에 있어서, 상기 광 검출기 다이오드(155)의 항복 전압은 상기 ESD 보호 다이오드와 연관된 항복 전압과 실질적으로 동일한, 반도체 광전자 증배관(100).
  19. 제17항에 있어서, 상기 ESD 보호 다이오드의 항복 전압은 상기 광 검출기 다이오드(155)의 항복 전압보다 낮도록 구성되는, 반도체 광전자 증배관(100).
  20. 제17항에 있어서, 상기 ESD 보호 다이오드의 항복 전압은 상기 광 검출기 다이오드(155)의 항복 전압보다 높도록 구성되는, 반도체 광전자 증배관(100).
  21. 제17항에 있어서, 상기 ESD 보호 다이오드의 활성 영역은 상기 광 검출기 다이오드(155)의 활성 영역보다 작은, 반도체 광전자 증배관(100).
  22. 제17항에 있어서, 상기 ESD 보호 다이오드는 애벌란시 다이오드인, 반도체 광전자 증배관(100).
  23. 제22항에 있어서, 상기 ESD 보호 다이오드는 저항기에 직렬로 동작가능하게 결합되는, 반도체 광전자 증배관(100).
  24. 제17항에 있어서, 상기 ESD 보호 다이오드는 순방향 바이어싱되는, 반도체 광전자 증배관(100).
  25. 제17항에 있어서, 상기 ESD 보호 다이오드는 역방향 바이어싱되는, 반도체 광전자 증배관(100).
  26. 제17항에 있어서, 상기 ESD 보호 다이오드의 항복 전압은 10 볼트 내지 150 볼트의 범위에 있는, 반도체 광전자 증배관(100).
  27. 제17항에 있어서, 상기 ESD 보호 다이오드의 항복 전압은 20 볼트 내지 70 볼트의 범위에 있는, 반도체 광전자 증배관(100).
  28. 제17항에 있어서, 상기 ESD 보호 다이오드의 항복 전압은 24 볼트 내지 40 볼트의 범위에 있는, 반도체 광전자 증배관(100).
  29. 제17항에 있어서, 상기 ESD 보호 다이오드 및 상기 광 검출기 다이오드(155)는 동일한 유형의 것인, 반도체 광전자 증배관(100).
  30. 제17항에 있어서, 상기 ESD 보호 다이오드가 제1 유형의 것인 한편, 상기 광 검출기 다이오드(155)는 제2 유형의 것인, 반도체 광전자 증배관(100).
  31. 제30항에 있어서, 상기 제1 유형은 제1 크기의 활성 영역을 갖고, 상기 제2 유형은 제2 크기의 활성 영역을 갖는, 반도체 광전자 증배관(100).
  32. 제31항에 있어서, 상기 제1 크기는 상기 제2 크기보다 작은, 반도체 광전자 증배관(100).
  33. 제32항에 있어서, 상기 제1 크기는 상기 ESD 보호 다이오드의 항복 전압이 각각의 마이크로셀(125)의 최대 동작 전압보다 높도록 하는 영역을 갖는, 반도체 광전자 증배관(100).
  34. 제32항에 있어서, 상기 제1 크기는 상기 ESD 보호 다이오드의 항복 전압이 각각의 마이크로셀(125)의 최대 동작 전압보다 낮도록 하는 영역을 갖는, 반도체 광전자 증배관(100).
  35. 제30항에 있어서, 상기 ESD 보호 다이오드의 활성 영역의 도핑 프로파일은, 상기 ESD 보호 다이오드의 항복 전압이 상기 광 검출기 다이오드(155)의 항복 전압보다 높도록 상기 광 검출기 다이오드(155)의 활성 영역의 도핑 프로파일과 상이한, 반도체 광전자 증배관(100).
  36. 제30항에 있어서, 상기 ESD 보호 다이오드의 활성 영역의 도핑 프로파일은, 상기 ESD 보호 다이오드의 항복 전압이 상기 광 검출기 다이오드(155)의 항복 전압보다 낮도록 상기 광 검출기 다이오드(155)의 활성 영역의 도핑 프로파일과 상이한, 반도체 광전자 증배관(100).
  37. 제33항에 있어서, 상기 ESD 보호 다이오드는 상기 광 검출기 다이오드(155)의 접합부와 비교하여 향상된 곡률을 한정하는 접합부를 갖는, 반도체 광전자 증배관(100).
  38. 반도체 기판(150)으로서,
    적어도 하나의 단자(310)를 갖는 하나 이상의 마이크로셀들(125); 및
    상기 적어도 하나의 단자(310)에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소(410)를 포함하는, 반도체 기판(150).
  39. 반도체 광전자 증배관(100)을 제조하는 방법으로서,
    적어도 하나의 단자(310)를 갖는 기판(150) 상에 하나 이상의 마이크로셀들(125)을 제공하는 단계; 및
    상기 적어도 하나의 단자(310)에 동작가능하게 결합된 적어도 하나의 ESD 보호 요소(410)를 제공하는 단계를 포함하는, 방법.
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