JP7080238B2 - 光検出器アレイのデジタルフロントエンドとのハイブリッド統合 - Google Patents
光検出器アレイのデジタルフロントエンドとのハイブリッド統合 Download PDFInfo
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関連出願の相互参照
［0001］ 本出願は、２０１６年１２月１９日に出願された、米国特許出願第１５／３８３，１１２号からの優先権の利益を主張し、その内容が参照により本明細書に組み込まれる。
［0001］ 本出願は、２０１６年１２月１９日に出願された、米国特許出願第１５／３８３，１１２号からの優先権の利益を主張し、その内容が参照により本明細書に組み込まれる。
［0002］ 本明細書で別段の指示がない限り、本セクションで説明する事柄は本出願におけるクレームに対する従来技術ではなく、本セクションへの包含によって従来技術であると認めるものではない。
［0003］ 複数の光検出器が多素子（例えば、Ｘ×Ｙ）アレイに配置され得、それには走査アレイまたは焦点面アレイ（ＦＰＡ）を含み得る。かかるアレイは、紫外線、可視、および赤外線波長範囲内、または他の波長における光を検出するように構成され得る。
［0004］ 本開示は、一般に、光検出器のアレイを含む光受信器システムに関する。光検出器は、単一光子アバランシェ検出器（ＳＰＡＤ：ｓｉｎｇｌｅ ｐｈｏｔｏｎ ａｖａｌａｎｃｈｅ ｐｈｏｔｏｄｅｔｅｃｔｏｒ）を含み得る。光検出器のアレイの各ＳＰＡＤは、デジタル読出し回路のそれぞれのチャネルに容量結合される。かかるシナリオでは、ＳＰＡＤ検出器のアレイはデジタル読出しに直接接続され得、それは、光受信器システムの信号対雑音比、応答時間、および他の性能測定基準を改善し得る。
［0005］ 第１の態様では、システムが提供される。本システムは、複数の光検出器およびバイアス回路を有する第１の基板を含む。バイアス回路は、複数の光検出器の各光検出器に電気的に結合される。バイアス回路は、バイアス電圧を各光検出器に供給するように構成される。本システムは、複数のコンデンサも含む。複数のコンデンサの各コンデンサは、複数の光検出器のそれぞれの光検出器に電気的に結合される。本システムは、複数のチャネルを有する読出し回路を含む第２の基板も含む。複数のチャネルの各チャネルは、それぞれの光検出器にそれぞれのコンデンサを通して容量結合される。
［0006］ 第２の態様では、製造方法が提供される。本方法は第１の基板を提供することを含む。第１の基板は、複数の光検出器およびバイアス回路を含む。バイアス回路は、複数の光検出器の各光検出器に電気的に結合される。バイアス回路は、バイアス電圧を各光検出器に供給するように構成される。本方法は、複数のチャネルを有する読出し回路を含む第２の基板を提供することも含む。本方法は追加として、第１の基板および第２の基板を、複数のコンデンサを形成するように結合することを含む。複数のコンデンサの各コンデンサは、複数の光検出器のそれぞれの光検出器および複数のチャネルのそれぞれのチャネルに結合される。
［0007］ 他の態様、実施形態、および実施態様は、適切な場合には添付の図面を参照して、以下の詳細な説明を読むことにより、当業者には明らかになるであろう。
［0021］ 方法、装置、およびシステムの例が本明細書で説明される。用語「例」および「例示的」は本明細書では、「例、事例、または例示として役立つこと」を意味するために使用されることを理解すべきである。本明細書で「例」もしくは「例示的」であるとして説明される任意の実施形態または特徴は必ずしも、他の実施形態もしくは特徴よりも好ましいか、または好都合であるとは見なされない。本明細書で提示する主題の範囲から逸脱することなく、他の実施形態が利用でき、他の変更を行うことができる。
［0022］ 従って、本明細書で説明する実施形態例は制限することを意図していない。本明細書で一般的に説明されて、図面で例示される、本開示の態様は、多種多様な異なる構成で、配列、置換、結合、分離、および設計でき、その全てが本明細書で企図される。
［0023］ さらに、文脈で別段の示唆がない限り、図の各々で例示される特徴は、相互に組み合わせて使用され得る。従って、例示されている特徴の全てが必ずしも各実施形態に対するものではないことを理解して、図は一般に、１つ以上の全体的な実施形態の構成要素態様と見なされるべきである。
Ｉ．概要
［0024］ 従来型の単一光子アバランシェ検出器（ＳＰＡＤ）は、７０ボルト以上に逆バイアスされ得る。かかる高電圧は、従来型のＣＭＯＳプロセスが耐え得るより高い電場強度を生じ得る。そのため、従来型のＳＰＡＤ装置からの光信号（ｐｈｏｔｏ ｓｉｇｎａｌ）は初めに、アナログ読出し集積回路（ＲＯＩＣ：ｒｅａｄｏｕｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を使用して、アナログ信号に変換され得る。
［0024］ 従来型の単一光子アバランシェ検出器（ＳＰＡＤ）は、７０ボルト以上に逆バイアスされ得る。かかる高電圧は、従来型のＣＭＯＳプロセスが耐え得るより高い電場強度を生じ得る。そのため、従来型のＳＰＡＤ装置からの光信号（ｐｈｏｔｏ ｓｉｇｎａｌ）は初めに、アナログ読出し集積回路（ＲＯＩＣ：ｒｅａｄｏｕｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を使用して、アナログ信号に変換され得る。
［0025］ 実施形態例では、光受信器システムは、ＣＭＯＳプロセスに基づいてデジタル読出し回路（例えば、デジタルＲＯＩＣ）に容量結合（例えば、ＡＣ結合）されるＳＰＡＤのアレイを含み得る。かかる配置は、それぞれの光信号をデジタル形式で直接読み出す方法を提供し得る。そのため、かかるＳＰＡＤアレイおよびデジタル読出し回路を含む光受信器システムは、従来型の技術に比べて、より良い信号対雑音および時間応答を提供し得る。
［0026］ 具体的には、各ＳＰＡＤ装置は、それぞれのコンデンサに結合され得る。各それぞれのコンデンサは、ＣＭＯＳトランジスタのゲート端子に直接結合され得る。いくつかの実施形態では、コンデンサは、標準的なＣＭＯＳプロセスで蒸着され得る１つ以上の金属層を含み得る。追加または代替として、コンデンサは、ＳＰＡＤアレイとＣＭＯＳ ＲＯＩＣとの間を連結する空隙または近接によって形成され得る。コンデンサは、半導体表面上で直接発生した金属間誘電体または酸化層を利用し得る。
［0027］ かかるシナリオでは、７０Ｖまでのクエンチング電圧パルスが５ボルト以下（ＲＯＩＣで受信されるとき）の出力電圧パルスに低下され得る。いくつかの実施形態では、ＲＯＩＣを通して受信された電圧は、それぞれの結合コンデンサの静電容量に基づいて調整可能であり得る。クエンチング電圧パルス値は、２０Ｖ～１００Ｖの間の範囲を含むが、それに制限されず、様々な電圧を含み得ることが理解されよう。
［0028］ いくつかの実施形態例では、ＳＰＡＤアレイおよびＣＭＯＳ回路は、シリコンオンインシュレータ（ＳＯＩ）ウェーハ上に配置され得る。しかし、他の基板材料が可能である。その上、ＳＰＡＤアレイは、ＣＭＯＳ回路を含むウェーハ上にバンプボンディングまたは融着でハイブリッド化され得る。他のハイブリッド化製造技術が可能であり企図される。
ＩＩ．システム例
［0029］ 図１は、実施形態例に従った、システム１００を例示する。いくつかの実施形態では、システム１００は、光検知測距（ＬＩＤＡＲ）システムの光受信器部分を表し得る。すなわち、システム１００は、ＬＩＤＡＲシステムの照明器部分（例えば、レーザー）から放出された光パルスを受信するように構成され得る。
［0029］ 図１は、実施形態例に従った、システム１００を例示する。いくつかの実施形態では、システム１００は、光検知測距（ＬＩＤＡＲ）システムの光受信器部分を表し得る。すなわち、システム１００は、ＬＩＤＡＲシステムの照明器部分（例えば、レーザー）から放出された光パルスを受信するように構成され得る。
［0030］ システム１００は、第１の基板１１０および第２の基板１５０を含む。第１の基板１１０は複数の光検出器１１２を含む。光検出器１１２は、長方形配列または線形配列で配置され得るが、光検出器１１２の他の配列が企図される。実施形態例では、光検出器１１２は、複数の単一光子アバランシェフォトダイオード（ＳＰＡＤ）を含み得る。
［0031］ ＳＰＡＤは、ｐｎ接合に基づく半導体デバイスを含み得る。いくつかの実施形態では、ＳＰＡＤは、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）から形成され得、８００～９０５ｎｍの範囲内、または１５５０ナノメートルもしくは約１５５０ナノメートルの波長を有する光に反応し得る。すなわち、ＳＰＡＤは、８００～９０５ｎｍまたは１５５０ｎｍまでの波長を有する光子をもつ照明に応答して電荷キャリアを生成し得る。
［0032］ いくつかの動作条件下で、ＳＰＡＤは、ｐｎ接合の降伏電圧を上回る電圧で逆バイアスされ得る。５０ボルトより大きい逆バイアス下で、電場は約３×１０５Ｖ／ｃｍより大きい可能性がある。かかる電場下で、ｐｎ接合の空乏層に注入された電荷キャリア（例えば、光子吸収事象の結果として）は、自続アバランシェ電流プロセス（ｓｅｌｆ－ｓｕｓｔａｉｎｉｎｇ ａｖａｌａｎｃｈｅ ｃｕｒｒｅｎｔ ｐｒｏｃｅｓｓ）をトリガーし得る。かかるシナリオでは、電流は、１ナノ秒未満の立ち上がり時間中に増大し得る。従って、ＳＰＡＤの波形は、急な電流または電圧パルスを含み得る。パルスの前縁は、吸収された光子の到着時間を（２０ピコ秒以内のジッターで）表し得る。バイアス電圧をｐｎ接合の降伏電圧まで、または降伏電圧を下回るまで下げることによってアバランシェプロセスが「クエンチ」されるまで、電流はＳＰＡＤ内を流れ続ける。その結果、低い電場はアバランシェ電流プロセスをもう維持することができない。別の光子を検出できるようにするために、バイアス電圧がｐｎ接合の降伏電圧より高く上げられる。
［0033］ 第１の基板１１０はバイアス回路１１４も含み、それは、ＳＰＡＤの降伏電圧よりも大きいバイアス電圧を供給し、バイアス電圧を降伏電圧より低く下げることによってアバランシェプロセスをクエンチするように構成され得る。言い換えれば、バイアス回路１１４は、光検出器１１２のためのクエンチング回路として機能し得る。バイアス回路１１４は、複数の光検出器１１２の各光検出器に電気的に結合される。バイアス回路１１４は、光検出器１１２の各々にバイアス電圧を供給するように構成され得る。例えば、光検出器１１２がＳＰＡＤである事例では、バイアス回路１１４は、約７０ボルトの逆バイアス電圧を供給するように構成され得る。他のバイアス電圧が企図される。
［0034］ バイアス回路１１４は受動クエンチング回路であり得る。すなわち、バイアス回路１１４はＳＰＡＤと直列に抵抗を含み得る。かかるシナリオでは、アバランシェ電流プロセスは、１００ｋΩ以上であり得る、抵抗を通した電圧降下を生じるので、「自己クエンチ」する。アバランシェ電流のクエンチ後、ＳＰＡＤバイアスはｐｎ接合の降伏電圧を上回るまで上昇して戻り得、光子を検出するために装置を効果的に「リセット」する。
［0035］ 追加または代替として、バイアス回路１１４は能動クエンチング回路であり得る。実施形態例では、能動クエンチング回路の比較器部分が、抵抗を通したアバランシェ電流パルスの開始（ｏｎｓｅｔ）を検出し得、それに応答して、光子の到着時間と同期して、デジタル出力パルスを供給し得る。デジタル出力パルスに応答して、能動クエンチング回路のバイアス部分が次いで、バイアス電圧をｐｎ接合の降伏電圧より低く下げ、すぐにバイアス電圧を降伏電圧より高くリセットし得る。かかる能動クエンチング回路は、ＳＰＡＤ装置を、受動クエンチング回路よりも迅速にリセットし得る。
［0036］ システム１００は、複数のコンデンサ１２０を含む。複数のコンデンサ１２０の各コンデンサは、複数の光検出器１１２のそれぞれの光検出器に電気的に結合される。いくつかの実施形態では、複数のコンデンサ１２０は、個別のコンデンサ装置（例えば、セラミックコンデンサ、フィルムまたは紙コンデンサなど）を表し得る。例えば、複数のコンデンサ１２０の少なくとも１つは、タンタルまたはアルミニウムコンデンサであり得る。しかし、複数のコンデンサ１２０は、追加または代替として、誘電材料（例えば、平板コンデンサまたは２つの金属配線間の分離）によって分離された２つの導体間の空隙、間隙を含み得る。すなわち、電位差（例えば、電圧）が誘電材料にわたって供給される場合、複数のコンデンサ１２０は、電気エネルギーを電場内に貯蔵するように構成され得る。実施形態は本明細書で固定値コンデンサを記述するが、可変コンデンサ装置が可能であり企図される。例えば、可変コンデンサ装置の静電容量は、立ち上がり時間、リセット時間、ピーク電圧、および／またはバイアス電圧値に基づいて調整され得る。
［0037］ システム１００は、第２の基板１５０も含む。いくつかの実施形態では、第２の基板１５０は、シリコンオンインシュレータ（ＳＯＩ）材料（例えば、ＳＯＩウェーハ）を含み得る。追加または代替として、第２の基板１５０は、ケイ素、ガリウム砒素、および／または他の半導体材料を含み得る。第２の基板１５０は、複数のチャネル１５４を有する読出し回路１５２を含む。複数のチャネル１５４の各チャネルは、複数の光検出器１１２のそれぞれの光検出器に複数のコンデンサ１２０のそれぞれのコンデンサを通して容量結合される。本明細書で説明するように、複数のコンデンサ１２０は、光検出器１１２と読出し回路１５２との間に「ＤＣブロック」を提供するように構成され得る。すなわち、光検出器１１２は７０ボルトでバイアスされ得るが、読出し回路１５２のチャネル１５４に対する入力電圧波形のＤＣオフセットは実質的にゼロであり得る。
［0038］ 実施形態例では、読出し回路１５２は、相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセスに従って製造されたデジタル読出し集積回路（ＲＯＩＣ）を含み得る。例えば、ＣＭＯＳ製造プロセスは、サイズが３２ナノメートル未満の設計特徴（例えば、最小特徴サイズ）を含み得る。いくつかの実施形態では、設計特徴はＣＭＯＳトランジスタチャネルの長さ（例えば、トランジスタのドレインとソースとの間の距離）を含み得る。
［0039］ いくつかの実施形態では、複数のチャネル１５４の各チャネルは、それぞれのＣＭＯＳトランジスタを含む。かかるシナリオでは、複数のコンデンサ１２０の各コンデンサは、それぞれのＣＭＯＳトランジスタの入力ゲート端子に電気的に結合される。追加または代替として、複数のコンデンサ１２０の各コンデンサは、インバータまたは別のタイプの論理デバイスなど、ＣＭＯＳ論理ゲートの入力に電気的に結合され得る。
［0040］ 実施形態例では、複数のコンデンサ１２０の各コンデンサのそれぞれの静電容量値は、少なくともバイアス電圧およびそれぞれの入力ゲート端子における所望の入力電圧に基づいて選択され得る。例えば、所望の入力電圧は５．５ボルト未満であり得る。所望の入力電圧は、読出し回路１５２のＣＭＯＳトランジスタまたは他の回路によって耐えることができる最大電場強度に基づき得る。
［0041］ いくつかの実施形態では、複数のコンデンサ１２０は、第１の基板１１０上に配置される。すなわち、複数のコンデンサ１２０は、第１の基板１１０の一部として位置付けられ、かつ／または製造され得る。追加または代替として、複数のコンデンサ１２０の少なくとも一部は、第２の基板１５０上に配置され得る。例えば、複数のコンデンサ１２０は、第２の基板１５０上に配置された少なくとも２つの金属層の間の間隙または領域によって形成され得る。
［0042］ さらなる実施形態では、複数のコンデンサ１２０は、第１の基板と第２の基板との間の空隙を含み得る。追加または代替として、複数のコンデンサ１２０は、適切な誘電率ｋをもつ誘電体層を含み得る。すなわち、空隙および／または誘電体層は、光検出器１１２と読出し回路１５２との間にＤＣブロックを提供するために十分な静電容量値を提供し得る。
［0043］ いくつかの実施形態では、第１の基板１１０および第２の基板１５０は、物理的に結合される。例えば、第１の基板１１０および第２の基板１５０は、融着プロセスまたはバンプボンディングプロセスで結合され得る。２つの基板を物理的に結合するために構成された他の製造技術またはプロセスが企図される。
［0044］ 図２Ａ～図２Ｅは、図１を参照して例示および説明された、システム１００に類似しているか、または同一であり得る、システム２００の様々な部分、およびシステム２００に対する構成を例示する。例えば、図２Ａは、実施形態例に従った、システム２００の一部を例示する。図２Ａは、図１を参照して例示および説明されたシステム１００の第１の基板に類似しているか、または同一である、システム２００の一部を例示し得る。すなわち、システム２００は、基板２１０および複数の検出素子２２０を含む。システム２００はバイアス回路２４０、バイアスボンドワイヤー２２２、信号パッド２４６、および導電性プラグ２４７を含む。
［0045］ 基板２１０は、ケイ素またはガリウム砒素などの、半導体材料を含み得る。いくつかの実施形態では、基板２１０は、ＩｎＰ基板上で発生したＩｎＧａＡｓを含み得る。他の基板材料が可能であることが理解されよう。追加または代替として、基板２１０は、プリント基板（ＰＣＢ）または別の基板材料を含み得る。いくつかの実施形態では、基板２１０は、可撓性基板であり得る。
［0046］ 検出素子２２０は、所望のスペクトル範囲内および／または１つ以上の波長において、光を検出するように構成される。実施形態例では、検出素子２２０は、１５５０ｎｍにおける光を検出するように構成され得るが、他の波長および／またはスペクトル範囲が可能である。実施形態例では、検出素子２２０の少なくとも１つはアバランシェフォトダイオード（ＡＰＤ）または単一光子アバランシェダイオード（ＳＰＡＤ）であろう。追加または代替として、いくつかの実施形態は、ＳＰＡＤ検出器のアレイを含み得、その各々は並列に接続され得る。ＳＰＡＤ検出器のかかる配置は、シリコン光電子増倍管（ＳｉＰＭ）を含み得る。例えば、検出素子２２０はおよそ１５５０ｎｍの波長において光を検出するように構成されたＩｎＧａＡｓ ＡＰＤを含み得る。他のタイプの光検出器が可能であり、本明細書で企図される。
［0047］ 複数の検出素子２２０の各検出素子は、それぞれの取付台２２４にダイボンドされ得る。取付台２２４は、基板２１０にダイボンドされ得る。信号ボンドワイヤー２４８が、それぞれの取付台２２４からそれぞれの信号パッド２４６へ接続され得る。実施形態例では、バイアスボンドワイヤー２２２および信号ボンドワイヤー２４８は、ワイヤーループ領域（例えば、断面誘導性ループ領域）が同様または同一になるように配置され得る。かかる配置は、ワイヤーボンドに起因して何らかの寄生容量もしくは誘導結合を除外または削減し得る。
［0048］ 実施形態例では、バイアス回路２４０は電圧電源に適した回路を含み得る。すなわち、バイアス回路２４０は、光検出素子２２０の降伏電圧よりも大きい（例えば、７０ボルト以上）逆バイアス電圧を供給し得る。
［0049］ 実施形態例では、複数の検出素子２２０は、単一列（例えば、線形アレイ）に配置された１６の検出素子を含み得る。例えば、複数の検出素子２２０の検出素子は、主軸２３０に沿って配置され得るか、または少なくとも主軸２３０と平行であり得る。それぞれの検出素子の他の配置が可能であることが理解されよう。例えば、検出素子は、主軸２３０と平行な２つの列に配置できる。図２Ａは１６の検出素子を例示しているが、もっと多いか、または少ない検出素子が企図される。
［0050］ 実施形態例では、各検出素子は実質的に、辺長が３５０ミクロンの正方形であり得る。さらに、検出器ピッチは主軸２３０に沿って４００ミクロンであり得る。すなわち、隣接する検出素子間の中心間距離は４００ミクロンであり得る。言い換えれば、検出器の辺長が３５０ミクロンと仮定すれば、主軸２３０に沿って配置される場合、検出素子はそれらの間に５０ミクロンを有し得る。検出素子サイズおよび検出器ピッチに対する他の値が可能であり、企図されることが理解されよう。例えば、さらに小さい検出素子（例えば、一辺が２００ミクロン）では、５０ミクロン未満の検出器ピッチが可能である。追加または代替として、いくつかの検出素子は、モノリシック検出器配置を含み得る。かかる配置は、検出器読出し回路の一部または全部に隣接して（例えば、同じ基板上に）配置された検出器材料（例えば、ケイ素）を含み得る。
［0051］ 図２Ａには例示されていないが、基板２１０の複数インスタンスを含むシステム２００の様々な配置が可能である。実施形態例では、配線工程（ＢＥＯＬ）処理中、基板２１０は、最も外側の検出素子の２５ミクロン内にダイスカットされ得る。かかる状況では、基板２１０のそれと同様の別の基板が基板２１０に隣接して配置されて、同一の検出器ピッチを異なる基板にわたって維持し得る。システム２００の他の配置が企図される。
［0052］ 図２Ａの横断面図に示すように、いくつかの実施形態では、システム２００は、少なくとも複数の検出素子２２０を覆っているエンキャプスレーション（ｅｎｃａｐｓｕｌａｔｉｏｎ）２５０を含み得る。エンキャプスレーション２５０は、エポキシまたはシリコーンを含み得る。いくつかの実施形態では、エンキャプスレーション２５０は、Ｓｉｌ－Ｐｏｘｙシリコーン接着剤、ＳｏｌＥｐｏｘｙ ＯＰ７２００、Ｎｉｔｔｏ ＮＴ－３２４Ｈ、Ｎｕｖａ－Ｓｉｌエポキシ樹脂、またはシリカを含み得る。様々な適用方法が企図されるが、実施形態例では、エンキャプスレーション２５０は、一段階または二段階トランスファーモールドプロセスを使用して提供され得る。一実施形態では、トランスファーモールドは、基板２１０上の基準マーク、または別のタイプの位置合わせ特徴もしくは目印で基板に合わせられ得る。
［0053］ エンキャプスレーション２５０は、複数の検出素子２２０の上に位置付けられ得るトレンチ部分２５４を含み得る。実施形態例では、トレンチ部分２５４は、６０度の側壁角で側壁を有し得る。いくつかの実施形態では、トレンチ部分２５４は、隣接するデバイスからの検出器分離の何らかの基準を提供し得る。例えば、いくつかの実施形態では、隣接する光検出素子間の光学的クロストークが－３０ｄＢより低く下げられ得る。実例として、トレンチ部分２５４は、幅が８００ミクロン（トレンチの開口部から測定して）であり得る。他のトレンチ特徴（例えば、深さ、幅、側壁角）が企図されることが理解されよう。具体的には、トレンチ特徴は、隣接する検出器間の光学的クロストークを低下させるための試みにおいて選択され得る。
［0054］ 実施形態例では、複数の検出素子２２０の各検出素子に近接したエンキャプスレーション２５０は、マイクロレンズ２５２を含み得る。実施形態例では、マイクロレンズ２５２は、半球形状を有し得るが、他の形状およびレンズタイプが可能であり企図される。例えば、マイクロレンズ２５２は、マイクロフレネルレンズから形成され得、それは、１組の同心の曲面内での屈折によって集光し得る。さらになお、マイクロレンズ２５２はバイナリオプティクスから形成され得る。かかるバイナリ光学レンズは段階的配置（ｓｔｅｐｐｅｄ ａｒｒａｎｇｅｍｅｎｔ）に類似し得る。さらに、半球状マイクロレンズ２５２は、検出器のサイズよりも大きい直径を有し得る。例えば、３５０ミクロンの辺長を有する矩形検出器では、半球状マイクロレンズ２５２は、４４０ミクロンの直径を有し得る。マイクロレンズ２５２の寸法および／または形状は、（例えば、所与の視野からの）入射光ビームに基づいて選択され得ることが理解されよう。例えば、マイクロレンズ２５２は、光学系の所定のＦ値、光検出素子サイズ、および／または光学系の他の特性に基づいて調整され得る。
［0055］ エンキャプスレーション２５０は、システム２００を擦り傷および他の損傷から保護し得、マイクロレンズ２５２によって、作用面積を拡大し得る。例えば、エンキャプスレーション２５０は、ワイヤーボンドに対する保護を提供し得、実質的に対象の波長内で光学的に透明であり得る。
［0056］ いくつかの実施形態では、マイクロレンズ２５２はエンキャプスレーション２５０の主表面２５１に関して凹所に置かれる。かかるシナリオでは、マイクロレンズ２５２は物理的な損傷に対してより良く保護され得る。
［0057］ いくつかの実施形態では、複数の検出素子２２０は、基板２１０の第１の表面（例えば、上面）に沿って配置され得、ボールグリッドアレイ２５６（ＢＧＡ）が、基板２１０の第２の、反対面に沿って配置され得る。他の可能性の中でもとりわけ、ボールグリッドアレイ２５６は、他の電気システム、デバイス、および／または要素への１つ以上の電気的相互接続を提供し得る。例えば、基板２１０の様々な要素は、ＢＧＡ２５６を通して電源および／または他の電子部品（例えば、読出し集積回路（ＲＯＩＣ））に電気的に結合され得る。実施形態例では、導電性プラグ２４７が、ＢＧＡ２５６の少なくとも１つの信号ボール２４９に結合され得る。
［0058］ ボールグリッドアレイはシステム２００に関して説明および例示されているが、他の相互接続タイプが企図される。例えば、基板２１０は、代替または追加として、ピングリッドアレイを含み、かつ／またはランドグリッドアレイと互換性があり得る。
［0059］ 図２Ｂは、実施形態例に従った、システム２００の一部を例示する。すなわち、図２Ｂに例示するように、システム２００の一部は、第２の基板２６０を含み得る。本明細書で説明するように、第２の基板２６０は、少なくとも一部、ＢＧＡ２５６のボールアレイに対応する、インジウムボールのアレイを含み得るＢＧＡ２６８を含み得る。第２の基板２６０は、複数のチャネル（例えば、複数の離散信号入力）を有する読出し回路２７０も含む。複数のチャネルの各チャネル２６９は、それぞれのコンデンサ２６６を通してそれぞれの光検出器（光検出器２２０）に容量結合される。
［0060］ コンデンサ２６６は、２つの伝導板２６６ａおよび２６６ｂを含み得、それらは銅、アルミニウム、または別の導電材料などの、金属から形成され得る。伝導板２６６ａおよび２６６ｂは、間隙２６７によって分離され得る。間隙２６７は、二酸化ケイ素などの、誘電材料または別の電気絶縁材料を含み得る。追加または代替として、間隙２６７は空気または別のガスを含み得る。実施形態例では、コンデンサ２６６は、読出し回路２７０の入力に関してＤＣブロック機能を提供し得る。
［0061］ 読出し回路２７０は、複数の検出素子２２０からそれぞれの光信号を受信するように構成された増幅器または別のタイプの読出し回路を表し得る。一例として、検出素子は、ワイヤーボンド２４８、信号パッド２４６、導電性プラグ２４７、第１の信号ボール２４９、第２の信号ボール２６４、コンデンサ２６６、およびチャネル入力２６９を介して、それぞれの光信号を読出し回路２７０に提供し得る。光信号を読出し回路２７０に提供するために他の信号ルーティング方式が可能であることが理解されよう。
［0062］ 読出し回路２７０は、複数の検出素子２２０からそれぞれの光信号を受信して増幅し得る。読出し回路２７０は、信号ルーティング／選択（例えば、スイッチ、マルチプレクサ、またはデマルチプレクサ）、および信号処理（例えば、ノイズ除去、復号、または符号化）を含むが、それに制限されず、様々な他の機能を実行し得る。読出し回路２７０は、追加または代替として、受信した光信号に基づいて様々な画像処理タスク（例えば、時間平均化）を提供するように構成され得る。
［0063］ 実施形態例では、読出し回路２７０は、Ｍａｘｉｍ ＭＡＸ３６５８低雑音ＴＩＡなどの、トランスインピーダンス増幅器（ＴＩＡ）を含み得る。他の実施形態では、ＴＩＡは、カスタムＡＳＩＣまたは専用読出し集積回路（ＲＯＩＣ）に埋め込まれ得る。
［0064］ 図２Ｃは、実施形態例に従った、システム２００を例示する。すなわち、図２Ｃは、一緒に結合された第１の基板２１０および第２の基板２６０を例示する。実施形態例では、第１の基板２１０および第２の基板２６０は、インジウムバンプボンディングプロセス、融着、集積回路ピン／ソケット、または別のタイプのハイブリッド化法で結合され得る。図２Ｃに例示するように、第１の基板２１０および第２の基板２６０は、対応するＢＧＡ２５６および２６８を合わせるように結合され得る。さらに、光検出器２２０、コンデンサ２６６、および読出し回路２７０を含む導電性経路が完結するように、第１の信号ボール２４９および第２の信号ボール２６４が電気的に結合され得る。
［0065］ 図２Ｂおよび図２Ｃはコンデンサ２６６を第２の基板２６０の一部（例えば、その中に埋め込まれている）として例示しているが、以下で説明するように、コンデンサ２６６の他の配置および位置が可能である。
［0066］ 図２Ｄは、システム２００の別の可能な構成であり得る、システム２７４を例示している。システム２７４は、第１の基板２１０と第２の基板２６０との間に空隙２７６を含み得る。実施形態例では、空隙２７６に基づく静電容量値は、例えば、導電性プラグ２４７と入力チャネル２６９との間で発生し得る。かかるシナリオでは、空隙２７６は、図１に関連して例示および説明したように、複数のコンデンサ１２０の１つ以上を表し得る。言い換えれば、本開示のいくつかの実施形態は、空隙コンデンサを含み得る。例えば、図２Ｄに関して、第１の基板２１０の底面の少なくとも一部および第２の基板２６０の上面の少なくとも一部が、複数のコンデンサ１２０のそれぞれの伝導板を形成し得る。さらに、空隙２７６内の空気または別のガスが、複数のコンデンサ１２０における誘電材料を提供し得る。
［0067］ 図２Ｅは、システム２００のさらに可能な構成であり得る、システム２８０を例示している。すなわち、システム２８０は、間隙２８４によって分離される、２つの伝導板２８２ａおよび２８２ｂから形成され得るコンデンサを備えた第１の基板２１０を含み得る。間隙２８４は、二酸化ケイ素などの、誘電材料または別の電気絶縁体を含み得る。言い換えれば、第１の基板２１０は、図１に関連して例示および説明したように、複数のコンデンサ１２０の少なくとも１つのコンデンサを組み込み得る。複数のコンデンサ１２０を伴う他の配置が可能であり、本明細書で企図されることが理解されよう。
［0068］ 図３は、実施形態例に従った、システム３００を例示する。システム３００の少なくともいくつかの要素は、図１、図２Ａ～図２Ｅに関して例示および説明した対応する要素に類似するか、または同一であり得る。システム３００は、高度ｎドープ（ｎ＋）領域３１４、真性（ｉ：ｉｎｔｒｉｎｓｉｃ）領域３１６、および高度ｐドープ（ｐ＋）領域３１８を有する第１の基板３１０を含む。ｎドープ領域３１４、真性領域３１６、および高度ｐドープ領域３１８の組合せは、図１を参照して例示および説明した光検出器１１２の少なくとも一部を形成し得る。すなわち、ｎドープ領域３１４、真性領域３１６、および高度ｐドープ領域３１８の組合せは、ｐ－ｎフォトダイオード、アバランシェフォトダイオード、および／または単一光子アバランシェ検出器を形成し得る。
［0069］ 光検出器は、光３４０によって照らされ得、光３４０は次いで、第１の基板３１０の裏側面３１２を通して伝達され得る。しかし、他の照明配向（例えば、前側照明）が可能であり、企図される。システム３００は導電素子３３０を含み、それは、インジウムバンプボンド、ワイヤーボンド、または別のタイプの電気的接続を含み得る。導電素子３３０は、光検出器の一部（例えば、高度ｐドープ領域３１８）を第２の基板３２０の第１の伝導板３２２と接続し得る。第１の伝導板３２２は、半導体製造プロセスのＭ１層で形成され得る。第２の伝導板３２６は間隙３２４によって第１の伝導板３２２から分離され得、間隙３２４は誘電材料を含み得る。第１の伝導板３２２、間隙３２４、および第２の伝導板３２６の組合せは静電容量値を提供し得る。言い換えれば、第１の伝導板３２２、間隙３２４、および第２の伝導板３２６の組合せは、図１に関連して例示および説明した複数のコンデンサ１２０の少なくとも１つのコンデンサを提供し得る。
［0070］ システム３００は読出し回路３２８も含む。読出し回路３２８は、本明細書の別の箇所で説明する増幅器および／または他の回路を含み得る。
［0071］ 図４Ａ、図４Ｂ、および図４Ｃは、本明細書で説明するシステムの異なる構成を表す回路を例示する。
［0072］ 図４Ａは、実施形態例に従った、回路４００を例示する。回路４００は、第１の基板４１０を含み、それは、電源４１６、フォトダイオード４１２、および抵抗４１４を含み得る。実施形態例では、抵抗４１４は、本明細書の別の箇所で説明する受動クエンチング回路の少なくとも一部を表し得る。受動クエンチング回路が図４Ａ、図４Ｂ、および図４Ｃに例示されているが、能動クエンチング回路が回路４００に組み込まれ得、本開示の範囲内であると考えられることが理解されよう。
［0073］ 回路４００は第２の基板４２０も含み、それは、コンデンサ４３０、入力４２６、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ４２２、および他のＲＯＩＣ要素４２４を含み得る。実施形態例では、第２の基板４２０は、シリコンオンインシュレータ（ＳＯＩ）材料を含み得る。かかるシナリオでは、コンデンサ４３０は、少なくとも一部、ＳＯＩ材料の配置に基づいて、形成され得る。例えば、コンデンサ４３０は、埋め込み酸化層、またはその一部によって分離された２つの金属板を含み得る。
［0074］ 図４Ｂは、実施形態例に従った、回路４４０を例示する。回路４４０は、回路４００と図式的に類似するか、または同一であり得る。しかし図４Ｂに例示するように、コンデンサ４３０は、第１の基板４１０にも第２の基板４２０にも組み込む必要はない。例えば、本明細書で説明するように、コンデンサ４３０は、それぞれの基板間に空隙を含み得る。
［0075］ 図４Ｃは、実施形態例に従った、回路４５０を例示する。回路４５０は、回路４００および回路４４０と図式的に類似するか、または同一であり得る。しかし図４Ｃに例示するように、コンデンサ４３０は、第１の基板４１０に組み込まれ得る。例えば、本明細書で説明するように、コンデンサ４３０は、２つの伝導板から形成され得、それらは第１の基板４１０内または第１の基板４１０上に配置され得る。
［0076］ 図４Ａ、図４Ｂ、および図４Ｃは、ある回路構成を例示しているが、他の回路構成が可能であることが理解されよう。例えば、所与の回路構成は、本明細書で例示および説明するよりも多い受動回路要素（例えば、コンデンサ、インダクタ、抵抗）を含み得る。かかる受動回路要素は、第１の基板４１０または第２の基板４２０のいずれかの上に配置され得る。受動回路要素は、一例として、パルス整形機能を提供し得る。受動回路要素の他の機能が可能であり、企図される。
［0077］ 図４Ｄは、実施形態例に従った、波形４６０を例示する。具体的には、波形４６０は、フォトダイオードバイアス電圧対時間を表し得る。すなわち、逆バイアス条件下で、本明細書で説明するアバランシェフォトダイオードは、７０ボルト以上の電圧でバイアスされ得る。１光子（例えば、８００～９０５ｎｍまたは１５５０ｎｍの波長を有する）でのｔ０における吸収事象で、アバランシェ電流プロセスが開始し得る。インパクトイオン化電流がフォトダイオード内を流れると、デバイス電圧４６２はサブピコ秒立下り時間以内に急低下し得る。電圧が逆バイアス電圧レベル（例えば、６５ボルト）よりも下がると、アバランシェ電流プロセスは「クエンチ」されて減速し、かつ／または逆転し得る。かかるシナリオでは、デバイス電圧４６４は、時間ｔ１までに徐々に７０ボルトに回復し得、効果的にフォトダイオードを「リセット」して後続の光子検出事象を可能にする。
［0078］ 図４Ｅは、実施形態例に従った、波形４７０を例示する。かかる実施形態では、波形４７０は、トランジスタゲート電圧対時間を表し得る。すなわち、図４Ｅおよび波形４７０は、読出し回路１５２などの、読出し回路のトランジスタ（例えば、トランジスタ４２２）の入力（例えば、ゲート接続）に供給される電圧信号を例示し得る。実施形態例では、波形４７０は、フォトダイオードの逆バイアスに起因したＤＣオフセットを削減または除外するためのコンデンサ４３０の効果を例示し得る。すなわち、フォトダイオードが逆バイアス下にある間、波形４７０は、ゼロボルトにあり得る。アバランシェ電流プロセスがｔ０で始まると、ゲート電圧４７２は約－５ボルトまで下がり得る。ゲート電圧４７４は次いで、時間ｔ２までにゼロボルトに回復し得る。いくつかの実施形態では、ゲート電圧回復時間（例えば、ｔ２－ｔ０）は、クエンチング回復時間（ｔ１－ｔ０）よりも大きい可能性がある。いくつかの実施形態では、ゲート電圧回復時間およびクエンチング回復時間は、ピコ秒、ナノ秒、またはマイクロ秒の範囲内であり得る。
［0079］ 波形４６０および４７０に対して他の電圧値が可能であることが理解されよう。例えば、トランジスタゲート電圧は、おおよそ５ボルトであり得る。同様に、フォトダイオードを通した逆バイアス電圧はおおよそ７０ボルトであり得る。
［0080］ 本明細書で説明する実施形態は、アバランシェフォトダイオードの高電圧信号とデジタル回路との間のインタフェースを提供し得ることが理解されよう。例えば、従来型のＣＭＯＳデバイスは、ＣＭＯＳ回路への損傷を防ぐために５．５ボルト以下の所望の入力電圧を有し得、ＣＭＯＳ回路は適度な電圧レベル（例えば、静電放電など）にさえ反応し得る。かかるシナリオでは、本開示は、ＤＣオフセットのない、低電圧であり得る、所望の入力電圧を満足するために、高電圧信号（または、少なくとも５０ボルトを上回るＤＣオフセットをもつ信号）を変換する方法を提供し得る。それを行うために、複雑なアナログ読出し回路を伴う中間段階に対する必要性が低下するか、または完全に回避され得る。
［0081］ その上、説明したコンデンサ装置は既存の基板に組み込まれ得る（または、基板自体間の空隙によって形成され得る）ので、本明細書で説明する実施形態は製作／製造コストおよび／または複雑性を低減し得る。
ＩＩＩ．製造方法例
［0082］ 図５は、実施形態に従った、方法５００を例示する。方法５００は、様々なブロックまたはステップを含み得る。ブロックまたはステップは個別に、または組み合わせて実行され得る。ブロックまたはステップは、任意の順番で、および／または連続して、もしくは並行して実行され得る。さらに、ブロックまたはステップは、省略されるか、または方法５００に追加され得る。方法５００のブロックは、図１、図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、図３、図４Ａ、図４Ｂ、および図４Ｃに関して例示および説明したシステム１００、２００、３００、または回路４００、４４０、もしくは４５０を形成または構成するために実行され得る。
［0082］ 図５は、実施形態に従った、方法５００を例示する。方法５００は、様々なブロックまたはステップを含み得る。ブロックまたはステップは個別に、または組み合わせて実行され得る。ブロックまたはステップは、任意の順番で、および／または連続して、もしくは並行して実行され得る。さらに、ブロックまたはステップは、省略されるか、または方法５００に追加され得る。方法５００のブロックは、図１、図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、図３、図４Ａ、図４Ｂ、および図４Ｃに関して例示および説明したシステム１００、２００、３００、または回路４００、４４０、もしくは４５０を形成または構成するために実行され得る。
［0083］ ブロック５０２は第１の基板を提供することを含む。第１の基板は複数の光検出器を含む。光検出器は単一光子アバランシェフォトダイオード（ＳＰＡＤ）であり得る。他のタイプの光検出器が企図される。第１の基板はバイアス回路も含む。バイアス回路は複数の光検出器の各光検出器に電気的に結合される。さらに、バイアス回路はバイアス電圧を各光検出器に供給するように構成され得る。いくつかの実施形態では、バイアス回路は受動クエンチング回路を含む。さらになお、いくつかの実施形態はバイアス電圧が少なくとも７０ボルトであることを含む。
［0084］ ブロック５０４は第２の基板を提供することを含む。第２の基板は複数のチャネルを有する読出し回路を含む。実施形態例では、読出し回路は、デジタル読出し集積回路（ＲＯＩＣ）であり得る。さらに、第２の基板を提供することは、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスに従ってデジタル読出し集積回路（ＲＯＩＣ）を製造することを含み得る。一例として、ＣＭＯＳプロセスは、サイズが３２ナノメートル未満の設計特徴（例えば、ゲート幅および／またはチャネル長）を含み得る。
［0085］ ブロック５０６は、複数のコンデンサを形成するために第１の基板および第２の基板を結合することを含む。複数のコンデンサの各コンデンサは、複数の光検出器のそれぞれの光検出器および複数のチャネルのそれぞれのチャネルに結合される。実施形態例では、第１の基板および第２の基板は：融着プロセス、ダイボンディングプロセス、ウェーハボンディングプロセス、またはバンプボンディングプロセス、の少なくとも１つで結合され得る。２つの基板を相互に留めるか、隣接させる（ａｂｕｔ）か、または接着するように構成された他の製造または製作技術が本明細書で企図される。
［0086］ 図に示す特定の配置は、制限として考えるべきではない。他の実施態様は、所与の図に示す各要素よりも多いか、または少ない要素を含み得ることを理解すべきである。さらに例示する要素のいくつかは、組み合わされるか、または省略され得る。さらになお、例示的な実施態様は、図に例示されていない要素を含み得る。
［0087］ 情報の処理を表すステップまたはブロックは、本明細書で説明した方法または技術の特定の論理機能を実行するように構成できる回路に対応し得る。代替または追加として、情報の処理を表すステップまたはブロックは、プログラムコードのモジュール、セグメント、または一部に対応できる（関連データを含む）。プログラムコードは、方法または技法における特定の論理機能もしくは動作を実装するためにプロセッサによって実行可能な１つ以上の命令を含むことができる。プログラムコードおよび／または関連データは、ディスク、ハードドライブ、または他の記憶媒体を含む記憶装置などの、任意のタイプのコンピュータ可読媒体上に格納できる。
［0088］ コンピュータ可読媒体は、レジスタメモリ、プロセッサキャッシュ、およびランダムアクセスメモリ（ＲＡＭ）のようなデータを短期間、格納するコンピュータ可読媒体などの、持続性コンピュータ可読媒体も含むことができる。コンピュータ可読媒体は、プログラムコードおよび／またはデータを長期間、格納する持続性コンピュータ可読媒体も含むことができる。従って、コンピュータ可読媒体は、例えば、読取り専用メモリ（ＲＯＭ）、光もしくは磁気ディスク、読取り専用コンパクトディスク（ＣＤ－ＲＯＭ）のような、二次または永続的な長期間記憶装置を含み得る。コンピュータ可読媒体は、任意の他の揮発性または不揮発性記憶システムにもできる。コンピュータ可読媒体は、例えば、コンピュータ可読記憶媒体、または有形的記憶装置と考えることができる。
［0089］ 様々な例および実施形態が開示されているが、当業者には他の例および実施形態が明らかであろう。開示する様々な例および実施形態は、例示のためであり、制限することを意図しておらず、真の範囲は以下のクレームで示されている。
Claims (15)
- 第１の基板であって、
複数の光検出器と、
前記複数の光検出器の各光検出器に電気的に結合されて、バイアス電圧を各光検出器に供給するように構成される、バイアス回路とを含む、第１の基板と、
第２の基板であって、
シリコンオンインシュレータ（ＳＯＩ）材料と、
複数のコンデンサであって、
前記複数のコンデンサの各コンデンサは、前記複数の光検出器のそれぞれの光検出器に電気的に結合され、
各コンデンサは、前記ＳＯＩ材料の埋め込み酸化層によって分離された２つの金属層を含む、複数のコンデンサと、
複数のチャネルを有する読出し回路であって、前記複数のチャネルの各チャネルは、前記複数のコンデンサのそれぞれのコンデンサを通して前記複数の光検出器のそれぞれの光検出器に容量結合される、読出し回路とを含む、第２の基板と
を備える、システム。 - 前記読出し回路は、相補型金属酸化膜半導体（ＣＭＯＳ）デジタル読出し集積回路（ＲＯＩＣ）を含む、請求項１に記載のシステム。
- 前記相補型金属酸化膜半導体（ＣＭＯＳ）デジタル読出し集積回路（ＲＯＩＣ）は、サイズが３２ナノメートル未満の設計特徴を含む、請求項２に記載のシステム。
- 前記複数の光検出器は、複数の単一光子アバランシェ検出器（ＳＰＡＤ）を含む、請求項１に記載のシステム。
- 前記バイアス回路は受動クエンチング回路を含み、前記バイアス電圧は少なくとも７０ボルトである、請求項１に記載のシステム。
- 各チャネルは、それぞれのＣＭＯＳトランジスタを含み、前記複数のコンデンサの各コンデンサは、前記それぞれのＣＭＯＳトランジスタの入力ゲート端子に電気的に結合される、請求項１に記載のシステム。
- 前記複数のコンデンサの各コンデンサのそれぞれの静電容量値は、少なくとも前記バイアス電圧および前記それぞれの入力ゲート端子における所望の入力電圧に基づいて選択される、請求項６に記載のシステム。
- 前記所望の入力電圧は５．５ボルト未満である、請求項７に記載のシステム。
- 前記複数のコンデンサは、前記第１の基板上に配置される、請求項１に記載のシステム。
- 前記システムは、光検知測距（ＬＩＤＡＲ）システムの光受信器の少なくとも一部である、請求項１に記載のシステム。
- 第１の基板を提供することであって、前記第１の基板は、
複数の光検出器と、
前記複数の光検出器の各光検出器に電気的に結合されて、バイアス電圧を各光検出器に供給するように構成される、バイアス回路とを含む、第１の基板を提供することと、
複数のチャネルを有する読出し回路を含む第２の基板を提供することであって、前記第２の基板はシリコンオンインシュレータ（ＳＯＩ）材料を含む、第２の基板を提供することと、
前記第２の基板上に複数のコンデンサを形成することであって、
前記複数のコンデンサの各コンデンサは、前記複数の光検出器のそれぞれの光検出器に電気的に結合され、
各コンデンサは、前記ＳＯＩ材料の埋め込み酸化層によって分離された２つの金属層を含み、
前記複数のチャネルの各チャネルは、前記複数のコンデンサのそれぞれのコンデンサを通して前記複数の光検出器のそれぞれの光検出器に容量結合される、複数のコンデンサを形成することと、
前記第１の基板および前記第２の基板を結合することと
を含む、製造方法。 - 前記第１の基板および前記第２の基板を結合することは、融着プロセス、ウェーハボンディングプロセス、またはバンプボンディングプロセス、の少なくとも１つを含む、請求項１１に記載の方法。
- 前記複数の光検出器は、複数の単一光子アバランシェ検出器（ＳＰＡＤ）を含む、請求項１１に記載の方法。
- 前記バイアス回路は受動クエンチング回路を含み、前記バイアス電圧は少なくとも７０ボルトである、請求項１１に記載の方法。
- 前記読出し回路は、サイズが３２ナノメートル未満の設計特徴を含む相補型金属酸化膜半導体（ＣＭＯＳ）デジタル読出し集積回路（ＲＯＩＣ）を含む、請求項１１に記載の方法。
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