WO2019146725A1 - 光検出装置 - Google Patents

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WO2019146725A1
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polysilicon layer
layer
apd
substrate
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PCT/JP2019/002352
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卓也 藤田
有正 田村
牧野　健二
馬場　隆
晃永 山本
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浜松ホトニクス株式会社
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    • G01J2001/4466—Avalanche

Definitions

  • the present invention relates to a light detection device.
  • Patent Document 1 There is known a light detection device in which a plurality of avalanche photodiodes are two-dimensionally arranged (for example, Patent Document 1).
  • the plurality of avalanche photodiodes operate in Geiger mode.
  • the plurality of avalanche photodiodes are formed on a semiconductor substrate made of a compound semiconductor.
  • a passive quenching element is placed in series with the avalanche photodiode to quench avalanche multiplication.
  • the resistance value of the passive quenching element it is determined whether or not the avalanche multiplication process occurring inside the avalanche photodiode connected to the passive quenching element is appropriately quenched. If the resistance value of the quenching element is insufficient, appropriate quenching may not be performed due to the occurrence of a latching current or the like. For proper quenching, it is necessary to select the necessary and sufficient quenching element resistance value.
  • One aspect of the present invention aims to provide a light detection device in which improvement in light detection sensitivity and light detection time resolution are compatible in a configuration in which a plurality of avalanche photodiodes are formed on a semiconductor substrate made of a compound semiconductor. .
  • a light detection device includes an avalanche photodiode array substrate and a circuit substrate.
  • the avalanche photodiode array substrate is made of a compound semiconductor.
  • An avalanche photodiode array substrate is mounted on the circuit substrate.
  • a plurality of avalanche photodiodes are two-dimensionally arrayed on the avalanche photodiode array substrate.
  • the plurality of avalanche photodiodes operate in Geiger mode.
  • the circuit boards are connected in parallel with one another and have a plurality of output units.
  • the plurality of output units form at least one channel.
  • Each output unit has a passive quenching element and a capacitive element.
  • the passive quenching element is connected in series with at least one of the plurality of avalanche photodiodes.
  • the capacitive element is connected in series with the at least one avalanche photodiode and in parallel with the passive quenching element.
  • a plurality of output units having passive quenching elements and capacitive elements are provided on a circuit board separate from the avalanche photodiode array substrate. Therefore, the space in which the plurality of output units can be formed can be expanded as compared to the case where the plurality of output units are disposed on the avalanche photodiode array substrate. If the output unit is provided on a circuit board separate from the avalanche photodiode array substrate, the parasitic capacitance generated between the configuration of the avalanche photodiode and the output unit can be reduced. In this case, it is also possible to use another manufacturing process than the avalanche diode array substrate. Thus, the design of multiple output units may be facilitated.
  • the capacitive element of the light detection device is connected in series to at least one avalanche photodiode and connected in parallel to the passive quenching element. Therefore, the capacitance of the capacitive element can improve the peak value of the pulse signal from the avalanche photodiode connected in series with the capacitive element. Therefore, pulse signals from a plurality of avalanche photodiodes can be easily detected, and the light detection time resolution can be further improved.
  • the passive quenching element may be formed by the first polysilicon layer provided on the circuit substrate.
  • the capacitive element is formed of a second polysilicon layer provided on the circuit substrate, a dielectric layer stacked on the second polysilicon layer, and a third polysilicon layer stacked on the dielectric layer. It is also good.
  • the first polysilicon layer is formed at the same height as the second polysilicon layer or the third polysilicon layer in the thickness direction of the circuit substrate. In this case, the plurality of output units can be formed by a simple manufacturing process.
  • a light detection device capable of securing the accuracy of light detection with an easy design in a configuration in which a plurality of avalanche photodiodes are formed on a semiconductor substrate made of a compound semiconductor.
  • FIG. 1 is a perspective view of a light detection device according to an embodiment.
  • FIG. 2 is a view showing a cross-sectional configuration of the light detection device.
  • FIG. 3 is a plan view of the circuit board.
  • FIG. 4 is a plan view of the light detection region of the avalanche photodiode array substrate.
  • FIG. 5 is a diagram showing the configuration of a circuit board.
  • FIG. 6 is a diagram showing a circuit configuration used for the light detection device.
  • FIG. 7 is a diagram showing a circuit configuration used for a light detection device according to a modification of the present embodiment.
  • FIG. 8 is a plan view of the mounting area of the circuit board.
  • FIG. 9 is a diagram showing components of a pulse signal from an avalanche photodiode.
  • FIG. 10 is a diagram showing the characteristics of the recharge pulse.
  • FIG. 11 is a diagram showing the characteristics of the fast pulse.
  • FIG. 1 is a perspective view of a light detection device according to the present embodiment.
  • FIG. 2 is a view showing a cross-sectional configuration of the light detection device according to the present embodiment. Hatching is omitted in FIG. 2 in order to improve the visibility.
  • FIG. 3 is a plan view of the circuit board.
  • FIG. 4 is a plan view showing a part of the avalanche photodiode array substrate.
  • FIG. 6 is a diagram showing a circuit configuration used for the light detection device according to the present embodiment.
  • FIG. 8 is a plan view showing a part of the circuit board.
  • the light detection device 1 includes an avalanche photodiode array substrate 10 and a circuit board 50, as shown in FIG.
  • the "avalanche photodiode” is referred to as "APD”.
  • the "avalanche photodiode array substrate” is referred to as "APD array substrate”.
  • the circuit board 50 is disposed to face the APD array substrate 10.
  • Each of the APD array substrate 10 and the circuit substrate 50 has a rectangular shape in plan view.
  • the APD array substrate 10 includes a main surface 10A, a main surface 10B, and a side surface 10C facing each other.
  • the circuit board 50 includes a main surface 50A, a main surface 50B, and a side surface 50C facing each other.
  • the main surface 10B of the APD array substrate 10 faces the main surface 50A of the circuit board 50.
  • a plane parallel to the main surfaces of the APD array substrate 10 and the circuit substrate 50 is an XY axis plane, and a direction orthogonal to each main surface is a Z axis direction.
  • the side surface 50C of the circuit board 50 is located outside the side surface 10C of the APD array substrate 10 in the XY plane planar direction. That is, the area of the circuit board 50 is larger than the area of the APD array substrate 10 in plan view.
  • the side surface 10C of the APD array substrate 10 and the side surface 50C of the circuit substrate 50 may be flush with each other. In this case, the outer edge of the APD array substrate 10 coincides with the outer edge of the circuit substrate 50 in plan view.
  • a glass substrate may be disposed on the major surface 10A of the APD array substrate 10.
  • the glass substrate and the APD array substrate 10 are optically connected by an optical adhesive.
  • the glass substrate may be formed directly on the APD array substrate 10.
  • the side surface 10C of the APD array substrate 10 and the side surface of the glass substrate may be flush with each other. In this case, the outer edge of the APD array substrate 10 and the outer edge of the glass substrate coincide with each other in plan view.
  • the side surface 10C of the APD array substrate 10, the side surface 50C of the circuit substrate 50, and the side surface of the glass substrate may be flush with each other. In this case, the outer edge of the APD array substrate 10, the outer edge of the circuit substrate 50, and the outer edge of the glass substrate coincide with each other in plan view.
  • the APD array substrate 10 is mounted on a circuit board 50. As shown in FIG. 2, the APD array substrate 10 and the circuit substrate 50 are connected by bump electrodes 25. Specifically, when viewed from the thickness direction of the APD array substrate 10, as shown in FIG. 3, the APD array substrate 10 is formed of bump electrodes 25 on the mounting area ⁇ arranged at the center of the circuit board 50. It is connected. In the present embodiment, the mounting area ⁇ has a rectangular shape.
  • the circuit board 50 has a ground line 3, a cathode line 5, and an anode line 7 around the mounting area ⁇ .
  • the ground line 3, the cathode line 5, and the anode line 7 extend from the mounting area ⁇ .
  • the ground line 3 is connected to a ground electrode 63 described later.
  • the cathode line 5 is electrically connected to the APD array substrate 10 mounted in the mounting area ⁇ , and is used to apply a voltage to the APD array substrate 10.
  • the anode line 7 is connected to metal layers 65 and 66 described later, and is used to read out a signal from the APD array substrate 10.
  • the APD array substrate 10 has a plurality of APDs 20 operating in Geiger mode.
  • the plurality of APDs 20 are two-dimensionally arrayed in the light detection area ⁇ of the semiconductor substrate 11 when viewed in the thickness direction of the APD array substrate 10, as shown in FIG.
  • the light detection area ⁇ has a rectangular shape, and when viewed from the thickness direction of the APD array substrate 10, overlaps with the mounting area ⁇ of the circuit board 50.
  • the APD array substrate 10 has an N-type semiconductor substrate 11 made of a compound semiconductor.
  • the semiconductor substrate 11 has a substrate 12 made of InP that forms the major surface 10A.
  • a buffer layer 13 made of InP, an absorption layer 14 made of InGaAsP, an electric field relaxation layer 15 made of InGaAsP, and a multiplication layer 16 made of InP are sequentially formed on the substrate 12 from the main surface 10A to the main surface 10B.
  • the absorption layer 14 may be made of InGaAs.
  • the semiconductor substrate 11 may be formed of GaAs, InGaAs, AlGaAs, InAlGaAs, CdTe, HgCdTe or the like.
  • Each APD 20 is surrounded by the insulating portion 21 as viewed in the thickness direction of the APD array substrate 10 as shown in FIGS. 2 and 4.
  • Each APD 20 has a P-type active area 22 formed by doping an impurity in the multiplication layer 16 from the main surface 10B side.
  • the impurity to be doped is, for example, Zn (zinc).
  • the insulating portion 21 is formed, for example, by forming a polyimide film in a trench formed by wet etching or dry etching.
  • the active area 22 is formed in a circular shape as viewed in the thickness direction, and the insulating portion 21 is formed in an annular shape along the edge of the active area 22.
  • the insulating portion 21 reaches the substrate 12 from the main surface 10 B side of the semiconductor substrate 11 in the thickness direction of the APD array substrate 10.
  • FIG. 5 is a view showing a part of an avalanche photodiode array substrate used in a light detection device according to a modification of the present embodiment.
  • the active area 22 may be formed in a substantially rectangular shape as viewed in the thickness direction.
  • the substantially rectangular shape is a rectangular shape having rounded corners. Thereby, the concentration of the electric field at the corners of the active area 22 is suppressed.
  • the insulating portion 21 is annularly formed along the edge of the substantially rectangular active area 22.
  • the APD array substrate 10 has an insulating layer 23 and a plurality of electrode pads 24.
  • the insulating layer 23 covers the semiconductor substrate 11 on the main surface 10B side.
  • the electrode pad 24 is formed on the semiconductor substrate 11 on the main surface 10 B side for each APD 20 and is in contact with the active area 22.
  • the electrode pad 24 is exposed from the insulating layer 23 and is connected to the circuit board 50 through the bump electrode 25.
  • the circuit board 50 is connected to the APD array substrate 10 on the main surface 50A side through the bump electrode 25 as shown in FIG.
  • the circuit board 50 has a plurality of output units 30.
  • the plurality of output units 30 are connected in parallel with one another to form one channel 40, as shown in FIG.
  • Each of the plurality of output units 30 is connected in series to each APD 20 provided on the APD array substrate 10.
  • Each output unit 30 has a passive quenching element 31 and a capacitive element 32 connected in parallel to each other.
  • the passive quenching element 31 and the capacitive element 32 are both connected in series to the APD 20.
  • FIG. 7 is a diagram for explaining a circuit configuration used for a light detection device according to a modification of the present embodiment.
  • a plurality of channels 40 may be formed on the circuit board 50.
  • each channel 40 is formed by a plurality of output units 30 connected in parallel with one another.
  • At least one of the plurality of channels 40 may be formed by a plurality of output units 30 connected in parallel with one another.
  • the circuit board 50 has a silicon substrate 51 and a wiring layer 61 stacked on the silicon substrate 51.
  • the silicon substrate 51 has a P + layer 52, a P ⁇ layer 53 and a P + layer 54 in order from the main surface 50B side to the main surface 50A side.
  • the P + layer 52 is provided by doping the P ⁇ layer 53 with an impurity.
  • the P + layer 54 is provided by doping the P ⁇ layer 53 with an impurity.
  • the impurity to be doped into P - layer 53 is, for example, boron.
  • an oxide film layer 60 formed in an element isolation process by thermal oxidation is provided between the silicon substrate 51 and the wiring layer 61.
  • the P + layer 54 is exposed from the oxide film layer 60 and in contact with the wiring layer 61.
  • Wiring layer 61 includes insulating layer 62, ground electrode 63, electrode pad 64, metal layers 65 and 66, vias 67, 68, 69 and 70, polysilicon layers 71, 72 and 73, and dielectric layers. And 74.
  • the ground electrode 63, the electrode pad 64, the metal layers 65 and 66, the vias 67, 68, 69 and 70, the polysilicon layers 71, 72 and 73, and the dielectric layer 74 are provided for each APD 20.
  • the ground electrode 63, the electrode pad 64, and the metal layers 65 and 66 are formed in the same layer. In other words, the ground electrode 63, the electrode pad 64, and the metal layers 65 and 66 are formed at the same height in the thickness direction of the circuit board 50.
  • the insulating layer 62 is formed of, for example, SiO 2 .
  • the ground electrode 63, the electrode pad 64, and the metal layers 65 and 66 are formed of, for example, Al, AlCu, or AlSiCu.
  • the ground electrode 63, the electrode pad 64, and the metal layers 65 and 66 may be formed of the same material.
  • the vias 67, 68, 69, 70 are formed of, for example, W (tungsten).
  • the dielectric layer 74 is formed of, for example, SiO 2 or Si 3 N 4 .
  • the wiring layer 61 is covered by the insulating layer 62.
  • the P + layer 54 of the silicon substrate 51 is connected to the via 67 exposed from the insulating layer 62 of the wiring layer 61 to the silicon substrate 51 side.
  • the P + layer 54 is connected to the ground electrode 63 through the via 67.
  • the ground electrode 63 is disposed at the height at which the ground electrode 63 is disposed in the thickness direction of the circuit board 50, with respect to the electrode pad 64 and the metal layers 65 and 66 via the insulating layer 62.
  • the ground electrode 63 is not directly connected to the electrode pad 64 and the metal layers 65 and 66.
  • the electrode pad 64 is exposed from the insulating layer 62 and connected to the APD 20 through the bump electrode 25.
  • the electrode pads 64 are two-dimensionally arranged on the main surface 50A side as shown in FIG.
  • the electrode pad 64 is connected to the polysilicon layer 71 through the via 68.
  • the polysilicon layer 71 is connected to the metal layer 65 through the via 69.
  • the electrode pad 64 is disposed at a height at which the electrode pad 64 is disposed in the thickness direction of the circuit board 50, with respect to the metal layers 65 and 66 via the insulating layer 62.
  • the electrode pad 64 is not directly connected to the metal layers 65 and 66.
  • the polysilicon layer 71 is included in the first polysilicon layer.
  • the polysilicon layer 71 constitutes a passive quenching element 31.
  • the passive quenching element 31 is connected in series to the APD 20 through the bump electrode 25, the electrode pad 64, and the via 68. That is, the pulse signal from the APD 20 is input to the passive quenching element 31 through the bump electrode 25, the electrode pad 64, and the via 68.
  • the pulse signal input to the passive quenching element 31 is output from the channel 40 through the passive quenching element 31, the via 69 and the metal layer 65.
  • the electrode pad 64 is connected to the metal layer 66 at a height at which the electrode pad 64 is disposed in the thickness direction of the circuit board 50.
  • Metal layer 66 is connected to polysilicon layer 72 through via 70.
  • Polysilicon layer 72 is stacked on dielectric layer 74.
  • the dielectric layer 74 is stacked on the polysilicon layer 73.
  • the polysilicon layer 73 is connected to the metal layer 65 through a via (not shown).
  • the polysilicon layer 71 and the polysilicon layer 73 are formed at the same height in the thickness direction of the circuit board 50.
  • the polysilicon layer 71 and the polysilicon layer 72 may be formed at the same height in the thickness direction of the circuit board 50.
  • the polysilicon layer 72 is included in the third polysilicon layer.
  • the polysilicon layer 73 is included in the second polysilicon layer.
  • the polysilicon layer 72, the dielectric layer 74, and the polysilicon layer 73 constitute a capacitive element 32.
  • the capacitive element 32 is connected in series to the APD 20 through the bump electrode 25, the electrode pad 64, and the via 68. That is, the pulse signal from the APD 20 is input to the polysilicon layer 72 of the capacitive element 32 through the bump electrode 25, the electrode pad 64, and the via 68.
  • a pulse signal is output from the polysilicon layer 73 of the capacitive element 32.
  • the pulse signal output from the capacitive element 32 is output from the channel 40 through a via and metal layer 65 (not shown).
  • the passive quenching element 31 and the capacitive element 32 are both electrically connected to the electrode pad 64 and the metal layer 65. Therefore, the passive quenching element 31 and the capacitive element 32 are connected in parallel to each other.
  • FIG. 9 shows a pulse signal output from the APD 20.
  • the pulse signal 26 from the APD 20 is divided into a fast pulse 27 and a recharge pulse 28.
  • the fast pulse 27 is a pulse component having a peak value of the pulse signal.
  • the charge pulse 28 is a component having a pulse width longer than that of the fast pulse 27 and detected after the fast pulse 27 is detected.
  • FIG. 10 shows the waveform of the pulse signal output from the APD 20 with the capacitive element 32 removed from the output unit 30 and the resistance value of the passive quenching element 31 as a parameter.
  • FIG. 10 is an integer graph in which the unit of the vertical axis is current (A) and the unit of the horizontal axis is time (s).
  • Data a, b, c, and d are data of pulse signals when passive quenching elements 31 having different resistance values are provided in the output unit 30. In the order of the data a, b, c, d, passive quenching elements 31 having higher resistance values are provided.
  • the slope of the recharge pulse 28 is steeper.
  • the steeper the slope of the recharge pulse 28 the shorter the time required for quenching, and the shorter the dead time when the APD 20 can not detect light.
  • the passive quenching element 31 having a large resistance value it is possible to realize appropriate quenching in which the occurrence of a latching current or the like is suppressed.
  • the dead time increases as the resistance value increases.
  • the pulse width of the pulse signal from the APD 20 connected to the passive quenching element 31 also changes according to the resistance value of the passive quenching element 31.
  • the dead time of the APD 20 connected in series with the passive quenching element 31 increases as the resistance value of the passive quenching element 31 increases. Therefore, there is a need for a circuit design having a passive quenching element 31 with an optimum resistance value in order to achieve both appropriate quenching and reduction of dead time and to secure light detection sensitivity and light detection time resolution.
  • a plurality of output units 30 each having a passive quenching element 31 and a capacitive element 32 are provided on a circuit board 50 separate from the APD array substrate 10. Therefore, as compared with the case where the plurality of output units 30 are arranged on the APD array substrate 10, the space in which the plurality of output units 30 can be formed can be expanded. Thus, the design of multiple output units 30 may be facilitated.
  • the plurality of output units 30 are provided on the circuit board 50 separate from the APD array substrate 10, parasitic capacitance generated between the configuration of the APD 20 and the output units 30 can be reduced. It is also possible to use another manufacturing process than the APD array substrate 10. The ability to use manufacturing processes suitable for each of the APD array substrate 10 and the circuit substrate 50 can also facilitate the design of the plurality of output units 30.
  • FIG. 11 shows the waveform of a pulse signal output from the APD 20 with the passive quenching element 31 as a constant value and the capacitance of the capacitive element 32 as a parameter.
  • FIG. 11 is a one-variable graph in which the unit of the vertical axis is current (A) and the unit of the horizontal axis is time (s).
  • Data a is data of a pulse signal when the capacitive element 32 is removed from the output unit 30.
  • the data b, c, d are data of pulse signals when the output element 30 is provided with capacitive elements 32 having different capacitances. In the order of the data b, c, d, the capacitive element 32 having higher capacitance is provided.
  • the provision of the capacitive element 32 improves the peak value of the fast pulse 27.
  • the higher the capacitance of the capacitive element 32 the larger the peak value of the fast pulse 27. Therefore, by providing the capacitive element 32, the time resolution of pulse signals from the plurality of APDs 20 is improved.
  • the peak value of the fast pulse 27 is larger, pulse signals from a plurality of APDs 20 can be easily detected.
  • the light detection device 1 includes a capacitive element 32 connected in series to at least one APD 20 and connected in parallel to the passive quenching element 31. According to the above configuration, the peak value of the pulse signal from the APD 20 connected in series with the capacitive element 32 can be improved by the capacitance of the capacitive element 32 by the characteristics described using FIG. Therefore, pulse signals from a plurality of APDs 20 can be easily detected, and the light detection time resolution can be improved.
  • the light detection device 1 can count the number of incident photons while achieving desired light detection sensitivity and light detection time resolution.
  • the light detection device 1 includes the polysilicon layers 71 and 73 provided on the circuit substrate 50, the dielectric layer 74 provided on the polysilicon layer 73, and the polysilicon layer 72 provided on the dielectric layer 74. And.
  • the passive quenching element 31 is formed by the polysilicon layer 71
  • the capacitive element 32 is formed by the polysilicon layer 73, the dielectric layer 74, and the polysilicon layer 72.
  • the polysilicon layer 71 is formed at the same height as the polysilicon layer 72 or the polysilicon layer 73 in the thickness direction of the circuit substrate 50. In this case, the plurality of output units 30 can be formed by a simple manufacturing process.
  • the passive quenching element 31 may be formed of a metal thin film instead of the polysilicon layer 71.
  • the capacitive element 32 may be formed of two metal layers instead of the polysilicon layers 72 and 73. In this case, the capacitive element 32 has a configuration in which two parallel metal layers sandwich the dielectric layer 74.
  • SYMBOLS 1 Photodetector, 10 ... APD array substrate, 20 ... APD, 30 ... Output unit, 31 ... Passive quenching element, 32 ... Capacitive element, 40 ... Channel, 50 ... Circuit board, 71, 72, 73 ... Polysilicon Layer, 74 ... dielectric layer.

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Abstract

光検出装置は、化合物半導体からなるアバランシェフォトダイオードアレイ基板１０を備える。アバランシェフォトダイオードアレイ基板１０には、ガイガーモードで動作する複数のアバランシェフォトダイオード２０が２次元配列されている。回路基板５０は、互いに並列に接続されて、少なくとも１つのチャンネル４０を形成する複数の出力ユニット３０を有する。各出力ユニット３０は、パッシブクエンチング素子３１と、容量素子３２とを有する。パッシブクエンチング素子３１は、複数のアバランシェフォトダイオード２０の少なくとも１つと直列に接続されている。容量素子３２は、少なくとも１つのアバランシェフォトダイオード２０と直列に接続されていると共にパッシブクエンチング素子３１と並列に接続されている。

Description

光検出装置
　本発明は、光検出装置に関する。
　複数のアバランシェフォトダイオードが２次元配列されている光検出装置が知られている（たとえば、特許文献１）。複数のアバランシェフォトダイオードは、ガイガーモードで動作する。複数のアバランシェフォトダイオードは、化合物半導体からなる半導体基板に形成されている。
特表２０１２－５３１７５３号公報
　化合物半導体からなる半導体基板に形成された複数のアバランシェフォトダイオードがガイガーモードで動作される場合、温度変化に応じてダークパルス及びアフターパルスが増加する。ダークパルス及びアフターパルスによってノイズが増加すると、アバランシェフォトダイオードからの信号が適切に検出されないおそれがある。
　アバランシェフォトダイオードがガイガーモードで動作される場合には、アバランシェ増倍をクエンチするために、アバランシェフォトダイオードに直列にパッシブクエンチング素子が配置されることが知られている。このパッシブクエンチング素子の抵抗値に応じて、当該パッシブクエンチング素子に接続されたアバランシェフォトダイオード内部で生じているアバランシェ増倍過程が適切にクエンチされるか否かが決まる。クエンチング素子の抵抗値が不十分であると、ラッチングカレントの発生などにより適切なクエンチがなされない場合がある。適切なクエンチのために、必要十分なクエンチング素子の抵抗値を選択する必要がある。
　パッシブクエンチング素子の抵抗値が大きいほど、パッシブクエンチング素子と直列に接続されたアバランシェフォトダイオードのクエンチに要する時間が増加する。クエンチに要する時間が増加すると、アバランシェフォトダイオードで光を検出できないデッドタイムが増加する。このように、適切なクエンチングとデッドタイムの低減とを両立し、光検出感度及び光検出時間分解能を確保するために、最適な抵抗値のパッシブクエンチング素子を有する回路設計が求められている。
　パッシブクエンチング素子における寄生容量もパルス信号に影響を与えるため、当該寄生容量の除去も求められている。更に光検出時間分解能を向上するために、パルス信号のピーク値を向上することも求められている。上述した所望の条件の全てを満たすように、化合物半導体からなる半導体基板に形成された複数のアバランシェフォトダイオードをガイガーモードで動作させるデバイスを設計することは、極めて困難である。
　本発明の一態様は、化合物半導体からなる半導体基板に複数のアバランシェフォトダイオードが形成される構成において、光検出感度と光検出時間分解能の向上を両立した光検出装置を提供することを目的とする。
　本発明の一態様に係る光検出装置は、アバランシェフォトダイオードアレイ基板と、回路基板と、を備えている。アバランシェフォトダイオードアレイ基板は、化合物半導体からなる。回路基板には、アバランシェフォトダイオードアレイ基板が実装されている。アバランシェフォトダイオードアレイ基板には、複数のアバランシェフォトダイオードが２次元配列されている。複数のアバランシェフォトダイオードは、ガイガーモードで動作する。回路基板は、互いに並列に接続されて、複数の出力ユニットを有する。複数の出力ユニットは、少なくとも１つのチャンネルを形成する。各出力ユニットは、パッシブクエンチング素子と容量素子とを有する。パッシブクエンチング素子は、複数のアバランシェフォトダイオードの少なくとも１つと直列に接続されている。容量素子は、少なくとも１つのアバランシェフォトダイオードと直列に接続されていると共にパッシブクエンチング素子と並列に接続されている。
　本一態様では、パッシブクエンチング素子及び容量素子を有する複数の出力ユニットが、アバランシェフォトダイオードアレイ基板とは別体の回路基板に設けられている。このため、複数の出力ユニットがアバランシェフォトダイオードアレイ基板に配置される場合に比べて、複数の出力ユニットを形成できるスペースが拡大され得る。出力ユニットがアバランシェフォトダイオードアレイ基板とは別体の回路基板に設けられれば、アバランシェフォトダイオードの構成と出力ユニットとの間に生じる寄生容量が低減され得る。この場合、アバランシェダイオードアレイ基板と別の製造プロセスを用いることも可能である。したがって、複数の出力ユニットの設計が容易になり得る。上記光検出装置が有する容量素子は、少なくとも１つのアバランシェフォトダイオードに直列に接続されていると共にパッシブクエンチング素子と並列に接続されている。このため、容量素子の静電容量によって、容量素子と直列に接続されたアバランシェフォトダイオードからのパルス信号のピーク値が向上され得る。したがって、複数のアバランシェフォトダイオードからのパルス信号が検出され易く、更に光検出時間分解能が向上され得る。
　本一態様では、パッシブクエンチング素子は、回路基板に設けられた第１ポリシリコン層によって形成されてもよい。容量素子は、回路基板に設けられた第２ポリシリコン層と、第２ポリシリコン層上に積層された誘電体層と、誘電体層上に積層された第３ポリシリコン層とによって形成されてもよい。第１ポリシリコン層は、回路基板の厚み方向において、第２ポリシリコン層又は第３ポリシリコン層と同一の高さに形成されている。この場合、簡易な製造工程で上記複数の出力ユニットが形成され得る。
　本発明の一態様によれば、化合物半導体からなる半導体基板に複数のアバランシェフォトダイオードが形成される構成において、容易な設計で光検出の精度が確保され得る光検出装置が提供される。
図１は、一実施形態に係る光検出装置の斜視図である。 図２は、光検出装置の断面構成を示す図である。 図３は、回路基板の平面図である。 図４は、アバランシェフォトダイオードアレイ基板の光検出領域の平面図である。 図５は、回路基板の構成を示す図である。 図６は、光検出装置に用いられる回路構成を示す図である。 図７は、本実施形態の変形例に係る光検出装置に用いられる回路構成を示す図である。 図８は、回路基板の実装領域の平面図である。 図９は、アバランシェフォトダイオードからのパルス信号の成分を示す図である。 図１０は、リチャージパルスの特性を示す図である。 図１１は、ファストパルスの特性を示す図である。
　以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　まず、図１から図８を参照して、本実施形態に係る光検出装置の全体の構成について説明する。図１は、本実施形態に係る光検出装置の斜視図である。図２は、本実施形態に係る光検出装置の断面構成を示す図である。図２では、視認性を向上するため、ハッチングが省略されている。図３は、回路基板の平面図である。図４は、アバランシェフォトダイオードアレイ基板の一部を示す平面図である。図６は、本実施形態に係る光検出装置に用いられる回路構成を示す図である。図８は、回路基板の一部を示す平面図である。
　光検出装置１は、図１に示されているように、アバランシェフォトダイオードアレイ基板１０と、回路基板５０を備えている。以下、「アバランシェフォトダイオード」を「ＡＰＤ」と称する。「アバランシェフォトダイオードアレイ基板」を「ＡＰＤアレイ基板」と称する。回路基板５０は、ＡＰＤアレイ基板１０に対向配置されている。ＡＰＤアレイ基板１０、回路基板５０は、いずれも平面視で矩形状を呈している。
　ＡＰＤアレイ基板１０は、互いに対向する主面１０Ａと主面１０Ｂと側面１０Ｃを含んでいる。回路基板５０は、互いに対向する主面５０Ａと主面５０Ｂと側面５０Ｃを含んでいる。ＡＰＤアレイ基板１０の主面１０Ｂは、回路基板５０の主面５０Ａと対向している。ＡＰＤアレイ基板１０、回路基板５０の各主面と平行な面がＸＹ軸平面であり、各主面に直交する方向がＺ軸方向である。
　回路基板５０の側面５０Ｃは、ＡＰＤアレイ基板１０の側面１０ＣよりもＸＹ軸平面方向の外側に位置している。すなわち、平面視で、回路基板５０の面積は、ＡＰＤアレイ基板１０の面積よりも大きい。ＡＰＤアレイ基板１０の側面１０Ｃと回路基板５０の側面５０Ｃとは、面一とされてもよい。この場合、平面視で、ＡＰＤアレイ基板１０の外縁と、回路基板５０の外縁とは、一致する。
　ＡＰＤアレイ基板１０の主面１０Ａ上にガラス基板を配置してもよい。ガラス基板とＡＰＤアレイ基板１０とは、光学接着剤により光学的に接続される。ガラス基板は、ＡＰＤアレイ基板１０上に直接形成されていてもよい。ＡＰＤアレイ基板１０の側面１０Ｃとガラス基板の側面は、面一とされてもよい。この場合、平面視で、ＡＰＤアレイ基板１０の外縁と、ガラス基板の外縁とは、一致する。また、ＡＰＤアレイ基板１０の側面１０Ｃと回路基板５０の側面５０Ｃとガラス基板の側面は、面一とされてもよい。この場合、平面視で、ＡＰＤアレイ基板１０の外縁と、回路基板５０の外縁と、ガラス基板の外縁とは、一致する。
　ＡＰＤアレイ基板１０は、回路基板５０に実装されている。図２に示されているように、ＡＰＤアレイ基板１０と回路基板５０とは、バンプ電極２５によって接続されている。具体的には、ＡＰＤアレイ基板１０は、ＡＰＤアレイ基板１０の厚さ方向から見て、図３に示されているように回路基板５０の中央に配置された実装領域α上においてバンプ電極２５で接続されている。本実施形態では、実装領域αは、矩形状を有している。
　回路基板５０は、実装領域αの周りにグラウンド線３、カソード線５、及びアノード線７を有している。グラウンド線３、カソード線５、及びアノード線７は、実装領域αから延在している。グラウンド線３は、後述するグラウンド電極６３に接続されている。カソード線５は、実装領域αに実装されたＡＰＤアレイ基板１０に電気的に接続され、ＡＰＤアレイ基板１０への電圧の印加に用いられる。アノード線７は、後述するメタル層６５，６６に接続され、ＡＰＤアレイ基板１０からの信号の読出しに用いられる。
　ＡＰＤアレイ基板１０は、ガイガーモードで動作する複数のＡＰＤ２０を有する。複数のＡＰＤ２０は、図４に示されているように、ＡＰＤアレイ基板１０の厚さ方向から見て当該半導体基板１１の光検出領域βに２次元配列されている。光検出領域βは、矩形状を有しており、ＡＰＤアレイ基板１０の厚さ方向から見て、回路基板５０の実装領域αと重なる。
　ＡＰＤアレイ基板１０は、化合物半導体からなるＮ型の半導体基板１１を有している。半導体基板１１は、主面１０Ａを形成するＩｎＰからなる基板１２を有する。基板１２上に、主面１０Ａ側から主面１０Ｂ側へ順に、ＩｎＰからなるバッファ層１３、ＩｎＧａＡｓＰからなる吸収層１４、ＩｎＧａＡｓＰからなる電界緩和層１５、ＩｎＰからなる増倍層１６が形成されている。吸収層１４は、ＩｎＧａＡｓからなってもよい。半導体基板１１は、ＧａＡｓ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＡｌＧａＡｓ，ＣｄＴｅ，又はＨｇＣｄＴｅなどから形成されてもよい。
　各ＡＰＤ２０は、図２及び図４に示されているように、ＡＰＤアレイ基板１０の厚さ方向から見て、絶縁部２１に囲まれている。各ＡＰＤ２０は、主面１０Ｂ側から増倍層１６に、不純物がドープされることによって形成されたＰ型のアクティブエリア２２を有している。ドープされる不純物は、たとえば、Ｚｎ（亜鉛）である。絶縁部２１は、たとえば、ウェットエッチング又はドライエッチングで形成されたトレンチ溝内に、ポリイミド(polyimide)膜を形成することで構成されている。アクティブエリア２２は、厚さ方向から見て円形状に形成されており、絶縁部２１は、アクティブエリア２２の縁に沿って円環状に形成されている。絶縁部２１は、ＡＰＤアレイ基板１０の厚さ方向において、半導体基板１１の主面１０Ｂ側から基板１２に達している。
　図５は、本実施形態の変形例に係る光検出装置に用いられるアバランシェフォトダイオードアレイ基板の一部を示す図である。図５に示されているように、アクティブエリア２２は、厚さ方向から見て略矩形状に形成されてもよい。ここで、略矩形状とは、角が丸みを帯びている矩形状である。これにより、アクティブエリア２２の角への電界の集中が抑制される。この場合、絶縁部２１は、略矩形状のアクティブエリア２２の縁に沿って環状に形成される。
　ＡＰＤアレイ基板１０は、絶縁層２３及び複数の電極パッド２４を有している。絶縁層２３は、主面１０Ｂ側において半導体基板１１を覆っている。電極パッド２４は、ＡＰＤ２０ごとに主面１０Ｂ側において半導体基板１１上に形成されており、アクティブエリア２２に接している。電極パッド２４は、絶縁層２３から露出しており、バンプ電極２５を通して、回路基板５０と接続されている。
　回路基板５０は、図２に示されているように、バンプ電極２５を通して、主面５０Ａ側でＡＰＤアレイ基板１０と接続されている。回路基板５０は、複数の出力ユニット３０を有している。複数の出力ユニット３０は、図６に示されているように、互いに並列に接続されて、１つのチャンネル４０を形成する。複数の出力ユニット３０の各々は、ＡＰＤアレイ基板１０に設けられている各ＡＰＤ２０に直列に接続されている。各出力ユニット３０は、互いに並列に接続されたパッシブクエンチング素子３１と容量素子３２とを有する。パッシブクエンチング素子３１及び容量素子３２は、いずれもＡＰＤ２０と直列に接続されている。
　図７は、本実施形態の変形例に係る光検出装置に用いられる回路構成を説明するための図である。図７に示されているように、回路基板５０に複数のチャンネル４０が形成されてもよい。この場合、各チャンネル４０が、互いに並列に接続された複数の出力ユニット３０によって形成される。複数のチャンネル４０の少なくとも１つが、互いに並列に接続された複数の出力ユニット３０によって形成されていればよい。
　回路基板５０は、シリコン基板５１と、シリコン基板５１上に積層された配線層６１とを有している。図２に示されているように、シリコン基板５１は、主面５０Ｂ側から主面５０Ａ側へ順に、Ｐ＋層５２とＰ－層５３とＰ＋層５４とを有している。Ｐ＋層５２は、Ｐ－層５３に不純物をドープすることによって設けられている。Ｐ＋層５４は、Ｐ－層５３に不純物をドープすることによって設けられている。Ｐ－層５３にドープされる不純物は、たとえばボロンである。シリコン基板５１と配線層６１との間には、たとえば、熱酸化による素子分離工程で形成された酸化膜層６０が設けられている。Ｐ＋層５４は、酸化膜層６０から露出し、配線層６１と接している。
　配線層６１は、絶縁層６２と、グラウンド電極６３と、電極パッド６４と、メタル層６５，６６と、ビア６７，６８，６９，７０と、ポリシリコン層７１，７２，７３と、誘電体層７４とを有している。グラウンド電極６３、電極パッド６４、メタル層６５，６６、ビア６７，６８，６９，７０、ポリシリコン層７１，７２，７３、及び誘電体層７４は、ＡＰＤ２０ごとに設けられている。グラウンド電極６３、電極パッド６４、及びメタル層６５，６６は、同一の層に形成されている。換言すれば、グラウンド電極６３、電極パッド６４、及びメタル層６５，６６は、回路基板５０の厚み方向において、同一の高さに形成されている。
　絶縁層６２は、たとえば、ＳｉＯ２で形成されている。グラウンド電極６３、電極パッド６４、及びメタル層６５，６６は、たとえば、Ａｌ、ＡｌＣｕ、又はＡｌＳｉＣｕなどで形成されている。グラウンド電極６３、電極パッド６４、及びメタル層６５，６６は、同一材料で形成されてもよい。ビア６７，６８，６９，７０は、たとえば、Ｗ（タングステン）で形成されている。誘電体層７４は、たとえばＳｉＯ２又はＳｉ３Ｎ４で形成されている。
　配線層６１は、絶縁層６２に覆われている。シリコン基板５１のＰ＋層５４は、配線層６１の絶縁層６２からシリコン基板５１側に露出したビア６７に接続されている。Ｐ＋層５４は、ビア６７を通してグラウンド電極６３に接続されている。グラウンド電極６３は、回路基板５０の厚み方向において該グラウンド電極６３が配置された高さで、電極パッド６４、及びメタル層６５，６６に対して絶縁層６２を介して配置されている。グラウンド電極６３は、電極パッド６４、及びメタル層６５，６６に、直接、接続されていない。
　電極パッド６４は、絶縁層６２から露出し、バンプ電極２５を通してＡＰＤ２０に接続されている。電極パッド６４は、図８に示されているように、主面５０Ａ側で２次元配列されている。電極パッド６４は、ビア６８を通してポリシリコン層７１に接続されている。ポリシリコン層７１は、ビア６９を通してメタル層６５に接続されている。電極パッド６４は、回路基板５０の厚み方向において該電極パッド６４が配置された高さで、メタル層６５，６６に対して絶縁層６２を介して配置されている。電極パッド６４は、メタル層６５，６６に、直接、接続されていない。ポリシリコン層７１は、第１ポリシリコン層に含まれる。
　ポリシリコン層７１は、パッシブクエンチング素子３１を構成している。上述した構成によって、パッシブクエンチング素子３１は、バンプ電極２５、電極パッド６４、及びビア６８を通して、ＡＰＤ２０に直列に接続されている。すなわち、ＡＰＤ２０からのパルス信号は、バンプ電極２５、電極パッド６４、及びビア６８を通してパッシブクエンチング素子３１に入力される。パッシブクエンチング素子３１に入力された上記パルス信号は、パッシブクエンチング素子３１、ビア６９及びメタル層６５を通して、チャンネル４０から出力される。
　電極パッド６４は、回路基板５０の厚み方向において該電極パッド６４が配置された高さで、メタル層６６と接続されている。メタル層６６は、ビア７０を通してポリシリコン層７２に接続されている。ポリシリコン層７２は、誘電体層７４の上に積層されている。誘電体層７４は、ポリシリコン層７３の上に積層されている。ポリシリコン層７３は、不図示のビアを通して、メタル層６５に接続されている。ポリシリコン層７１とポリシリコン層７３とは、回路基板５０の厚み方向において同一高さに形成されている。ポリシリコン層７１とポリシリコン層７２とが、回路基板５０の厚み方向において同一高さに形成されてもよい。ポリシリコン層７２は、第３ポリシリコン層に含まれる。ポリシリコン層７３は、第２ポリシリコン層に含まれる。
　ポリシリコン層７２、誘電体層７４、及びポリシリコン層７３は、容量素子３２を構成している。上述した構成によって、容量素子３２は、バンプ電極２５、電極パッド６４、及びビア６８を通して、ＡＰＤ２０に直列に接続されている。すなわち、ＡＰＤ２０からのパルス信号は、バンプ電極２５、電極パッド６４、及びビア６８を通して容量素子３２のポリシリコン層７２に入力される。容量素子３２のポリシリコン層７２に上記パルス信号が入力されたことに応じて、容量素子３２のポリシリコン層７３からパルス信号が出力される。容量素子３２から出力されたパルス信号は、不図示のビア及びメタル層６５を通して、チャンネル４０から出力される。
　パッシブクエンチング素子３１及び容量素子３２は、いずれも、電極パッド６４とメタル層６５に電気的に接続されている。したがって、パッシブクエンチング素子３１及び容量素子３２は、互いに並列に接続されている。
　次に、図９から図１１を参照して、光検出装置１の作用効果について説明する。図９は、ＡＰＤ２０から出力されるパルス信号を示している。図９に示されているように、ＡＰＤ２０からのパルス信号２６は、ファストパルス２７とリチャージパルス２８とに分けられる。ファストパルス２７は、パルス信号のピーク値を有するパルス成分である。リチャージパルス２８は、ファストパルス２７が検出された後に検出されファストパルス２７よりも長いパルス幅を有する成分である。
　図１０は、出力ユニット３０から容量素子３２を取り除き、パッシブクエンチング素子３１の抵抗値をパラメータとして、ＡＰＤ２０から出力されるパルス信号の波形を示している。図１０は、縦軸の単位を電流（Ａ）とし、横軸の単位を時間（ｓ）とした整数グラフである。データａ，ｂ，ｃ，ｄは、それぞれ異なる抵抗値を有するパッシブクエンチング素子３１を出力ユニット３０に設けた場合のパルス信号のデータである。データａ，ｂ，ｃ，ｄの順で、より高い抵抗値を有するパッシブクエンチング素子３１が設けられている。
　図１０に示されているように、パッシブクエンチング素子３１の抵抗値が小さいほど、リチャージパルス２８の傾斜が急である。リチャージパルス２８の傾斜が急であるほど、クエンチに要する時間が短く、ＡＰＤ２０で光を検出できないデッドタイムが短い。抵抗値が大きいパッシブクエンチング素子３１を用いることで、ラッチングカレント等の発生を抑制した適切なクエンチングを実現することができる。しかし、抵抗値が大きいほどデッドタイムが増加する。
　パッシブクエンチング素子３１の抵抗値に応じて、当該パッシブクエンチング素子３１に接続されたＡＰＤ２０からのパルス信号のパルス幅も変わる。図１０に示されているように、パッシブクエンチング素子３１の抵抗値が大きいほど、パッシブクエンチング素子３１に直列に接続されたＡＰＤ２０のデッドタイムが増加する。したがって、適切なクエンチングとデッドタイムの低減とを両立し、光検出感度及び光検出時間分解能を確保するために、最適な抵抗値のパッシブクエンチング素子３１を有する回路設計が求められている。
　光検出装置１では、パッシブクエンチング素子３１及び容量素子３２を有する複数の出力ユニット３０が、ＡＰＤアレイ基板１０とは別体の回路基板５０に設けられている。このため、複数の出力ユニット３０がＡＰＤアレイ基板１０に配置される場合に比べて、複数の出力ユニット３０を形成できるスペースが拡大され得る。したがって、複数の出力ユニット３０の設計が容易になり得る。
　複数の出力ユニット３０が、ＡＰＤアレイ基板１０とは別体の回路基板５０に設けられているため、ＡＰＤ２０の構成と出力ユニット３０との間に生じる寄生容量が低減され得る。ＡＰＤアレイ基板１０と別の製造プロセスを用いることも可能である。ＡＰＤアレイ基板１０及び回路基板５０のそれぞれに適した製造プロセスを使うことができることからも、複数の出力ユニット３０の設計が容易になり得る。
　図１１は、パッシブクエンチング素子３１を一定の値とし、容量素子３２の静電容量をパラメータとして、ＡＰＤ２０から出力されるパルス信号の波形を示している。図１１は、縦軸の単位を電流（Ａ）とし、横軸の単位を時間（ｓ）とした片変数グラフである。データａは、出力ユニット３０から容量素子３２を取り除いた場合のパルス信号のデータである。データｂ，ｃ，ｄは、それぞれ異なる静電容量を有する容量素子３２を出力ユニット３０に設けた場合のパルス信号のデータである。データｂ，ｃ，ｄの順で、より高い静電容量を有する容量素子３２が設けられている。
　図１１に示されているように、容量素子３２を設けることで、ファストパルス２７のピーク値が向上する。容量素子３２の静電容量が高いほど、ファストパルス２７のピーク値は大きい。したがって、容量素子３２を設けることで、複数のＡＰＤ２０からのパルス信号の時間分解能が向上する。ファストパルス２７のピーク値が大きいほど、複数のＡＰＤ２０からのパルス信号が容易に検出され得る。
　光検出装置１では、少なくとも１つのＡＰＤ２０に直列に接続されていると共にパッシブクエンチング素子３１と並列に接続されている容量素子３２を有している。上記構成によれば、図１１を用いて説明した特性により、容量素子３２の静電容量によって、容量素子３２と直列に接続されたＡＰＤ２０からのパルス信号のピーク値が向上され得る。したがって、複数のＡＰＤ２０からのパルス信号が検出され易く、光検出時間分解能が向上し得る。光検出装置１は、所望の光検出感度と光検出時間分解能とを実現しつつ、入射フォトン数を計数できる。
　化合物半導体からなるＡＰＤアレイ基板１０において複数のＡＰＤ２０がガイガーモードで動作する構成では、各ＡＰＤ２０に与える電界強度を低減することで、ノイズの影響が抑制され得る。
　光検出装置１は、回路基板５０上に設けられたポリシリコン層７１，７３と、ポリシリコン層７３上に設けられた誘電体層７４と、誘電体層７４上に設けられたポリシリコン層７２と、を備える。パッシブクエンチング素子３１は、ポリシリコン層７１によって形成され、容量素子３２は、ポリシリコン層７３、誘電体層７４、及びポリシリコン層７２によって形成される。ポリシリコン層７１は、回路基板５０の厚み方向において、ポリシリコン層７２又はポリシリコン層７３と同一の高さに形成される。この場合、簡易な製造工程で上記複数の出力ユニット３０が形成され得る。
　以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　たとえば、パッシブクエンチング素子３１は、ポリシリコン層７１の代わりに、金属薄膜によって形成されてもよい。容量素子３２は、ポリシリコン層７２，７３の代わりに、２つのメタル層から形成されてもよい。この場合、容量素子３２は、２つの平行なメタル層が誘電体層７４を挟んだ構成を有する。
　１…光検出装置、１０…ＡＰＤアレイ基板、２０…ＡＰＤ、３０…出力ユニット、３１…パッシブクエンチング素子、３２…容量素子、４０…チャンネル、５０…回路基板、７１，７２，７３…ポリシリコン層、７４…誘電体層。

Claims (2)

  1. 　光検出装置であって、
    　ガイガーモードで動作する複数のアバランシェフォトダイオードが２次元配列されている、化合物半導体からなるアバランシェフォトダイオードアレイ基板と、
    　前記アバランシェフォトダイオードアレイ基板が実装されている回路基板と、を備え、
    　前記回路基板は、互いに並列に接続されて、少なくとも１つのチャンネルを形成する複数の出力ユニットを有し、
    　各前記出力ユニットは、前記複数のアバランシェフォトダイオードの少なくとも１つと直列に接続されたパッシブクエンチング素子と、前記少なくとも１つのアバランシェフォトダイオードと直列に接続されていると共に前記パッシブクエンチング素子と並列に接続されている容量素子とを有する。
  2. 　請求項１に記載の光検出装置であって、
    　前記パッシブクエンチング素子は、前記回路基板に設けられた第１ポリシリコン層によって形成され、
    　前記容量素子は、前記回路基板に設けられた第２ポリシリコン層と、前記第２ポリシリコン層上に積層された誘電体層と、前記誘電体層上に積層された第３ポリシリコン層とによって形成され、
    　前記第１ポリシリコン層は、前記回路基板の厚み方向において、前記第２ポリシリコン層又は前記第３ポリシリコン層と同一の高さに形成されている。
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