KR20130072090A - 반도체 집적회로 - Google Patents

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Abstract

유입된 정전기로부터 내부회로를 보호하기 위한 반도체 집적회로에 관한 것으로, 제1 전압을 공급받기 위한 제1 패드에 접속된 제1 라인; 제2 전압을 공급받기 위한 제2 패드에 접속된 제2 라인; 플로팅(floating) 상태의 제3 라인; 신호를 입출력하기 위한 제3 패드와 제3 라인 사이에 제1 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 제3 패드와 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제1 정전기 방전부; 제1 및 제3 라인 사이에 제2 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 제1 및 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제2 정전기 방전부; 및 제2 및 제3 라인 사이에 제3 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 제2 및 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제3 정전기 방전부를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이며, 특히 정전기 방전 보호회로에 관한 것이다.
일반적으로, 정전기 방전(Electro-Static : ESD) 현상은 상호 절연되어 있던 물체가 접촉할 때 양 물체 간에 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 말한다. 따라서 정전기에 의한 전류가 반도체 집적회로의 내부 회로를 통해서 흐르면, 내부 회로는 치명적인 손상(예 : 트랜지스터의 절연막 파괴, 저항의 접합 파괴 등)이 우려된다. 그러므로, 정전기에 의한 전류가 반도체 집적회로의 내부회로를 파괴하지 않고 흐를 수 있는 정전기 방전 경로를 마련할 필요가 있다.
한편, 정전기 방전 현상은 전하가 방전되는 방향에 따라 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 집적회로의 전위보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 집적회로의 전위보다 낮은 경우이다. 전자의 경우는 정전기 방전에 의한 전류가 외부 물체로부터 반도체 집적회로로 흐르고, 후자인 경우는 정전기 방전에 의한 전류가 반도체 집적회로에서 외부 물체로 흐르게 된다. 예컨대, 반도체 집적회로의 정전기 방전 현상은 다음과 같이 이루어진다. 첫째로, 사람이나 장비 등이 반도체 집적회로와 접촉이 일어날 때, 반도체 집적회로의 입력 핀 또는 출력 핀을 통해 많은 양의 전하가 순간적으로 반도체 집적회로로 흐르는 경우가 발생할 수 있다. 둘째로, 내부에 전하가 축적된 반도체 집적회로가 인쇄 회로 기판 등에 장착되거나 또는 운송 과정에서 핀이 외부 물체에 접촉할 때 내부에 축적된 많은 양의 전하가 외부로 방전되는 경우가 발생할 수 있다.
참고적으로, 정전기 방전에 관한 여러 현상을 'HBM(Human Body Model)', 'MM(Machine Model)' 및 'CDM(Charged Device Model)'으로 모델링하고 있다. 'HBM'은, 사람에 의한 정전기 방전 모델로, 인체에서 발생된 정전기가 순간적으로 반도체 집적회로를 통해 방전되는 모델을 말한다. 'MM'은, 장비에 의한 정전기 방전 모델로, 대전된 공작대 또는 기구에 의하여 발생된 정전기가 순간적으로 반도체 집적회로를 통해 방전되는 모델을 말한다. 'CDM'은, 제품 조립 과정에서 패키지에 +/- 전하가 대전되어 발생하는 정전기 방전 모델로, 반도체 집적회로 내에 하전되어 있던 전하가 어느 순간에 외부로 방전되는 모델을 말한다.
도 1에는 종래기술의 일예에 따른 반도체 집적회로(100)가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 집적회로(100)는 고전압 패드(101), 저전압 패드(102) 및 입출력 패드(103) 사이에 발생한 정전기를 방전시켜 정전기로부터 내부회로(104, 105, 106)를 보호하기 위한 정전기 방전 보호회로(107, 108, 109)를 포함한다.
여기서, 정전기 방전 보호회로(107, 108, 109)는 제1 및 제2 정전기 방전부(107, 108)와 클램핑부(109)를 포함한다. 그리고, 정전기 방전 보호회로(107, 108, 109)는 반도체 집적회로(100)가 노말 동작을 수행할 때 반도체 집적회로(100)의 노말 동작에 영향을 미치지 않도록 디스에이블되며, 고전압 패드(101), 저전압 패드(102) 및 입출력 패드(103)를 통해 정전기가 유입될 때 인에이블되어 정전기 방전 동작을 수행한다. 예컨대, 상기와 같은 동작을 수행하는 정전기 방전 보호회로(107, 108, 109)는 도 2에 도시된 바와 같이 구현될 수 있다. 도 2를 참조하면, 제1 및 제2 정전기 방전부(107, 108)는 각각 다이오드(D1, D2)를 포함하고, 클램핑부(109)는 캐패시터(C1), 저항(R1) 및 NMOS 트랜지스터(N1)를 포함하여 구성된다.
그러나, 상기와 같은 구성을 가지는 반도체 집적회로(100)는 입출력 패드(103)에 병렬로 접속된 제1 및 제2 정전기 방전부(107, 108)의 접합 캐패시턴스로 인하여 고속 동작이 불리한 문제점이 있으며, 입출력 패드(103)마다 구비되는 클램핑부(109)에 의하여 큰 면적을 차지하는 문제점이 있다.
이에, 상기와 같은 문제점을 해결하기 위하여 종래에는 다음과 같은 기술이 개발되었다.
도 3에는 종래기술에 따른 다른 예의 반도체 집적회로가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 반도체 집적회로(200)는 고전원 라인(PL11)과, 저전원 라인(PL12)과, 플로팅(floating) 상태의 정전기 방전 버스라인(BL11)과, 내부회로(201)에 접속된 입출력 패드(202)와, 입출력 패드(202)와 정전기 방전 버스라인(BL11) 사이에 접속된 제1 및 제2 정전기 보호부(203, 204)와, 고전원 라인(PL11)과 정전기 방전 버스라인 사이에 접속된 제3 정전기 보호부(205)와, 저전원 라인(PL12)과 정전기 방전 버스라인(BL11) 사이에 접속된 제4 정전기 보호부(206)를 포함한다.
여기서, 제1 정전기 보호부(203)는 애노드 단자가 정전기 방전 버스라인(BL11)에 접속되고 캐소드 단자가 입출력 패드(202)에 접속된 다이오드(D11)를 포함하고, 제2 정전기 보호부(204)는 애노드 단자가 입출력 패드(202)에 접속되고 캐소드 단자가 정전기 방전 버스라인(BL11)에 접속된 다이오드(D12)를 포함한다. 그리고, 제3 정전기 보호부(205)는 게이트와 소오스가 정전기 방전 버스라인(BL11)에 접속되고 드레인이 고전원 라인(PL11)에 접속된 NMOS 트랜지스터(N11)를 포함한다. 또한, 제4 정전기 보호부(206)는 게이트와 소오스가 저전원 라인(PL12)에 접속되고 드레인이 정전기 방전 버스라인(BL11)에 접속된 NMOS 트랜지스터(N12)를 포함한다.
상기와 같은 구성을 가지는 반도체 집적회로(200)는 정전기 방전 버스라인(BL11)을 이용하여 정전기 방전 경로를 항상 고전원 라인(PL11) 또는 저전원 라인(PL12)으로 형성하도록 구성함으로써 종래에 비하여 정전기 보호성능이 감소되지 않으면서도 면적이 줄어들고, 아울러 정전기 방전 경로마다 직렬로 접속된 제1 내지 제4 정전기 보호부(203, 204, 205, 206)에 의하여 입출력 패드(202)에 반영되는 접합 캐패시턴스를 줄일 수 있다.
한편, 도 4에는 종래기술에 따른 또 다른 예의 반도체 집적회로가 블록 구성도로 도시되어 있다. 이때, 도 4에 도시된 반도체 집적회로는 도 3에 도시된 반도체 집적회로에 비하여 면적 및 입출력 패드에 반영되는 접합 캐패시턴스를 더욱 감소시킨 기술이 개시된다.
도 4를 참조하면, 반도체 집적회로(300)는 고전압 라인(PL21)과, 저전압 라인(PL22)과, 저전압 라인(PL22)과 연결되는 분기 경로를 포함하는 정전기 방전 버스라인(BL21)과, 캐소드가 정전기 방전 버스라인(BL21)에 접속되고 애노드가 입출력 패드(301)에 접속된 다수의 PN 다이오드(302)와, 캐소드가 입출력 패드(301)에 접속되고 애노드가 정전기 방전 버스라인(BL21)과 저전압 라인(PL22)에 접속된 NP 다이오드(303)와, 드레인이 고전압 라인(PL21)에 접속되고 게이트 및 소오스가 정전기 방전 버스라인(BL21)에 접속된 NMOS 트랜지스터(304)를 포함한다.
상기와 같은 구성을 가지는 반도체 집적회로(300)는 정전기 방전 버스라인(BL21)과 입출력 패드(301)에 사이에 다수의 PN 다이오드(302)를 직렬 연결함으로써 누설전류(leakage current)가 감소되고, PN 다이오드(302)의 직렬 접속에 따른 등가 캐패시턴스가 감소하게 되어서 입출력 패드(302)에 반영되는 접합 캐패시턴스가 감소되며, 정전기 방전 버스라인(BL21)과 저전압 라인(PL22)이 연결되는 노드와 입출력 패드(301) 사이에 연결된 NP 다이오드(303)가 종래의 클램핑부를 대신함으로써 면적이 감소된다.
그러나, 상기의 반도체 집적회로들(200, 300)은 다음과 같은 문제점이 있다.
상기의 반도체 집적회로들(200, 300)을 고전압 환경에 적용하면, 누설전류 등의 문제를 극복하기 위하여 다이오드(203, 204, 302)가 체인(chain)을 이루는 개수도 그에 비례하여 증가하여야 한다. 따라서, 고전압 환경일수록 다이오드(203, 204, 302)에 의한 면적 증가가 불가피한 문제점이 있다.
본 발명은 고전압 환경에 적용 가능하며 정전기로부터 내부회로를 보호하기 위한 회로의 면적이 최소화된 반도체 집적회로를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 입출력 패드에 반영되는 접합 캐패시턴스를 최소화하면서도 정전기로부터 내부회로를 보호하기 위한 회로를 설계시 예측이 용이한 반도체 집적회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 유입된 정전기로부터 내부회로를 보호하기 위한 반도체 집적회로에 관한 것으로, 제1 전압을 공급받기 위한 제1 패드에 접속된 제1 라인; 제2 전압을 공급받기 위한 제2 패드에 접속된 제2 라인; 플로팅(floating) 상태의 제3 라인; 신호를 입출력하기 위한 제3 패드와 제3 라인 사이에 제1 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 제3 패드와 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제1 정전기 방전부; 제1 및 제3 라인 사이에 제2 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 제1 및 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제2 정전기 방전부; 및 제2 및 제3 라인 사이에 제3 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 제2 및 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제3 정전기 방전부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 전압을 공급받기 위한 제1 패드; 제1 패드에 접속된 제1 라인; 제2 전압을 공급받기 위한 제2 패드; 제2 패드에 접속된 제2 라인; 플로팅(floating) 상태의 제3 라인; 내부회로와 외부회로 사이에서 신호를 입출력하기 위한 제3 패드; 제3 라인에 게이트, 소오스, 기판(substrate)이 접속되고 제3 패드에 드레인이 접속된 제1 NMOS 트랜지스터; 제3 라인에 게이트, 소오스, 기판이 접속되고 제1 라인에 드레인이 접속된 제2 NMOS 트랜지스터; 및 제3 라인에 게이트, 소오스, 기판이 접속되고 제2 라인에 드레인이 접속된 제3 NMOS 트랜지스터를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 제1 전압을 공급받기 위한 제1 패드; 제1 패드에 접속된 제1 라인; 제2 전압을 공급받기 위한 제2 패드; 제2 패드에 접속된 제2 라인; 플로팅(floating) 상태의 제3 라인; 내부회로와 외부회로 사이에서 신호를 입출력하기 위한 제3 패드; 제3 라인에 드레인이 접속되고 제3 패드에 게이트, 소오스, 기판(substrate)이 접속된 제1 NMOS 트랜지스터; 제3 라인에 드레인이 접속되고 제1 라인에 게이트, 소오스, 기판이 접속된 제2 NMOS 트랜지스터; 및 제3 라인에 드레인이 접속되고 제2 라인에 게이트, 소오스, 기판이 접속된 제3 NMOS 트랜지스터를 포함한다.
정전기 방전부에 구비되는 스위칭 소자를 다이오드 대신에 MOS 트랜지스터를 이용함으로써 고전압 환경에 대응하여 추가로 구비되는 스위칭 소자의 개수를 최소화할 수 있다. 따라서, 고전압 환경일수록 정전기 방전부로 인하여 늘어나는 면적을 최소화할 수 있는 효과가 있다.
또한, 정전기로부터 내부회로를 보호하기 위한 회로가 모든 정전기 방전 모드에 대하여 동일한 턴온 시점 - 동작전압이 동일함 - 을 가지고 동작함으로써 정전기 방전 예측이 용이하면서도 입출력 패드에 반영되는 접합 트랜지스터를 최소화할 수 있는 효과가 있다.
도 1은 종래기술에 따른 일예의 반도체 집적회로의 구성도이다.
도 2는 도 1에 도시된 제1 및 제2 정전기 방전부와 클램핑부의 내부 구성도이다.
도 3은 종래기술에 따른 다른 예의 반도체 집적회로의 구성도이다.
도 4는 종래기술에 따른 또 다른 예의 반도체 집적회로의 구성도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성도이다.
도 6은 NMOS 트랜지스터의 기생 바이폴라 동작시 턴온 특성을 보인 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5에는 본 발명의 제1 실시예에 따른 반도체 집적회로가 블록 구성도로 도시되어 있다.
도 5를 참조하면, 반도체 집적회로(400)는 전원전압(VDD)을 공급받기 위한 전원전압 패드(401)와, 전원전압 패드(401)에 접속된 전원전압 라인(PL31)과, 접지전압(VSS)을 공급받기 위한 접지전압 패드(402)와, 접지전압 패드(402)에 접속된 접지전압 라인(PL32)과, 플로팅(floating) 상태의 정전기 방전 버스라인(BL31)과, 내부회로(403)와 외부회로(도면에 미도시) 사이에서 신호를 입출력하기 위한 입출력 패드(404)와, 입출력 패드(404)와 정전기 방전 버스라인(BL31) 사이에 제1 공통 라인(CL31)을 통해 접속되며 정전기 방전 모드에 따라 입출력 패드(404)와 정전기 방전 버스라인(BL31) 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제1 정전기 방전부(405)와, 전원전압 라인(PL31)과 정전기 방전 버스라인(BL31) 사이에 제2 공통 라인(CL32)을 통해 접속되며 정전기 방전 모드에 따라 전원전압 라인(PL31)과 정전기 방전 버스라인(BL31) 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제2 정전기 방전부(406)와, 정전기 방전 버스라인(BL31)과 접지전압 라인(PL32) 사이에 제3 공통 라인(CL33)을 통해 접속되며 정전기 방전 모드에 따라 정전기 방전 버스라인(BL31)과 접지전압 라인(PL32) 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제3 정전기 방전부(407)를 포함한다.
여기서, 제1 정전기 방전부(405)는 정전기 방전 버스라인(BL31)에 게이트, 소오스, 기판(substrate)이 접속되고 상기 제3 패드에 드레인이 접속된 제1 NMOS 트랜지스터(N31)를 포함하여 구성되고, 제2 정전기 방전부(406)는 정전기 방전 버스라인(BL31)에 게이트, 소오스, 기판이 접속되고 전원전압 라인(PL31)에 드레인이 접속된 제2 NMOS 트랜지스터(N32)를 포함하여 구성되며, 제3 정전기 방전부(407)는 정전기 방전 버스라인(BL31)에 게이트, 소오스, 기판이 접속되고 접지전원 라인(PL32)에 드레인이 접속된 제3 NMOS 트랜지스터(N33)를 포함하여 구성된다.
이와 같이 구성되는 제1 내지 제3 정전기 방전부(405, 406, 407)는 정전기 방전 모드에 따라 이종 접합 트랜지스터(BJT) 또는 다이오드로 턴온되며, 정전기 방전 모드에 대응하여 두 개씩 짝을 이뤄 정전기 방전 경로를 제공한다.
일단, 정전기 방전 모드는 입출력 패드(404)를 통해 유입된 정전기를 전원전압 패드(401)로 방전시키기 위한 제1 방전 모드와, 전원전압 패드(401)를 통해 유입된 정전기를 입출력 패드(404)로 방전시키기 위한 제2 방전 모드와, 입출력 패드(404)를 통해 유입된 정전기를 접지전압 패드(402)로 방전시키기 위한 제3 방전 모드와, 접지전압 패드(402)를 통해 유입된 정전기를 입출력 패드(404)로 방전시키기 위한 제4 방전 모드를 포함한다.
따라서, 제1 방전 모드 시에는 상기 제1 정전기 방전부(405)가 이종 접합 트랜지스터(BJT)로 턴온되고 제2 정전기 방전부(406)가 다이오드로 턴온되고, 제2 방전 모드 시에는 제2 정전기 방전부(406)가 이종 접합 트랜지스터(BJT)로 턴온되고 제1 정전기 방전부(405)가 다이오드로 턴온되고, 제3 방전 모드 시에는 제1 정전기 방전부(405)가 이종 접합 트랜지스터(BJT)로 턴온되고 제3 정전기 방전부(407)가 다이오드로 턴온되며, 제4 방전 모드 시에는 제3 정전기 방전부(407)가 이종 접합 트랜지스터(BJT)로 턴온되고 제1 정전기 방전부(405)가 다이오드로 턴온된다.
한편, 테스트 모드시 정전기 방전 모드는 전원전압 패드(401)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 양(+)의 전압을 인가하는 "VDD positive mode"와, 전원전압 패드(401)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 음(-)의 전압을 인가하는 "VDD negative mode"와, 접지전압 패드(402)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 양(+)의 전압을 인가하는 "VSS positive mode"와, 접지전압 패드(402)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 음(-)의 전압을 인가하는 "VSS negative mode"를 포함한다. 여기서, "VDD positive mode"의 방전 경로는 상기의 제1 방전 모드와 같고, "VDD negative mode"의 방전 경로는 상기의 제2 방전 모드와 같고, "VSS positive mode"의 방전 경로는 상기의 제3 방전 모드와 같으며, "VSS negative mode"의 방전 경로는 상기의 제4 방전 모드와 같다.
앞서 살펴본 바와 같이, 반도체 집적회로(400)는 제1 내지 제4 방전 모드에서 두 개의 정전기 방전부(405, 406)(405, 407)가 방전 경로를 제공함에 따라 모든 방전 모드에서 동일한 턴온 시점(이종 접합 트랜지스터(BJT) 턴온 + 다이오드 턴온)을 가질 수 있다. 이는 모든 방전 모드에서 동작전압이 동일하다는 의미이며, 그렇기 때문에 정전기 방전 예측시 용이하다. 또한, 모든 방전 모드에서 제공되는 방전 경로에는 2개의 기생 캐패시터가 직렬로 연결되므로, 입출력 패드(404)에 반영되는 접합 캐패시턴스가 최소화된다.
한편, 제1 정전기 방전부(405)는 하나의 제1 NMOS 트랜지스터(N31)를 포함하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 고전압 환경에 따라 둘 이상의 제1 NMOS 트랜지스터(N31)를 포함할 수도 있다. 제1 NMOS 트랜지스터의 기생 바이폴라 동작시 턴온 전압은 도 6에 도시된 바와 같이 "6V" 근방임을 알 수 있다. 따라서, "6V" 이하의 고전압 환경에서는 제1 NMOS 트랜지스터(N31)를 하나 구비하고, "12V" 이하의 고전압 환경에서는 제1 NMOS 트랜지스터(N31)를 2개 구비하고, "18V" 이하의 고전압 환경에서는 제1 NMOS 트랜지스터(N31)를 3개 구비함으로써 누설전류(leakage current)를 최소화할 수 있다. 이때, 제1 NMOS 트랜지스터(N31)는 고전압 환경일수록 구비되는 개수가 비례하여 늘어나지만, 종래기술(도 3, 도 4)에 구비되는 다이오드에 비하여 늘어나는 면적을 최소화할 수 있다. 만약 다이오드의 턴온 전압이 "1V"라 하면, 다이오드가 6개 구비되어야 "6V"의 턴온 전압을 가지므로, 고전압 환경일수록 다이오드의 개수가 기하급수적으로 증가한다. 따라서, 본 발명은 종래기술에 비하여 고전압 환경에서 면적이 최소화된다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 집적회로(400)의 동작을 설명한다.
이때, 제1 내지 제4 방전 모드는 앞서 설명한 바와 같이 "VDD positive mode", "VDD negative mode", "VSS positive mode" 및 "VSS negative mode"에 각각 대응하므로, 이하에서는 "VDD positive mode", "VDD negative mode", "VSS positive mode" 및 "VSS negative mode"에 대하여 각각 설명하기로 한다.
"VDD positive mode"에서는 전원전압 패드(401)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 양의 정전기에 대응하는 고전압(예:+2000V)을 인가함에 따라 제1 정전기 방전부(405)가 이종 접합 트랜지스터(BJT)로 턴온되고 제2 정전기 방전부(406)가 다이오드로 턴온되면서, 정전기 전류가 전원전압 패드(401)로 방전된다.
"VDD negative mode"에서는 전원전압 패드(401)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 음의 정전기에 대응하는 저전압(예:-2000V)을 인가함에 따라 제2 정전기 방전부(406)가 이종 접합 트랜지스터(BJT)로 턴온되고 제1 정전기 방전부(405)가 다이오드로 턴온되면서, 정전기 전류가 입출력 패드(404)로 방전된다.
"VSS positive mode"에서는 접지전압 패드(402)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 양의 정전기에 대응하는 고전압(예:+2000V)을 인가함에 따라 제1 정전기 방전부(405)가 이종 접합 트랜지스터(BJT)로 턴온되고 제3 정전기 방전부(407)가 다이오드로 턴온되면서, 정전기 전류가 접지전압 패드(402)로 방전된다.
"VSS negative mode"에서는 접지전압 패드(402)를 접지전압(VSS)단에 연결한 상태에서 입출력 패드(404)를 통해 음의 정전기에 대응하는 저전압(예:-2000V)을 인가함에 따라 제3 정전기 방전부(407) 이종 접합 트랜지스터(BJT)로 턴온되고 제1 정전기 방전부(405)가 다이오드로 턴온되면서, 정전기 전류가 입출력 패드(404)로 방전된다.
이와 같은 본 발명의 제1 실시예에 따르면, 모든 정전기 방전 모드에서 2개의 정전기 방전부가 방전 경로를 제공함에 따라 동일한 턴온 시점 - 동작전압이 동일함 - 을 가지고 동작함으로써 정전기 방전 예측이 용이하면서도 입출력 패드에 반영되는 접합 트랜지스터를 최소화할 수 있는 이점이 있다, 또한, 정전기 방전부에 구비되는 스위칭 소자를 다이오드 대신에 NMOS 트랜지스터를 이용함으로써 고전압 환경에 대응하여 추가로 구비되는 스위칭 소자의 개수를 최소화하여 늘어나는 면적을 최소화할 수 있는 효과가 있다.
한편, 본 발명의 제1 실시예에서는 제1 내지 제4 방전 모드에서 2개의 정전기 방전부가 방전 경로를 제공할 때 앞 단의 정전기 방전부가 이종 접합 트랜지스터(BJT)로 동작하고 뒷 단의 정전기 방전부가 다이오드로 동작하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 앞 단의 정전기 방전부가 다이오드로 동작하고 뒷 단의 정전기 방전부가 이종 접합 트랜지스터(BJT)로 동작할 수도 있다. 다시 말해, 제1 내지 제3 정전기 방전부에 포함된 NMOS 트랜지스터의 소오스와 드레인이 서로 반대로 접속되어도 앞서 설명한 본 발명의 동작을 동일하게 수행할 수 있다. 이는 도 7에 도시되어 있다.
도 7에는 본 발명의 제2 실시예에 따른 반도체 집적회로(500)가 도시되어 있다.
도 7을 참조하면, 반도체 집적회로(500)는 전원전압(VDD)을 공급받기 위한 전원전압 패드(501)와, 전원전압 패드(501)에 접속된 전원전압 라인(PL41)과, 접지전압(VSS)을 공급받기 위한 접지전압 패드(502)와, 접지전압 패드(502)에 접속된 접지전압 라인(PL42)과, 플로팅(floating) 상태의 정전기 방전 버스라인(BL41)과, 내부회로(503)와 외부회로(도면에 미도시) 사이에서 신호를 입출력하기 위한 입출력 패드(504)와, 정전기 방전 버스라인(BL41)에 드레인이 접속되고 입출력 패드(504)에 게이트, 소오스, 기판(substrate)이 접속된 제1 NMOS 트랜지스터(N41)와, 정전기 방전 버스라인(BL41)에 드레인이 접속되고 전원전압 라인(PL41)에 게이트, 소오스, 기판이 접속된 제2 NMOS 트랜지스터(N42)와, 정전기 방전 버스라인(BL41)에 드레인이 접속되고 접지전압 라인(PL42)에 게이트, 소오스, 기판이 접속된 제3 NMOS 트랜지스터(N43)를 포함한다.
상기와 같은 구성을 가지는 반도체 집적회로(500)는 앞서 설명한 바와 같이 본 발명의 제1 실시예에 비하여 제1 내지 제3 NMOS 트랜지스터(N41, N42, N43)의 소오스와 드레인만이 서로 반대로 접속될 뿐, 전반적인 동작과 이점은 본 발명의 제1 실시예와 동일함을 알 수 있다. 이에, 설명의 편의를 위하여 본 발명의 제2 실시예에 따른 반도체 집적회로(500)의 동작 및 이점에 대한 설명은 생략하도록 한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
400 : 반도체 집적회로 401 : 전원전압 패드
402 : 접지전압 패드 403 : 내부회로
404 : 입출력 패드 405 : 제1 정전기 방전부
406 : 제2 정전기 방전부 407 : 제3 정전기 방전부
PL31 : 전원전압 라인 PL32 : 접지전압 라인
BL31 : 정전기 방전 버스라인 CL31 : 제1 공통 라인
CL32 : 제2 공통 라인 CL33 : 제3 공통 라인

Claims (20)

  1. 제1 전압을 공급받기 위한 제1 패드에 접속된 제1 라인;
    제2 전압을 공급받기 위한 제2 패드에 접속된 제2 라인;
    플로팅(floating) 상태의 제3 라인;
    신호를 입출력하기 위한 제3 패드와 상기 제3 라인 사이에 제1 공통 라인을 통해 접속되며, 정전기 방전 모드에 따라 상기 제3 패드와 상기 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제1 정전기 방전부;
    상기 제1 및 제3 라인 사이에 제2 공통 라인을 통해 접속되며, 상기 정전기 방전 모드에 따라 상기 제1 및 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제2 정전기 방전부; 및
    상기 제2 및 제3 라인 사이에 제3 공통 라인을 통해 접속되며, 상기 정전기 방전 모드에 따라 상기 제2 및 제3 라인 사이에서 양방향의 정전기 방전 경로를 제공하기 위한 제3 정전기 방전부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 제1 내지 제3 정전기 방전부는 상기 정전기 방전 모드에 대응하여 임의의 두 개씩 짝을 이뤄 상기 정전기 방전 경로를 제공하는 반도체 집적회로.
  3. 제2항에 있어서,
    상기 정전기 방전 경로를 제공하는 임의의 두 개의 정전기 방전부는 상기 정전기 방전 모드에 대응하여 모두 동일한 동작전압을 가지는 반도체 집적회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 정전기 방전 모드는 상기 제3 패드를 통해 유입된 정전기를 상기 제1 패드로 방전시키기 위한 제1 방전 모드와, 상기 제1 패드를 통해 유입된 정전기를 상기 제3 패드로 방전시키기 위한 제2 방전 모드와, 상기 제3 패드를 통해 유입된 정전기를 상기 제2 패드로 방전시키기 위한 제3 방전 모드와, 상기 제2 패드를 통해 유입된 정전기를 상기 제3 패드로 방전시키기 위한 제4 방전 모드를 포함하는 반도체 집적회로.
  5. 제1 전압을 공급받기 위한 제1 패드;
    상기 제1 패드에 접속된 제1 라인;
    제2 전압을 공급받기 위한 제2 패드;
    상기 제2 패드에 접속된 제2 라인;
    플로팅(floating) 상태의 제3 라인;
    내부회로와 외부회로 사이에서 신호를 입출력하기 위한 제3 패드;
    상기 제3 라인에 게이트, 소오스, 기판(substrate)이 접속되고 상기 제3 패드에 드레인이 접속된 제1 NMOS 트랜지스터;
    상기 제3 라인에 게이트, 소오스, 기판이 접속되고 상기 제1 라인에 드레인이 접속된 제2 NMOS 트랜지스터; 및
    상기 제3 라인에 게이트, 소오스, 기판이 접속되고 상기 제2 라인에 드레인이 접속된 제3 NMOS 트랜지스터
    를 포함하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 제1 내지 제3 NMOS 트랜지스터는 정전기 방전 모드에 따라 이종 접합 트랜지스터(BJT) 또는 다이오드로 턴온되는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 제1 내지 제3 NMOS 트랜지스터는 상기 정전기 방전 모드에 대응하여 두 개씩 짝을 이뤄 정전기 방전 경로를 제공하는 반도체 집적회로.
  8. 제6항 또는 제7항에 있어서,
    상기 정전기 방전 모드는 상기 제3 패드를 통해 유입된 정전기를 상기 제1 패드로 방전시키기 위한 제1 방전 모드와, 상기 제1 패드를 통해 유입된 정전기를 상기 제3 패드로 방전시키기 위한 제2 방전 모드와, 상기 제3 패드를 통해 유입된 정전기를 상기 제2 패드로 방전시키기 위한 제3 방전 모드와, 상기 제2 패드를 통해 유입된 정전기를 상기 제3 패드로 방전시키기 위한 제4 방전 모드를 포함하는 반도체 집적회로.
  9. 제8항에 있어서,
    상기 제1 방전 모드 시에는 상기 제1 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되고 상기 제2 NMOS 트랜지스터가 상기 다이오드로 턴온되는 반도체 집적회로.
  10. 제8항에 있어서,
    상기 제2 방전 모드 시에는 상기 제2 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되고 상기 제1 NMOS 트랜지스터가 상기 다이오드로 턴온되는 반도체 집적회로.
  11. 제8항에 있어서,
    상기 제3 방전 모드 시에는 상기 제1 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되고 상기 제3 NMOS 트랜지스터가 상기 다이오드로 턴온되는 반도체 집적회로.
  12. 제8항에 있어서,
    상기 제4 방전 모드 시에는 상기 제3 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되고 상기 제1 NMOS 트랜지스터가 상기 다이오드로 턴온되는 반도체 집적회로.
  13. 제1 전압을 공급받기 위한 제1 패드;
    상기 제1 패드에 접속된 제1 라인;
    제2 전압을 공급받기 위한 제2 패드;
    상기 제2 패드에 접속된 제2 라인;
    플로팅(floating) 상태의 제3 라인;
    내부회로와 외부회로 사이에서 신호를 입출력하기 위한 제3 패드;
    상기 제3 라인에 드레인이 접속되고 상기 제3 패드에 게이트, 소오스, 기판(substrate)이 접속된 제1 NMOS 트랜지스터;
    상기 제3 라인에 드레인이 접속되고 상기 제1 라인에 게이트, 소오스, 기판이 접속된 제2 NMOS 트랜지스터; 및
    상기 제3 라인에 드레인이 접속되고 상기 제2 라인에 게이트, 소오스, 기판이 접속된 제3 NMOS 트랜지스터
    를 포함하는 반도체 집적회로.
  14. 제13항에 있어서,
    상기 제1 내지 제3 NMOS 트랜지스터는 정전기 방전 모드에 따라 이종 접합 트랜지스터(BJT) 또는 다이오드로 턴온되는 반도체 집적회로.
  15. 제14항에 있어서,
    상기 제1 내지 제3 NMOS 트랜지스터는 상기 정전기 방전 모드에 대응하여 두 개씩 짝을 이뤄 정전기 방전 경로를 제공하는 반도체 집적회로.
  16. 제14항 또는 제15항에 있어서,
    상기 정전기 방전 모드는 상기 제3 패드를 통해 유입된 정전기를 상기 제1 패드로 방전시키기 위한 제1 방전 모드와, 상기 제1 패드를 통해 유입된 정전기를 상기 제3 패드로 방전시키기 위한 제2 방전 모드와, 상기 제3 패드를 통해 유입된 정전기를 상기 제2 패드로 방전시키기 위한 제3 방전 모드와, 상기 제2 패드를 통해 유입된 정전기를 상기 제3 패드로 방전시키기 위한 제4 방전 모드를 포함하는 반도체 집적회로.
  17. 제16항에 있어서,
    상기 제1 방전 모드 시에는 상기 제1 NMOS 트랜지스터가 상기 다이오드로 턴온되고 상기 제2 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되는 반도체 집적회로.
  18. 제16항에 있어서,
    상기 제2 방전 모드 시에는 상기 제2 NMOS 트랜지스터가 상기 다이오드로 턴온되고 상기 제1 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되는 반도체 집적회로.
  19. 제16항에 있어서,
    상기 제3 방전 모드 시에는 상기 제1 NMOS 트랜지스터가 상기 다이오드로 턴온되고 상기 제3 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되는 반도체 집적회로.
  20. 제16항에 있어서,
    상기 제4 방전 모드 시에는 상기 제3 NMOS 트랜지스터가 상기 다이오드로 턴온되고 상기 제1 NMOS 트랜지스터가 상기 이종 접합 트랜지스터(BJT)로 턴온되는 반도체 집적회로.
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