CN101587889B

CN101587889B - 静电放电保护电路的晶体管布局

Info

Publication number: CN101587889B
Application number: CN2008101079161A
Authority: CN
Inventors: 王世钰; 吕佳伶; 陈彦宇; 刘玉莲; 卢道政
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2008-05-21
Filing date: 2008-05-21
Publication date: 2010-08-18
Anticipated expiration: 2028-05-21
Also published as: CN101587889A

Abstract

本发明公开了一种静电放电保护电路的晶体管布局，包括：第一导电型衬底、第二导电型环状阱区、二第一导电型掺杂区与至少一第二导电型金属氧化物半导体晶体管。其中，第二导电型环状阱区配置于第一导电型衬底中。二第一导电型掺杂区配置于由第二导电型环状阱区所围绕的第一导电型衬底中。另外，第二导电型金属氧化物半导体晶体管配置于二第一导电型掺杂区之间的第一导电型衬底上。

Description

静电放电保护电路的晶体管布局

技术领域

本发明是有关于一种静电放电保护电路，且特别是有关于一种静电放电保护电路的晶体管布局。

背景技术

静电放电(electrostatic discharge，ESD)为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如，当在地毯上行走的人体、在封装集成电路的机器或测试集成电路的仪器等常见的带电体，接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。

为了防止集成电路因静电放电现象而损坏，在集成电路中都会加入静电放电保护元件的设计。一般而言，静电放电保护元件有许多的设计方式，其中一种常见的方式就是利用金属氧化物半导体(metaloxide semiconductor，MOS)晶体管来布局，以达到静电放电保护的作用。而现行利用MOS晶体管作为静电放电保护元件的技术通常是透过MOS晶体管底下所产生寄生双载子接面晶体管的导通来排放静电放电电流。此外，藉由衬底触发(substrate trigger)技术可提高衬底偏压以降低静电放电保护元件的触发电压。由于电阻与电压成正比，因此，通常业界在设计静电放电保护元件的布局时，经常以阱区、浅沟道隔离结构(shallow trench isolation，STI)或场氧化层(field oxide，FOX)来增加衬底电阻，以藉由衬底电阻的增加来提高衬底偏压，进而改善静电放电防护能力。

但是，上述利用高电阻来帮助静电放电防护能力的方式，也会造成在正常操作时保护元件本身的衬底电位不稳定，进而影响保护元件在正常操作时的运作能力。另一方面，对于静电放电保护元件而言，若没有适当的布局安排或特殊的设计，当遭受到静电放电的冲击下，往往会造成不均匀的导通(turn on)现象，而影响静电放电防护能力。

因此，如何设计及制作出适当的静电放电保护元件布局，且必须不影响元件的正常操作，已成为业界极力发展的重要课题之一。

发明内容

有鉴于此，本发明的主要目的在于提供一种静电放电保护电路的晶体管布局，能够藉由增加衬底电流，进而提高衬底偏压，改善习知的不均匀导通现象，以提高静电放电防护能力。

本发明提出一种静电放电保护电路的晶体管布局，其包括：第一导电型衬底、第二导电型环状阱区、二第一导电型的第一掺杂区、与至少一第二导电型金属氧化物半导体晶体管。其中，第二导电型环状阱区配置于第一导电型衬底中。二第一导电型的第一掺杂区配置于由第二导电型环状阱区所围绕的第一导电型衬底中。另外，至少一第二导电型金属氧化物半导体晶体管配置于二第一导电型的第一掺杂区之间的第一导电型衬底上，第二导电型金属氧化物半导体晶体管具有一源极、一栅极与一漏极。其中，第二导电型环状阱区与漏极耦接一第一电压源。第一导电型的第一掺杂区的其中之一与源极耦接一第二电压源。第一导电型的第一掺杂区的另一耦接一衬底触发电路。

依照本发明的一实施例所述的静电放电保护电路的晶体管布局，上述的第一导电型为P型，第二导电型为N型。

依照本发明的一实施例所述的静电放电保护电路的晶体管布局，上述的第一导电型为N型，第二导电型为P型。

依照本发明的一实施例所述的静电放电保护电路的晶体管布局，其可进一步包括一隔离结构，配置于第二导电型环状阱区、二第一导电型的第一掺杂区与第二导电型金属氧化物半导体晶体管之间。其中，隔离结构例如是浅沟道隔离结构或场氧化层。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，当晶体管布局接收到一正的静电电流时，漏极、第一导电型衬底与源极构成寄生双载子接面晶体管，以释放该正的静电电流。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，当晶体管布局接收到一负的静电电流时，与第二电压源耦接的第一导电型的第一掺杂区分别与漏极以及与其相邻的第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

在一实施例中，还可包括有第一导电型的第二掺杂区，其配置于第二导电型环状阱区外侧的第一导电型衬底中。而且，当晶体管布局接收到负的静电电流时，第一导电型的第二掺杂区与第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

本发明另提出一种静电放电保护电路的晶体管布局，其包括：第一导电型衬底、第二导电型环状阱区、二第一导电型的第一掺杂区、至少一第一导电型的第二掺杂区、与至少二第二导电型金属氧化物半导体晶体管。其中，第二导电型环状阱区配置于第一导电型衬底中。二第一导电型的第一掺杂区配置于第二导电型环状阱区所围绕的第一导电型衬底中。第一导电型的第二掺杂区配置于二第一导电型的第一掺杂区之间。至少二第二导电型金属氧化物半导体晶体管分别配置于二第一导电型的第一掺杂区与第一导电型的第二掺杂区之间的第一导电型衬底上。二第二导电型金属氧化物半导体晶体管均具有一源极、一栅极与一漏极。其中，第二导电型环状阱区与该漏极耦接第一电压源，二第一导电型的第一掺杂区与源极耦接第二电压源，第一导电型的第二掺杂区耦接一衬底触发电路。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，上述的第一导电型为P型，第二导电型为N型。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，上述的第一导电型为N型，第二导电型为P型。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，其可进一步包括一隔离结构，其配置于第二导电型环状阱区、二第一导电型的第一掺杂区、第一导电型的第二掺杂区以及二第二导电型金属氧化物半导体晶体管之间。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，当晶体管布局接收到一负的静电电流时，各第一导电型的第一掺杂区分别与相邻的各漏极以及与其相邻的第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

在一实施例中，还可包括有第一导电型的第三掺杂区，其配置于第二导电型环状阱区外侧的第一导电型衬底中。而且，当晶体管布局接收到负的静电电流时，第一导电型的第三掺杂区与第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

在静电放电保护电路的晶体管布局中，第二导电型金属氧化物半导体晶体管以及作为衬底触发电流进入端与接受端的第一导电型掺杂区均设置在第二导电型环状阱区内。而这样的布局设计，可藉由第二导电型环状阱区限制衬底触发电流的流动路经，以增加衬底电流，进而提高衬底偏压，改善静电放电保护电路的晶体管的不均匀导通现象并降低静电放电保护元件的触发电压。另一方面，在第二导电型环状阱区外侧的第一导电型衬底中，也可设置有第一导电型的掺杂区，以帮助释放反向的静电电流路径。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A为依照本发明的第一实施例所绘示的静电放电保护电路的晶体管布局的俯视示意图。

图1B为绘示沿图1A中的剖面线I-I’的剖面示意图。

图2A为第一实施例的静电放电保护电路的晶体管布局遭到正的静电电流的袭击下的静电放电路径的示意图。

图2B为第一实施例的静电放电保护电路的晶体管布局遭到负的静电电流的袭击下的静电放电路径的示意图。

图3为依照本发明的第二实施例所绘示的静电放电保护电路的晶体管布局的示意图。

图3A为第二实施例的静电放电保护电路的晶体管布局遭到正的静电电流的袭击下的静电放电路径的示意图。

图3B为第二实施例的静电放电保护电路的晶体管布局遭到负的静电电流的袭击下的静电放电路径的示意图。

【主要元件符号说明】

100：第一导电型衬底

102a、102b：第二导电型环状阱区

104、106、114、116、118、120、122、124、126：第一导电型掺杂区

108、110、111a～111d：第二导电型金属氧化物半导体晶体管

108a、110a、141a～141d：栅极

108b、110b、131a～131d：源极

109、132a、132c：漏极

112：隔离结构

具体实施方式

在以下的实施例中，是以第一导电型为P型，而第二导电型为N型来说明，但熟习该项技术者应知，亦可以将第一导电型置换成N型，将第二导电型置换成P型。

第一实施例

图1A为依照本发明的第一实施例所绘示的静电放电保护电路的晶体管布局的俯视示意图。图1B为绘示沿图1A中的剖面线I-I’的剖面示意图。

请参照图1A与图1B，静电放电保护电路的晶体管布局包括：第一导电型衬底100、第二导电型环状阱区102a、102b、二第一导电型的第一掺杂区104、106与至少一个第二导电型金属氧化物半导体晶体管。在此实施例中，以二个第二导电型金属氧化物半导体晶体管108、110为例来做详细说明，但并非用以限定本发明，本发明并不对第二导电型金属氧化物半导体晶体管的数量做特别的限制。上述“第一导电型的第一掺杂区”在后续的描述时以“第一导电型掺杂区”的简称来表示。

其中，第一导电型衬底100例如是P型衬底。第二导电型环状阱区102a、102b配置于第一导电型衬底100中，其例如是N型环状阱区。在本实施例中，第二导电型环状阱区102a、102b例如是指同一个第二导电型环状阱区。

二第一导电型掺杂区104、106，配置于由第二导电型环状阱区102a、102b所围绕的第一导电型衬底100中。二第一导电型掺杂区104、106例如是p+掺杂区。而且，第一导电型掺杂区104、106的其中之一是与衬底触发电路连接。在本实施例中，以第一导电型掺杂区104连接衬底触发电路。

另外，第二导电型金属氧化物半导体晶体管108、110配置于第一导电型掺杂区104、106之间的第一导电型衬底100上。第二导电型金属氧化物半导体晶体管108、110例如是N型金属氧化物半导体晶体管。第二导电型金属氧化物半导体晶体管108主要包括一栅极108a、一源极108b以及一漏极109，而另一第二导电型金属氧化物半导体晶体管110主要包括一栅极110a、一源极110b以及一漏极109。在此实施例中，漏极109是作为第二导电型金属氧化物半导体晶体管108、110的共享漏极。在本实施例中，亦于图式中绘示出一般的金属氧化物半导体晶体管所具有的，配置在栅极下方的栅介电层、配置在栅极与栅介电层侧壁的间隙壁以及配置在间隙壁下方的浅掺杂区，然这些结构为本领域的技术人员所熟知，于此则不再特别标示出来且不再赘述。

本实施例的静电放电保护电路的晶体管布局中，第二导电型环状阱区102a、102b与漏极109耦接第一电压源(V₁)，而第一导电型掺杂区106与源极108b、110b耦接第二电压源(V₂)。

另外，要说明的是，在本实施例中，第二导电型金属氧化物半导体晶体管108、110与第一导电型掺杂区104、106之间会设置有隔离结构112，而第一导电型掺杂区104、106与第二导电型环状阱区102a、102b之间也会设置有隔离结构112，以避免不正常的电性连接。隔离结构112例如是浅沟道隔离结构(shallow trench isolation，STI)，或者是场氧化层(field oxide，FOX)。

值得注意的是，在静电放电保护电路的晶体管布局中，第二导电型金属氧化物半导体晶体管108、110以及第一导电型掺杂区104、106被设置在第二导电型环状阱区102a、102b内，且此第一导电型掺杂区104、106位于邻近第二导电型环状阱区102a、102b的两侧。当衬底触发电流由其中一个与衬底触发电路耦接的第一导电型掺杂区进入时，衬底触发电流会因第二导电型环状阱区的结构布局限制，而由另一个第一导电型掺杂区流出，以使衬底电流增加，进而提高衬底偏压，以有助于改善静电放电保护电路的晶体管的不均匀导通(turn on)现象。

在另一实施例中，静电放电保护电路的晶体管布局还可进一步包括有第一导电型的第二掺杂区114、116，其配置于第二导电型环状阱区102a、102b的外侧的衬底100中。在此实施例中，第一导电型的第二掺杂区114、116为如图1A所示的环状掺杂区。当然，其亦可例如是由配置在第二导电型环状阱区102a、102b两侧的二掺杂区构成(未绘示)，或者，第一导电型的第二掺杂区也可以是仅配置在第二导电型环状阱区102a、102b的其中一侧的单一个掺杂区(未绘示)。第一导电型的第二掺杂区114、116例如是p+掺杂区。同样地，“第一导电型的第二掺杂区”在后续的描述是以“第一导电型掺杂区”的简称来表示。在此，第一导电型掺杂区114、116耦接第二电压源(V₂)。另外，第二导电型环状阱区102a与第一导电型掺杂区114之间，以及第二导电型环状阱区102b与第一导电型掺杂区116之间也会设置有隔离结构112，以避免不正常的电性连接。

接下来，说明第一实施例的静电放电保护电路的晶体管布局的运作。图2A为静电放电保护电路的晶体管布局遭到正的静电电流的袭击下的静电放电路径的示意图。图2B为静电放电保护电路的晶体管布局遭到负的静电电流的袭击下的静电放电路径的示意图。

请参照图2A，当遭到正的静电电流的袭击时，会使衬底触发电流由与衬底触发电路连接的第一导电型掺杂区104进入，而开启静电放电保护电路的保护机制。更详言之，于静电放电保护电路的晶体管布局处于被施加正向偏压(顺向偏压)的状态下，亦即是在第一电压源(V₁)上施加正电压，而第二电压源(V₂)接地，第二导电型金属氧化物半导体晶体管108、110底下分别会寄生有由漏极109、第一导电型衬底100与源极108b构成以及由漏极109、第一导电型衬底100与源极110b构成的两个npn双载子接面晶体管，R代表第一导电型衬底100的电阻值。衬底触发电流会由第一导电型掺杂区104进入，导通上述的npn双载子接面晶体管，而静电电流将可经由这两个npn双载子接面晶体管释放出去，且衬底触发电流会由一型掺杂区106流出。

请参照图2B，静电放电保护电路的晶体管布局处于被施加反向偏压(逆向偏压)的状态下，亦即是在第一电压源(V₁)上施加负电压，而第二电压源(V₂)接地，负的静电电流将可利用由第一导电型掺杂区106与漏极109、第一导电型掺杂区106与第二导电型环状阱区102b构成的两个PN二极管而释放出去。另外，在一实施例中，负的静电放电路径还可包括由第一导电型掺杂区114与第二导电型环状阱区102a、第一导电型掺杂区116与第二导电型环状阱区102b构成的两个PN二极管，其可帮助将负的的静电电流释放出去。

简而言之，寄生双载子接面晶体管的释放正的静电电流仅在PN接面崩溃时始发生，然而如果提高衬底偏压，则可降低该NPN的触发电压。本发明的概念为当晶体管布局接收到一正的静电电流时，衬底触发电路会作动产生一由衬底触发电流进入端至衬底触发电流接收端的衬底触发电流，以提高衬底偏压，进而协助上述寄生双载子接面晶体管的生成，以释放该正的静电电流。

第二实施例

请参照图3，本实施例的静电放电保护电路的晶体管布局与第一实施例的布局类似，惟主要差异在于：在第二导电型环状阱区102a、102b所围绕的区域内，包括有二第一导电型的第一掺杂区118、120、至少一个第一导电型的第二掺杂区122、至少二个第二导电型的第一金属氧化物半导体晶体管。在此实施例中，以四个第二导电型金属氧化物半导体晶体管111a～111d为例来做详细说明，但并非用以限定本发明，本发明并不对第二导电型金属氧化物半导体晶体管的数量做特别的限制。上述“第一导电型的第一、第二掺杂区”在后续的描述时均以“第一导电型掺杂区”的简称来表示。

其中，二第一导电型掺杂区118、120配置于由第二导电型环状阱区102a、102b所围绕的第一导电型衬底100中，第一导电型掺杂区122配置于二第一导电型掺杂区之间118、120，而第一导电型掺杂区118、120、122例如是p+掺杂区。第一导电型掺杂区122与衬底触发电流路连接。

第二导电型金属氧化物半导体晶体管111a～111d分别配置于第一导电型掺杂区118、120、122之间的第一导电型衬底100上，且这些第二导电型金属氧化物半导体晶体管111a～111d分别具有源极131a～131d、栅极141a～141d，且第二导电型金属氧化物半导体晶体管111a与111b共享漏极132a，第二导电型金属氧化物半导体晶体管111c与111d共享漏极132c。第二导电型金属氧化物半导体晶体管111a～111d为N型金属氧化物半导体晶体管。要说明的是，第一导电型掺杂区118与122之间，以及第一导电型掺杂区120与122之间均具有至少一个第二导电型金属氧化物半导体晶体管即可，且二区域内的第二导电型金属氧化物半导体晶体管数量可相同或不同。在本实施例中，以第一导电型掺杂区118与122之间，以及第一导电型掺杂区120与122之间具有2个第二导电型金属氧化物半导体晶体管为例来说明。

在另一实施例中，静电放电保护电路的晶体管布局还可进一步包括有第一导电型的第三掺杂区124、126，其配置于第二导电型环状阱区102a、102b的外侧的衬底100中。第一导电型的第二掺杂区124、126例如是p+掺杂区。第一导电型的第三掺杂区124、126可例如是环状掺杂区，当然其亦可例如是由配置在第二导电型环状阱区102a、102b两侧的二掺杂区构成(未绘示)，或者是仅配置在第二导电型环状阱区102a、102b的其中一侧的一掺杂区构成(未绘示)。同样地，“第一导电型的第二掺杂区”在后续的描述是以“第一导电型掺杂区”的简称来表示。

当然，在第二导电型金属氧化物半导体晶体管111a～111d、第二导电型环状阱区102a、102b与第一导电型掺杂区118、120、122、124、126之间也会设置有隔离结构112，以避免不正常的电性连接。

另外，本实施例的静电放电保护电路的晶体管布局的运作，可参阅图3A与图3B，其与第一实施例的晶体管布局的运作类似，于此不再赘述。

综上所述，在本发明的静电放电保护电路的晶体管布局中，其布局设计是利用第二导电型环状阱区限制衬底触发电流的流动路经，以增加衬底电流，进而提高衬底偏压，改善静电放电保护电路的晶体管的不均匀导通现象。另外，在第二导电型环状阱区外侧的第一导电型衬底中，设置有第一导电型的掺杂区，亦可帮助释放反向的静电电流路径。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定的范围为准。

Claims

1.一种静电放电保护电路的晶体管布局，其特征在于，包括：

一第一导电型衬底；

一第二导电型环状阱区，配置于该第一导电型衬底中；

二第一导电型的第一掺杂区，配置于由该第二导电型环状阱区所围绕的该第一导电型衬底中；以及

至少一第二导电型金属氧化物半导体晶体管，配置于该二第一导电型的第一掺杂区之间的该第一导电型衬底上，该第二导电型金属氧化物半导体晶体管具有一源极、一栅极与一漏极，

其中该第二导电型环状阱区与该漏极耦接一第一电压源，该第一导电型的第一掺杂区的其中之一与该源极耦接一第二电压源，该第一导电型的第一掺杂区的另一耦接一衬底触发电路。

2.根据权利要求1所述的静电放电保护电路的晶体管布局，其特征在于，其中该第一导电型为P型，该第二导电型为N型。

3.根据权利要求1所述的静电放电保护电路的晶体管布局，其特征在于，其中该第一导电型为N型，该第二导电型为P型。

4.根据权利要求1所述的静电放电保护电路的晶体管布局，其特征在于，进一步包括一隔离结构，其配置于该第二导电型环状阱区、该二第一导电型的第一掺杂区与该第二导电型金属氧化物半导体晶体管之间。

5.根据权利要求1所述的静电放电保护电路的晶体管布局，其特征在于，其中当该晶体管布局接收到一正的静电电流时，该漏极、该第一导电型衬底与该源极构成寄生双载子接面晶体管，以释放该正的静电电流。

6.根据权利要求1所述的静电放电保护电路的晶体管布局，其特征在于，其中当该晶体管布局接收到一负的静电电流时，与第二电压源耦接的该第一导电型的第一掺杂区分别与该漏极以及与其相邻的该第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

7.根据权利要求6所述的静电放电保护电路的晶体管布局，其特征在于，进一步包括一第一导电型的第二掺杂区，配置于该第二导电型环状阱区外侧的该第一导电型衬底中。

8.根据权利要求7所述的静电放电保护电路的晶体管布局，其特征在于，其中当该晶体管布局接收到该负的静电电流时，该第一导电型的第二掺杂区与该第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

9.一种静电放电保护电路的晶体管布局，其特征在于，包括：

一第一导电型衬底；

一第二导电型环状阱区，配置于该第一导电型衬底中；

二第一导电型的第一掺杂区，配置于该第二导电型环状阱区所围绕的该第一导电型衬底中；

至少一第一导电型的第二掺杂区，配置于该二第一导电型的第一掺杂区之间；以及

至少二第二导电型金属氧化物半导体晶体管，分别配置于该二第一导电型的第一掺杂区与该第一导电型的第二掺杂区之间的该第一导电型衬底上，该二第二导电型金属氧化物半导体晶体管均具有一源极、一栅极与一漏极，

其中该第二导电型环状阱区与该漏极耦接一第一电压源，该二第一导电型的第一掺杂区与该源极耦接一第二电压源，该第一导电型的第二掺杂区耦接一衬底触发电路。

10.根据权利要求9所述的静电放电保护电路的晶体管布局，其特征在于，其中该第一导电型为P型，该第二导电型为N型。

11.根据权利要求9所述的静电放电保护电路的晶体管布局，其特征在于，其中该第一导电型为N型，该第二导电型为P型。

12.根据权利要求9所述的静电放电保护电路的晶体管布局，其特征在于，进一步包括一隔离结构，其配置于该第二导电型环状阱区、该二第一导电型的第一掺杂区、该第一导电型的第二掺杂区以及该二第二导电型金属氧化物半导体晶体管之间。

13.根据权利要求9所述的静电放电保护电路的晶体管布局，其特征在于，其中当该晶体管布局接收到一正的静电电流时，该漏极、该第一导电型衬底与该源极构成寄生双载子接面晶体管，以释放该正的静电电流。

14.根据权利要求9所述的静电放电保护电路的晶体管布局，其特征在于，其中当该晶体管布局接收到一负的静电电流时，各该第一导电型的第一掺杂区分别与相邻的各该漏极以及与其相邻的该第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

15.根据权利要求14所述的静电放电保护电路的晶体管布局，其特征在于，进一步包括一第一导电型的第三掺杂区，配置于该第二导电型环状阱区外侧的该第一导电型衬底中。

16.根据权利要求15所述的静电放电保护电路的晶体管布局，其特征在于，其中当该晶体管布局接收到该负的静电电流时，该第一导电型的第三掺杂区与该第二导电型环状阱区构成PN二极管，以释放该负的静电电流。