CN103579224B - Esd保护 - Google Patents

Abstract

本发明公开了ESD保护。本公开的实施例涉及用于电子部件的两级保护装置，以保护防止瞬态干扰。瞬态干扰可以是电流或电压脉冲。瞬态干扰的示例是：静电放电（ESD）脉冲、与切换动作（接通和/或关断）相关的干扰。电子部件可以是半导体部件，并且可以包括一个或多个晶体管和/或集成电路。保护装置被连接至电子部件的至少第一接触部和第二接触部，并且被与要保护的部件基本上并联布置在第一接触部与第二接触部之间。保护装置包括具有至少一个二极管的至少一个第一级和通过至少一个电阻器与第一级分离的第二级。第二级包括至少一个二极管布置，所述至少一个二极管布置具有布置成阴极对阴极的至少两个背对背二极管。

Description

ESD保护

技术领域

本公开涉及防止静电瞬态干扰的保护（通常还称作ESD（静电放电）保护），其可以被特别地与电子半导体部件和集成电路一起使用。

背景技术

通常向半导体部件提供防止瞬态干扰的保护，以避免可能由高电压脉冲和/或高电流脉冲引起的对半导体部件的损坏，这些脉冲可能由静电电荷产生。这种瞬态干扰的一个示例是ESD脉冲。已知可用各种一级或两级系统来保护防止ESD脉冲。两级系统通常具有可以适应高电流但是具有高电压降的第一级。因此，为了保护敏感部件，提供与要保护的部件更接近的第二级；该第二级可以适应大大低于第一级的电流，但是具有较低的电压降。

发明内容

根据本公开的实施例的装置包括用于保护电子部件防止瞬态干扰的两级保护装置。瞬态干扰可以是电流或电压脉冲。瞬态干扰的示例可以是：静电放电（ESD）脉冲、与切换动作（接通和/或关断）相关的干扰。电子部件可以是半导体部件，并且可以包含一个或多个晶体管和/或集成电路。保护装置被连接至电子部件的至少第一接触部（contact）和一个第二接触部，并被与要保护的部件基本上并联地布置在第一接触部与第二接触部之间。保护装置包括具有至少一个二极管的至少一个第一级和通过至少一个电阻器与第一级分离的第二级。第二级包括至少一个二极管布置，所述至少一个二极管布置具有布置成阴极对阴极的至少两个背对背二极管。

第二级中的至少两个串联布置的二极管可以是布置成p-n-p配置的多晶硅二极管。这样，可以经济地将保护装置直接实施在半导体部件的半导体衬底上，所述半导体部件例如具有低漂移灵敏度。p+/n-/p+掺杂可能是有利的。

本公开的实施例还涉及用于保护电子部件防止瞬态干扰的装置。该保护装置与电子部件的至少第一接触部和第二接触部并联电连接，并且包括具有至少两个背对背多晶硅二极管的二极管布置。电子部件可以是半导体部件，并且所述至少两个背对背二极管可以被实施在半导体部件（4）的硅衬底中，其中所述二极管被布置成p-n-p配置。在p-n-p配置中，背对背多晶硅二极管被布置成阳极对阳极。

附图说明

一阅读下列描述和附图，本公开的主题就将变得被更清楚地理解。附图仅针对说明示例而被给出，并且不一定是按比例的。附图并不意图以任何方式限制由权利要求限定的本公开的范围。

图1示出ESD保护的第一示例；

图2示出p/n/p二极管的示例；

图3A和3B示出ESD保护的第二示例；

图4示出ESD保护的第三示例；以及

图5示出ESD保护的另一变型。

具体实施方式

一阅读本公开的示例的下列描述，本公开就将变得更清楚，这些示例是参照附图而给出的，仅出于示例的目的而被给出且不以任何方式限制本公开的范围。相同的附图标记被用于相同或类似的特征。

图1示出用于保护防止电压和/或电流脉冲的保护装置的示例。在静电放电的情况下或者通过电子部件4或外部部件的接通或关断的过程，这些脉冲可能出现在连接端子处。对示例和附图的描述涉及防止ESD脉冲和ESD电压的保护。对本领域技术人员来说应当显而易见的是，所描述的保护还适用于电压和/或电流脉冲的形式的任何其他类型的瞬态干扰，并且不限于ESD脉冲。保护装置可以被与任何电子电路或部件一起使用，但是对半导体部件4的保护来说特别有利。要保护的半导体部件4可以是例如单个晶体管、包括多个半导体部件的电路、或者集成电路。要保护的这些半导体部件将被共同地称作半导体部件或被简单地称作部件4。要保护的所有半导体部件4具有至少两个电端子或接触部（第一接触部41和第二接触部42），瞬态干扰可能发生在第一接触部41和第二接触部42之间，例如当这两个接触部直接延伸至外部并且如果例如一个人与这些接触部之一相接触。在集成电路的情况下，这两个接触部可以包括例如作为第一接触部41的输入和作为第二接触部42的地。在要保护的一个或多个场效应晶体管的情况下，第一接触部41可以是栅极端子，并且第二接触部42可以是漏极端子。在其中未提供ESD保护的情况（未示出）下，部件4的第一接触部41被直接连接至连接器面板或连接端子1，并且部件4的第二接触部42被直接连接至连接器面板或连接端子2。第一连接器面板或连接端子1和第二连接器面板或连接端子2形成外部连接或电接触，利用所述外部连接或电接触，可以从外部来接触和连接该部件。

为了保护部件4防止破坏性的高电压和/或电流，在第一连接端子1与第二连接端子2之间提供所谓的静电放电（ESD）保护以作为在部件4的上游连接的保护装置。常规上，电接触部之一（第二接触部42）将处于地电位，而另一接触部（第一接触部41）将被连接至半导体部件4的输入。在场效应晶体管的情况下，第一接触部41可以是例如栅极端子，以便保护栅极氧化物防止可能损坏或毁坏场效应晶体管的太高电压。这里，第一连接端子1和第二连接端子2提供外部连接或接触，从而从外部来接触和连接该部件和该保护装置。

保护装置包括具有第一电连接101和第二电连接102的第一级10。第一级10的第一连接101将第一级10的一侧与第一连接端子1电连接。第二连接102将第一级10的第二侧与要保护的部件4的第二接触部42电连接，并将该第二侧连接至第二连接端子2。在最简单的情况下，第一级10具有单个二极管11，该单个二极管11具有处于规定保护电压的击穿电压。如果例如由于静电电荷而在第一连接端子1上或在第一接触部41上相对于第二接触部42或第二连接端子2出现更高的电压，则二极管11击穿，并将电流从第一连接端子1传导至第二连接端子2。除单个二极管11外，还已知可与本公开进行组合的各种布置，例如具有多个二极管。至少如果未采用用于降低和控制电压的对策，则第一级10被设计成适应高电流强度，但是具有升高的电压降。

除第一级10外，根据图1的保护装置还包括第二级20，其中第二级包括第一电连接201和第二电连接202，以用于将第二级与要保护的部件4电连接，其中第二级与部件4并联连接。在输入侧的第一接触部41上，通过电阻器21将第二级20与第一级10分离，即在第一级10的第一连接101与第二级20的第一连接201之间布置电阻器21。第二级20的第一电连接201被直接连接至要保护的部件4的输入（第一接触部）。在另一侧上，第二级20的第二连接202被直接连接至第一级10的第二连接102。

第二级可以适应比第一级10更低的电流强度，但是第二级提供更低的电压降。至少第二级20（但是可选地还有第一级10）可以被集成到半导体部件中，因此，其可以被布置在相同半导体衬底上或相同芯片中。这样，ESD保护被更好地集成并在制造上更便宜。

第二级20可以包括至少两个背对背布置或连接的二极管22a和22b，以便能够在两个方向上都提供防止静电放电的保护。这由两个背对背二极管22a和22b的相对（背对背）布置来实现，二极管22a和22b被布置成阴极向着彼此而定向。这还可以在所定义的导通和击穿电压的情况下提供防止具有相反极性的过电压的有效保护，这可以在其中第二端子未被连接至地的情况下特别期望。可以利用多晶硅二极管在单个硅衬底上的p/n/p布置22并且以便宜的方式实现这两个背对背二极管22a和22b。对于便宜且紧凑的实施，可以在与要保护的半导体部件4自身相同的硅衬底上布置和集成多晶硅二极管的p/n/p布置22。

例如，如图2中所示，可以将多晶硅二极管的p/n/p布置22实施为p+/n-/p+背对背多晶硅二极管。即使当被在反方向上加压时，该布置也对漂移较不敏感。图2是在其中实施p+/n-/p+背对背多晶硅二极管的半导体的区的平面图。在第一p掺杂区222与第二p掺杂区226之间，提供n掺杂区224作为浮动区。第一p掺杂区222具有被直接电连接（即基本上在没有增大电阻的情况下）至要保护的部件4（参见图1）的第一输入接触部41的第一接触区221。第二p掺杂区226经由根据图1的示例中的第二接触区227连接至第二级20的第二连接202，并且从而连接至要保护的部件4的第二接触部42。在最简单的情况下，可以在没有插入附加部件的情况下完成该电连接；然而，可以提供其他部件，例如一个或多个正向偏置的二极管，如将在下面描述的那样。除所示出的多晶硅二极管的p/n/p布置22外，还可以布置附加二极管或其他部件，如将在下面描述的那样。

图3A和3B示出本公开的更扩展的示例。该示例对应于根据图1的示例，其中除了图1的p+/n-/p+背对背布置中的两个背对背二极管22a和22b外，附加的一个或多个正向电压降二极管23、24和25在正方向上接连地串联连接。在附加的正向电压降二极管23、24和25的情况下，可以减小漏电流，并且可以更精确地设置导通电压。

在图3A中，出于示例的目的，示出第一、第二和第三正向电压降二极管23、24和25。然而，可能存在仅一个正向电压降二极管或者串联连接的任何期望数目的正向电压降二极管，以便进一步减小漏电流并且更精确地设置导通电压。有利地，将正向电压降二极管23、24和25布置在两个背对背二极管22a和22b的一个阳极与第二级20的第二连接202之间。在该布置的情况下，两个背对背二极管22a和22b的另一阳极保持与要保护的部件的第一接触部41直接电接触，如上面参照图1所描述的那样。在正方向上布置正向电压降二极管23、24和25，使得它们允许电流向第二级20的第二连接202传递。

p+/n-/p+二极管的二极管22a在其阳极侧上与要保护的半导体部件4的第一端子41直接电接触，因此其中基本上没有电阻。在场效应晶体管的情况下，这通常是栅极端子。

正向电压降二极管23、24和25还可以是多晶硅二极管的形式，并且可以被实施在要保护的半导体部件4的硅衬底中，如在作为半导体部件4的MOSFET 40的示例的情况下在图3B中以剖视图所示的那样。直接紧邻MOSFET 40，保护装置的第二级20被实施在与MOSFET 40相同的衬底50中。衬底50可以由掺杂硅构成。MOSFET 40可以是惯常的MOSFET或不同的半导体部件。在所示的示例中，经由镀层84、经由作为第一接触部41的漏极端子或漏极接触部410将漏极区411与第二级20的多晶硅二极管的p/n/p布置22的第一接触区221相连接。这样，镀层84可以形成第二级的第一连接201，并且另外可以与电阻器21（在图3B中未示出）电接触。MOSFET 40还具有栅极60、本体区56和源极区421，源极区421经由接触区420被连接至镀层422。在该示例中，接触区420形成该部件的第二接触部42，被连接至第二级的第二连接202，并可以处于地电位（GND）。

取代漏极区411或除漏极区411外，栅极或源极区可以作为第一接触部而被连接至第二级20的多晶硅二极管的p/n/p布置22的第一接触区221。

第二级具有绝缘层205，绝缘层205可以是沟槽隔离（STI）的形式，并且在所示的示例中，绝缘层205被布置成紧邻漏极区411。在绝缘层205上，通过p掺杂区和n掺杂区的合适布置来布置多晶硅二极管的p/n/p布置22的两个背对背二极管22a和22b以及第二级的正向电压降二极管23、24和25。通过未被连接至彼此的镀层8a、8b、8c和8d将正向电压降二极管23、24和25连接至彼此并连接至p+/n-/p+二极管的二极管22b的阳极。p+/n-/p+二极管22的二极管22a的另一阳极被定向为向着半导体部件4。

如图3B中所示，整个第二级20（以及可选地还有第一级10（未示出））可以被集成到半导体部件4中，这实现了便宜的制造。

图4示出本公开的另一示例。该示例对应于图3A的示例，区别在于：第二级20具有第二并联支路30，该第二并联支路30具有一个或多个正向偏置的二极管32、33和34。与和背对背二极管22a和22b串联连接的正向电压降二极管23和24形成对比，这些二极管被定向为沿相反方向。正方向被定向为从第二连接202向第二级20的第一连接201，并且从而从第二端子42至部件4的第一端子41。在该布置的情况下，可以有效地还以相对于地电位（或端子2）的负极性来泄放（bleed off）或偏离ESD电压。在使用第二并联支路30中的多个串联连接的二极管32、33、34的情况下，有可能减小漏电流。另外，第二并联支路30中的二极管的数目可以被选择为使得在正常操作中，支路30具有比在两个背对背二极管22a和22b之上的路径中更高的击穿电压，以及使得在反向操作中，第二并联支路30中的串联连接的二极管32、33和34具有更低的电压。尽管在图4中示出在第二并联支路30中串联连接的三个二极管32、33和34，但是这种二极管的数目可以是适合于要求的任何期望数目。

并联支路30的二极管可以被制造为多晶硅二极管，并且可以被实施在要保护的半导体部件4的衬底中。这样，还在这种情况下，可以在半导体部件4的硅衬底中整体地制造整个第二级20以及可选地还有第一级10，这实现了便宜的制造。

尽管在该示例中结合两个正向电压降二极管23和24示出图4中的并联路径或支路30，但是还有可能将一个或多个正向偏置的二极管32、33和34的该并联支路30与根据图1的示例或根据图3A的示例进行组合。

在图5中示出本公开的另一示例。在该示例中，第一级10也具有两个背对背二极管12a和12b。第一级10的两个背对背二极管12a和12b也可以被实现为背对背布置中的p+/n-/p+多晶硅二极管，如参照图1和2针对第二级20所描述的那样。这样，还可以在第一级10中提供针对敏感部件4的便宜的ESD保护。第一级10的两个背对背二极管12a和12b还可以被布置在相同硅衬底中并被实施在相同部件4中。除了除在第二级20中提供上述两个背对背二极管22a和22b外还在第一级10中提供两个附加的背对背二极管12a和12b以外，还有可能单独在第一级10中提供两个背对背二极管12a和12b。如果单级系统10已经提供防止静电放电的足够保护，则这可能是足够的。

这里示出和描述的示例和组合纯粹是示例性的，并且可以将一个示例的特征与其他示例的特征进行组合，除非这被显式地排除。本领域技术人员将认识到用于在第一和/或第二级中特别以p+/n-/p+多晶硅二极管的形式组合两个背对背二极管的组合的附加可能性。例如，可以在要保护的部件中实施仅第二级，其中第一级是作为分离部件而提供的。同样有可能作为分离的部件提供所述的ESD保护布置或者p+/n-/p+多晶硅二极管中的一个或多个，然后可以将该分离部件连接至要保护的任何部件。

第一级10的第一连接101和第二连接102以及第二级20的第一连接201和第二连接202以及支路30的可能附加的连接301和302表示内部电连接、节点或端子，其用于在保护装置内的电连接。对于根据本公开的装置的使用来说，从外部可访问且可接触这些连接不是必要的。从外部的接触经由连接器面板或端子1和2进行。

术语“并联”和“串联”（或“串行”）始终与电配置相关，除非另有显式地说明。几何布置可以变化。所示出的示例不是按比例的。

Claims (10)

1.一种用于电子部件的保护装置，用于防止瞬态干扰的保护，其中所述保护装置被电连接至电子部件的至少第一接触部和第二接触部，以及其中所述保护装置包括：

-- 第一级，其具有至少一个二极管，其中第一级被连接至至少一个端子；

-- 第二级，其通过至少一个电阻器与第一级分离，并且被直接连接至第一接触部和第二接触部，其中第二级是针对比第一级更小的电流而适配的，

其中第二级具有包括两个背对背二极管的至少一个二极管布置，其中所述两个背对背二极管被布置成阴极对阴极，其中所述两个背对背二极管是布置成p-n-p配置的多晶硅二极管，以及

其中所述两个背对背二极管包括第一p型区与第二p型区之间的浮动n型区。

2.根据权利要求1所述的保护装置，其中，所述两个背对背二极管的一个阳极通过具有零电阻的连接而被连接至所述电子部件的第一接触部。

3.根据权利要求1所述的保护装置，其中，所述电子部件是硅半导体部件，并且至少两个背对背二极管被布置在所述部件的硅衬底上。

4.根据权利要求1所述的保护装置，其中，所述二极管布置包括布置成与所述两个背对背二极管串联的一个或多个另外的二极管。

5.根据权利要求1所述的保护装置，其中，所述二极管布置包括多个另外的二极管，所述多个另外的二极管在相对于彼此公共的方向上而定向并且被布置成与所述两个背对背二极管串联。

6.根据权利要求1所述的保护装置，其中，第二级包括一个或多个二极管，所述一个或多个二极管被与至少两个背对背二极管并联布置在所述电子部件的第一接触部和第二接触部之间。

7.根据权利要求6所述的保护装置，其中，与两个串联布置的二极管并联布置的一个或多个二极管是在向着第一接触部的方向上取向的。

8.根据权利要求6所述的保护装置，其中，与所述至少两个背对背二极管并联布置的一个或多个二极管是多晶硅二极管。

9.根据权利要求1所述的保护装置，其中，第一级包括布置成p-n-p配置的至少两个背对背多晶硅二极管，其中所述两个背对背多晶硅二极管包括第一p型区与第二p型区之间的浮动n型区。

10.一种用于保护半导体部件防止瞬态干扰的保护装置，其中所述保护装置包括具有与电子部件的至少第一接触部和第二接触部直接并联电连接的至少两个背对背多晶硅二极管的二极管布置，其中所述至少两个背对背多晶硅二极管以p-n-p配置被实施在所述半导体部件的硅衬底上，以及其中两个背对背多晶硅二极管包括第一p型区与第二p型区之间的浮动n型区。