JPH1140686A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1140686A JPH1140686A JP9196667A JP19666797A JPH1140686A JP H1140686 A JPH1140686 A JP H1140686A JP 9196667 A JP9196667 A JP 9196667A JP 19666797 A JP19666797 A JP 19666797A JP H1140686 A JPH1140686 A JP H1140686A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Abstract
(57)【要約】
【課題】出力回路のスペースを従来に比し格別大きくす
ることなしに静電気破壊に対する保護を充分に図った半
導体集積回路装置を提供する。 【解決手段】半導体集積回路装置は、ゲートが入力端子
に接続されソースが電源ラインに接続されドレインが出
力端子に接続されたＰチャンネルＭＯＳトランジスタ２
と、ゲートが前記入力端子に接続されソースがグランド
に接続されドレインが前記出力端子に接続されたＮチャ
ンネルＭＯＳトランジスタ３とからなるＣＭＯＳ構造の
出力回路を有する。トランジスタ２のソース・ドレイン
間に並列に形成された第１の保護ダイオードＤ１と；ベ
ースがグランドに接続されコレクタ・エミッタ間がトラ
ンジスタ２のソース・ドレイン間に並列となるように形
成された第１のＮＰＮトランジスタＱ１と；トランジス
タ３のソース・ドレイン間に並列に形成された第２の保
護ダイオードＤ２と；トランジスタ３のソース・ドレイ
ン間に並列となるように形成され出力端子５に異常な静
電気が印加された場合にのみ動作するサイリスタ回路１
２とを備える。
ることなしに静電気破壊に対する保護を充分に図った半
導体集積回路装置を提供する。 【解決手段】半導体集積回路装置は、ゲートが入力端子
に接続されソースが電源ラインに接続されドレインが出
力端子に接続されたＰチャンネルＭＯＳトランジスタ２
と、ゲートが前記入力端子に接続されソースがグランド
に接続されドレインが前記出力端子に接続されたＮチャ
ンネルＭＯＳトランジスタ３とからなるＣＭＯＳ構造の
出力回路を有する。トランジスタ２のソース・ドレイン
間に並列に形成された第１の保護ダイオードＤ１と；ベ
ースがグランドに接続されコレクタ・エミッタ間がトラ
ンジスタ２のソース・ドレイン間に並列となるように形
成された第１のＮＰＮトランジスタＱ１と；トランジス
タ３のソース・ドレイン間に並列に形成された第２の保
護ダイオードＤ２と；トランジスタ３のソース・ドレイ
ン間に並列となるように形成され出力端子５に異常な静
電気が印加された場合にのみ動作するサイリスタ回路１
２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ等の半導体集
積回路装置に関するものである。
積回路装置に関するものである。
【０００２】
【従来の技術】ＬＳＩ等の半導体集積回路装置におい
て、Ｉ／Ｏセルを構成する出力回路としてＣＭＯＳ構造
のものが使用されている。このような出力回路は出力端
子を介して外部から異常な静電気が与えられると、静電
破壊を起こすことがあるので、静電気に対する保護回路
が設けられる。
て、Ｉ／Ｏセルを構成する出力回路としてＣＭＯＳ構造
のものが使用されている。このような出力回路は出力端
子を介して外部から異常な静電気が与えられると、静電
破壊を起こすことがあるので、静電気に対する保護回路
が設けられる。
【０００３】図５に示す従来例において、Ｐチャンネル
ＭＯＳトランジスタ１０１とＮチャンネルＭＯＳトラン
ジスタ１０２が電源ライン１０６とグランドＧＮＤとの
間に接続されており、それらのゲートは入力端子１００
に、ドレインは出力端子１０３に接続されている。１０
４、１０５は保護用のダイオードであり、ダイオード１
０４は出力端子１０３に外部から異常な正の静電気が印
加されたときにＯＮして、その静電気を電源ライン１０
６へ逃がす働きをする。このとき、ダイオード１０５は
ＯＦＦである。
ＭＯＳトランジスタ１０１とＮチャンネルＭＯＳトラン
ジスタ１０２が電源ライン１０６とグランドＧＮＤとの
間に接続されており、それらのゲートは入力端子１００
に、ドレインは出力端子１０３に接続されている。１０
４、１０５は保護用のダイオードであり、ダイオード１
０４は出力端子１０３に外部から異常な正の静電気が印
加されたときにＯＮして、その静電気を電源ライン１０
６へ逃がす働きをする。このとき、ダイオード１０５は
ＯＦＦである。
【０００４】ダイオード１０５は出力端子１０３に異常
な負の静電気が印加されたときＯＮしてグランドから電
流を出力端子１０３へ流して出力端子１０３の静電気を
緩和する。これらの保護用のダイオード１０４、１０５
は、いずれも半導体基板上にトランジスタ１０１、１０
２とは別個に形成されていた。
な負の静電気が印加されたときＯＮしてグランドから電
流を出力端子１０３へ流して出力端子１０３の静電気を
緩和する。これらの保護用のダイオード１０４、１０５
は、いずれも半導体基板上にトランジスタ１０１、１０
２とは別個に形成されていた。
【０００５】図６において、ブロック１１１と１１２は
同一の半導体基板上のものである。このうち、ブロック
１１１はＰチャンネルＭＯＳトランジスタ１０１とダイ
オード１０４から成っており、ブロック１１２はＮチャ
ンネルＭＯＳトランジスタ１０２とダイオード１０５と
から成っている。１０７は各トランジスタ１０１、１０
２のドレインとダイオードＤ１のアノード、ダイオード
Ｄ２のカソードを接続する配線である。
同一の半導体基板上のものである。このうち、ブロック
１１１はＰチャンネルＭＯＳトランジスタ１０１とダイ
オード１０４から成っており、ブロック１１２はＮチャ
ンネルＭＯＳトランジスタ１０２とダイオード１０５と
から成っている。１０７は各トランジスタ１０１、１０
２のドレインとダイオードＤ１のアノード、ダイオード
Ｄ２のカソードを接続する配線である。
【０００６】
【発明が解決しようとする課題】ところで、このような
出力回路において、ＣＭＯＳトランジスタによってサイ
リスタ構成を成す寄生のバイポーラトランジスタが形成
されることが知られており、この寄生トランジスタによ
るラッチアップはＣＭＯＳトランジスタの誤動作を生じ
る。
出力回路において、ＣＭＯＳトランジスタによってサイ
リスタ構成を成す寄生のバイポーラトランジスタが形成
されることが知られており、この寄生トランジスタによ
るラッチアップはＣＭＯＳトランジスタの誤動作を生じ
る。
【０００７】このため、この寄生トランジスタによるサ
イリスタが成立しないようにブロック１１１と１１２間
の間隔１０８は大きくとるようにしている。一方、ダイ
オード１０４、１０５による保護回路は出力端子１０３
に印加される静電気の大きさによっては保護が充分でな
いという問題があった。
イリスタが成立しないようにブロック１１１と１１２間
の間隔１０８は大きくとるようにしている。一方、ダイ
オード１０４、１０５による保護回路は出力端子１０３
に印加される静電気の大きさによっては保護が充分でな
いという問題があった。
【０００８】本発明はこのような点に鑑みなされたもの
であって、静電気破壊に対する保護を充分に図った信頼
性の高い半導体集積回路装置を提供することを目的とす
る。
であって、静電気破壊に対する保護を充分に図った信頼
性の高い半導体集積回路装置を提供することを目的とす
る。
【０００９】また、本発明は出力回路のスペースを従来
に比し格別大きくすることなしに静電気破壊に対する保
護を充分に図った半導体集積回路装置を提供することを
目的とする。
に比し格別大きくすることなしに静電気破壊に対する保
護を充分に図った半導体集積回路装置を提供することを
目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、ゲートが入力端子に接続されソースが電
源ラインに接続されドレインが出力端子に接続されたＰ
チャンネルＭＯＳトランジスタと、ゲートが前記入力端
子に接続されソースがグランドに接続されドレインが前
記出力端子に接続されたＮチャンネルＭＯＳトランジス
タとからなるＣＭＯＳ構造の出力回路を有する半導体集
積回路装置において、前記ＰチャンネルＭＯＳトランジ
スタのソース・ドレイン間に並列に形成された第１の保
護ダイオードと；ベースがグランドに接続されコレクタ
・エミッタ間が前記ＰチャンネルＭＯＳトランジスタの
ソース・ドレイン間に並列となるように形成された第１
のＮＰＮトランジスタと；前記ＮチャンネルＭＯＳトラ
ンジスタのソース・ドレイン間に並列に形成された第２
の保護ダイオードと；前記ＮチャンネルＭＯＳトランジ
スタのソース・ドレイン間に並列となるように形成さ
れ、前記出力端子に異常な静電気が印加された場合にの
み動作するサイリスタ回路とを備えることを特徴とす
る。
め本発明では、ゲートが入力端子に接続されソースが電
源ラインに接続されドレインが出力端子に接続されたＰ
チャンネルＭＯＳトランジスタと、ゲートが前記入力端
子に接続されソースがグランドに接続されドレインが前
記出力端子に接続されたＮチャンネルＭＯＳトランジス
タとからなるＣＭＯＳ構造の出力回路を有する半導体集
積回路装置において、前記ＰチャンネルＭＯＳトランジ
スタのソース・ドレイン間に並列に形成された第１の保
護ダイオードと；ベースがグランドに接続されコレクタ
・エミッタ間が前記ＰチャンネルＭＯＳトランジスタの
ソース・ドレイン間に並列となるように形成された第１
のＮＰＮトランジスタと；前記ＮチャンネルＭＯＳトラ
ンジスタのソース・ドレイン間に並列に形成された第２
の保護ダイオードと；前記ＮチャンネルＭＯＳトランジ
スタのソース・ドレイン間に並列となるように形成さ
れ、前記出力端子に異常な静電気が印加された場合にの
み動作するサイリスタ回路とを備えることを特徴とす
る。
【００１１】この構成によると、例えば第１の保護ダイ
オードとサイリスタ回路は出力端子に異常な負の静電気
が印加されたときＯＮし、また例えば第２の保護ダイオ
ードと第１のＮＰＮトランジスタは出力端子に異常な正
の静電気が印加されたときにＯＮする。従って、保護ダ
イオードと共に第１のＮＰＮトランジスタやサイリスタ
回路がＯＮして静電気を緩和するので、その分、静電気
に対する耐圧が向上する。
オードとサイリスタ回路は出力端子に異常な負の静電気
が印加されたときＯＮし、また例えば第２の保護ダイオ
ードと第１のＮＰＮトランジスタは出力端子に異常な正
の静電気が印加されたときにＯＮする。従って、保護ダ
イオードと共に第１のＮＰＮトランジスタやサイリスタ
回路がＯＮして静電気を緩和するので、その分、静電気
に対する耐圧が向上する。
【００１２】また、本発明では、半導体基板上において
前記ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタの間に第１の保護ダイオードと前記サ
イリスタ回路が形成されている。
前記ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタの間に第１の保護ダイオードと前記サ
イリスタ回路が形成されている。
【００１３】従来のＣＭＯＳ出力回路では、寄生サイリ
スタ回路を弱めるためにＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタの間は充分に離し
ていたが、本発明はこのサイリスタ回路を保護回路とし
て積極的に利用するので、チップのスペースとしては特
別に大きくならない。
スタ回路を弱めるためにＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタの間は充分に離し
ていたが、本発明はこのサイリスタ回路を保護回路とし
て積極的に利用するので、チップのスペースとしては特
別に大きくならない。
【００１４】また、本発明では、前記サイリスタ回路は
ベースが電源ラインに接続されエミッタが出力端子に接
続されコレクタが抵抗を介してグランドに接続されたＰ
ＮＰトランジスタと、ベースが前記抵抗に接続されコレ
クタがＰＮＰトランジスタのベースに接続されエミッタ
がグランドに接続された第２のＮＰＮトランジスタとか
ら成る。
ベースが電源ラインに接続されエミッタが出力端子に接
続されコレクタが抵抗を介してグランドに接続されたＰ
ＮＰトランジスタと、ベースが前記抵抗に接続されコレ
クタがＰＮＰトランジスタのベースに接続されエミッタ
がグランドに接続された第２のＮＰＮトランジスタとか
ら成る。
【００１５】第２のＮＰＮトランジスタのベースは抵抗
を介してグランドに接続されるので、通常時にベース電
圧が安定的にグランド電位に抑えられ、ＯＮすることは
ない。仮にＰＮＰトランジスタがＯＮしても、その出力
電流は少ないので、抵抗に生じて第２のＮＰＮトランジ
スタのベースにかかる電圧は小さく、第２のＮＰＮトラ
ンジスタの閾値に達しない。
を介してグランドに接続されるので、通常時にベース電
圧が安定的にグランド電位に抑えられ、ＯＮすることは
ない。仮にＰＮＰトランジスタがＯＮしても、その出力
電流は少ないので、抵抗に生じて第２のＮＰＮトランジ
スタのベースにかかる電圧は小さく、第２のＮＰＮトラ
ンジスタの閾値に達しない。
【００１６】また、本発明では、第１の保護ダイオード
はＰ-基板に形成されたＮウエルと該Ｎウエル内に形成
されたＰ+領域との間に形成され、前記サイリスタ回路
のＰＮＰトランジスタは前記Ｐ+領域とＮウエルとＰ-基
板との間に寄生し、前記サイリスタ回路の第２のＮＰＮ
トランジスタはＮチャンネルＭＯＳトランジスタのソー
ス領域とＰ-基板と前記Ｎウエルとの間に寄生してい
る。
はＰ-基板に形成されたＮウエルと該Ｎウエル内に形成
されたＰ+領域との間に形成され、前記サイリスタ回路
のＰＮＰトランジスタは前記Ｐ+領域とＮウエルとＰ-基
板との間に寄生し、前記サイリスタ回路の第２のＮＰＮ
トランジスタはＮチャンネルＭＯＳトランジスタのソー
ス領域とＰ-基板と前記Ｎウエルとの間に寄生してい
る。
【００１７】これによると、サイリスタを構成するＰＮ
Ｐトランジスタと第２のＮＰＮトランジスタがいずれも
第１の保護ダイオード形成用のＮウエル、Ｐ+領域等を
利用して寄生する。保護ダイオードとサイリスタ回路が
スペース的に効率よく形成できる。
Ｐトランジスタと第２のＮＰＮトランジスタがいずれも
第１の保護ダイオード形成用のＮウエル、Ｐ+領域等を
利用して寄生する。保護ダイオードとサイリスタ回路が
スペース的に効率よく形成できる。
【００１８】第２の保護ダイオードはＰ-基板上に形成
された第２のＰ+領域とＮ+領域との間に形成され、前記
第１のＮＰＮトランジスタはこれらのＰ+領域とＮ+領域
とＰチャンネルＭＯＳトランジスタ用のＮウエルとの間
に寄生している。
された第２のＰ+領域とＮ+領域との間に形成され、前記
第１のＮＰＮトランジスタはこれらのＰ+領域とＮ+領域
とＰチャンネルＭＯＳトランジスタ用のＮウエルとの間
に寄生している。
【００１９】
【発明の実施の形態】図１において、１は半導体集積回
路装置内に設けられた出力回路の入力端子であり、２と
３はＣＭＯＳ式の出力回路部１１を構成するＰチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タである。
路装置内に設けられた出力回路の入力端子であり、２と
３はＣＭＯＳ式の出力回路部１１を構成するＰチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タである。
【００２０】そのＰチャンネルＭＯＳトランジスタ２の
ベースは入力端子１に接続され、ソースは電源ライン４
に接続されドレインは出力端子５に接続されている。一
方、ＮチャンネルＭＯＳトランジスタ３のベースも入力
端子１に接続され、ドレインは出力端子５に接続されて
いるが、ソースはグランド（グランドライン）ＧＮＤに
接続されている。
ベースは入力端子１に接続され、ソースは電源ライン４
に接続されドレインは出力端子５に接続されている。一
方、ＮチャンネルＭＯＳトランジスタ３のベースも入力
端子１に接続され、ドレインは出力端子５に接続されて
いるが、ソースはグランド（グランドライン）ＧＮＤに
接続されている。
【００２１】１２は出力回路部１１を出力端子５に外的
に与えられる静電気等から保護するための保護回路部で
あり、図示の如く、ダイオードＤ１、Ｄ２、バイポーラ
トランジスタＱ１、Ｑ２、Ｑ３、抵抗Ｒ１、Ｒ２等から
成っている。尚、トランジスタＱ２、Ｑ３と抵抗Ｒ１、
Ｒ２はサイリスタ回路１３を構成する。ダイーオードＤ
１はアノードが出力端子５に接続され、カソードが電源
ライン４に接続されている。また、ダイオードＤ２は、
そのカソードが出力端子５に接続されアノードがグラン
ドＧＮＤに接続されている。
に与えられる静電気等から保護するための保護回路部で
あり、図示の如く、ダイオードＤ１、Ｄ２、バイポーラ
トランジスタＱ１、Ｑ２、Ｑ３、抵抗Ｒ１、Ｒ２等から
成っている。尚、トランジスタＱ２、Ｑ３と抵抗Ｒ１、
Ｒ２はサイリスタ回路１３を構成する。ダイーオードＤ
１はアノードが出力端子５に接続され、カソードが電源
ライン４に接続されている。また、ダイオードＤ２は、
そのカソードが出力端子５に接続されアノードがグラン
ドＧＮＤに接続されている。
【００２２】ＮＰＮ型のトランジスタＱ１は、そのベー
スがグランドＧＮＤに接続されコレクタが電源ライン４
に接続されエミッタが出力端子５に接続されている。Ｐ
ＮＰ型のトランジスタＱ２は、そのエミッタが出力端子
５に接続されベースが電源ライン４に接続されコレクタ
が抵抗Ｒ１、Ｒ２を介してグランドＧＮＤへ接続されて
いる。また、ＮＰＮトランジスタＱ３は、そのベースが
抵抗Ｒ１とＲ２の接続ノードａに接続されコレクタが電
源ライン４に接続されエミッタがグランドＧＮＤに接続
されている。ここで、トランジスタＱ２、Ｑ３はサイリ
スタ接続を成している。
スがグランドＧＮＤに接続されコレクタが電源ライン４
に接続されエミッタが出力端子５に接続されている。Ｐ
ＮＰ型のトランジスタＱ２は、そのエミッタが出力端子
５に接続されベースが電源ライン４に接続されコレクタ
が抵抗Ｒ１、Ｒ２を介してグランドＧＮＤへ接続されて
いる。また、ＮＰＮトランジスタＱ３は、そのベースが
抵抗Ｒ１とＲ２の接続ノードａに接続されコレクタが電
源ライン４に接続されエミッタがグランドＧＮＤに接続
されている。ここで、トランジスタＱ２、Ｑ３はサイリ
スタ接続を成している。
【００２３】この図１の出力回路は通常の動作時は出力
回路部１１によって通常のＣＭＯＳ出力動作が行なわれ
る。即ち、入力端子１にハイレベルが印加されると、ト
ランジスタ２がＯＦＦ、トランジスタ３がＯＮとなって
出力端子５にはローレベルが出力される。逆に、入力端
子１にローレベルが印加されると、トランジスタ２がＯ
Ｎし、トランジスタ３がＯＦＦして出力端子５にはハイ
レベルが出力される。
回路部１１によって通常のＣＭＯＳ出力動作が行なわれ
る。即ち、入力端子１にハイレベルが印加されると、ト
ランジスタ２がＯＦＦ、トランジスタ３がＯＮとなって
出力端子５にはローレベルが出力される。逆に、入力端
子１にローレベルが印加されると、トランジスタ２がＯ
Ｎし、トランジスタ３がＯＦＦして出力端子５にはハイ
レベルが出力される。
【００２４】次に、出力端子５に外部から異常な静電気
が印加された場合における保護回路部１２の動作を説明
する。尚、このような異常な静電気が与えられるのは、
例えば、人の手指が触れたりする場合であり、出力回路
が不作動のとき（電源ライン４に電圧が与えられないと
き）に多い。まず、出力端子５に大きな負の静電気が与
えられたときは、トランジスタＱ１がＯＮして電源ライ
ン４を通して出力端子５側へ電流が流れるとともに、ダ
イオードＤ２もＯＮしてグランドＧＮＤから出力端子５
へ電流が流れ、負の静電気が急速に緩和され、その静電
気の影響が出力回路部１１へ及ばない。尚、このときダ
イオードＤ１、トランジスタＱ２、Ｑ３はＯＦＦ状態と
なっている。
が印加された場合における保護回路部１２の動作を説明
する。尚、このような異常な静電気が与えられるのは、
例えば、人の手指が触れたりする場合であり、出力回路
が不作動のとき（電源ライン４に電圧が与えられないと
き）に多い。まず、出力端子５に大きな負の静電気が与
えられたときは、トランジスタＱ１がＯＮして電源ライ
ン４を通して出力端子５側へ電流が流れるとともに、ダ
イオードＤ２もＯＮしてグランドＧＮＤから出力端子５
へ電流が流れ、負の静電気が急速に緩和され、その静電
気の影響が出力回路部１１へ及ばない。尚、このときダ
イオードＤ１、トランジスタＱ２、Ｑ３はＯＦＦ状態と
なっている。
【００２５】出力端子５に大きな正の静電気が印加され
た場合は、ダイオードＤ１とトランジスタＱ１はＯＦＦ
であるが、ダイオードＤ１とトランジスタＱ２、Ｑ３が
ＯＮして出力端子５の静電気を電源ライン４とグランド
へ逃がす。これにより、出力回路部１１は出力端子５に
印加された正の静電気に対しても保護される。
た場合は、ダイオードＤ１とトランジスタＱ１はＯＦＦ
であるが、ダイオードＤ１とトランジスタＱ２、Ｑ３が
ＯＮして出力端子５の静電気を電源ライン４とグランド
へ逃がす。これにより、出力回路部１１は出力端子５に
印加された正の静電気に対しても保護される。
【００２６】尚、トランジスタＱ２、Ｑ３は出力端子１
１の通常の動作では出力端子の電圧が高くないので、Ｏ
Ｎしない。つまり、トランジスタＱ２のベースに印加さ
れている電源電圧に比し、エミッタの電圧が充分高くな
らないので、トランジスタＱ２がＯＮせず、従ってトラ
ンジスタＱ３もＯＮしない。仮に、トランジスタＱ２が
ＯＮすることがあっても、そのとき流れるトランジスタ
Ｑ２のコレクタ電流は僅かであるので、ノードａに生じ
る電圧はトランジスタＱ３の閾値電圧以上にならない。
１の通常の動作では出力端子の電圧が高くないので、Ｏ
Ｎしない。つまり、トランジスタＱ２のベースに印加さ
れている電源電圧に比し、エミッタの電圧が充分高くな
らないので、トランジスタＱ２がＯＮせず、従ってトラ
ンジスタＱ３もＯＮしない。仮に、トランジスタＱ２が
ＯＮすることがあっても、そのとき流れるトランジスタ
Ｑ２のコレクタ電流は僅かであるので、ノードａに生じ
る電圧はトランジスタＱ３の閾値電圧以上にならない。
【００２７】これに対し、出力端子５に大きな正の静電
気が印加された場合は、トランジスタＱ２がＯＮすると
ともに、そのコレクタ電流も大きいので、ノードａには
トランジスタＱ３の閾値を超える電圧が発生し、トラン
ジスタＱ３もＯＮする。トランジスタＱ３のＯＮはトラ
ンジスタＱ２をＯＮ状態にバイアスする（サイリスタ構
成）。このように、ダイオードＤ１のＯＮに加えてトラ
ンジスタＱ２、Ｑ３のＯＮによって出力端子の正電荷は
急速に減少し、出力回路部１１への影響が回避される。
気が印加された場合は、トランジスタＱ２がＯＮすると
ともに、そのコレクタ電流も大きいので、ノードａには
トランジスタＱ３の閾値を超える電圧が発生し、トラン
ジスタＱ３もＯＮする。トランジスタＱ３のＯＮはトラ
ンジスタＱ２をＯＮ状態にバイアスする（サイリスタ構
成）。このように、ダイオードＤ１のＯＮに加えてトラ
ンジスタＱ２、Ｑ３のＯＮによって出力端子の正電荷は
急速に減少し、出力回路部１１への影響が回避される。
【００２８】次に、半導体集積回路装置における図１の
回路部分の構造図について説明する。図２はＬＳＩ等の
半導体集積回路装置において、図１の回路を有するＩ／
Ｏセル２０の一部分の配置構造の概略を平面的に示す配
置図である。この図から分かるように、ＰチャンネルＭ
ＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ
３の間にダイオードＤ１を設けるとともに、積極的に寄
生のトランジスタＱ２、Ｑ３を形成するようにしてい
る。即ち、従来例（図６）では不使用としているスペー
スに本実施形態ではダイオードＤ１と寄生のバイポーラ
トランジスタＱ２、Ｑ３を形成している。
回路部分の構造図について説明する。図２はＬＳＩ等の
半導体集積回路装置において、図１の回路を有するＩ／
Ｏセル２０の一部分の配置構造の概略を平面的に示す配
置図である。この図から分かるように、ＰチャンネルＭ
ＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ
３の間にダイオードＤ１を設けるとともに、積極的に寄
生のトランジスタＱ２、Ｑ３を形成するようにしてい
る。即ち、従来例（図６）では不使用としているスペー
スに本実施形態ではダイオードＤ１と寄生のバイポーラ
トランジスタＱ２、Ｑ３を形成している。
【００２９】図３は、上記ＰチャンネルＭＯＳトランジ
スタ２とダイオードＤ２、トランジスタＱ１を有する部
分の構造を一部断面して模式的に示している。図３にお
いて、Ｐ-の半導体基板２１に形成されたＮウエル２２
内にソース領域２３とドレイン領域２４が設けられると
ともに、基板２１上にＳｉＯ2等のゲート絶縁膜２５と
ゲート電極２６が施されてＰチャンネルＭＯＳトランジ
スタ２が形成される。
スタ２とダイオードＤ２、トランジスタＱ１を有する部
分の構造を一部断面して模式的に示している。図３にお
いて、Ｐ-の半導体基板２１に形成されたＮウエル２２
内にソース領域２３とドレイン領域２４が設けられると
ともに、基板２１上にＳｉＯ2等のゲート絶縁膜２５と
ゲート電極２６が施されてＰチャンネルＭＯＳトランジ
スタ２が形成される。
【００３０】２７はＮウエル２２に形成されたＮ+リン
グ層である。図の前方部の断面から見て前記Ｎウエル２
２の左方にＰ+領域が形成され、更に、その左方にＮ-領
域とそのＮ-領域中に形成されたＮ+層が設けられてい
る。Ｐ+領域２８とＮ+領域（Ｎ-領域２９）によってダ
イオードＤ２が形成される。また、Ｎウエル２２とＰ-
基板２１（及びＰ+領域２８）、Ｎ-領域２９（及びＮ+
領域３０）によってＮＰＮトランジスタＱ１が寄生的に
形成される。
グ層である。図の前方部の断面から見て前記Ｎウエル２
２の左方にＰ+領域が形成され、更に、その左方にＮ-領
域とそのＮ-領域中に形成されたＮ+層が設けられてい
る。Ｐ+領域２８とＮ+領域（Ｎ-領域２９）によってダ
イオードＤ２が形成される。また、Ｎウエル２２とＰ-
基板２１（及びＰ+領域２８）、Ｎ-領域２９（及びＮ+
領域３０）によってＮＰＮトランジスタＱ１が寄生的に
形成される。
【００３１】図４はＮチャンネルＭＯＳトランジスタ３
とダイオードＤ１、トランジスタＱ２、Ｑ３を有する部
分の構造を一部断面して模式的に示している。図４にお
いて、基板２１に形成されたソース領域３１とドレイン
領域３２と、ゲート絶縁膜３３、ゲート電極３４とでＮ
チャンネルＭＯＳトランジスタ３が形成される。
とダイオードＤ１、トランジスタＱ２、Ｑ３を有する部
分の構造を一部断面して模式的に示している。図４にお
いて、基板２１に形成されたソース領域３１とドレイン
領域３２と、ゲート絶縁膜３３、ゲート電極３４とでＮ
チャンネルＭＯＳトランジスタ３が形成される。
【００３２】図の前方部の断面から見てソース領域３１
の左方にＰ+領域３５が形成されている。そして、更に
左方にＮウエル４０が形成され、そのＮウエル４０内に
Ｐ+領域３７ａが形成されている。Ｐ+領域３７ａ（及び
３７ｂ）はＮ+領域３６に囲まれるように形成されてい
る。このＰ+領域３７ａ、３７ｂとそれらを囲むＮ+領域
３６によってダイオードＤ１が形成されている。
の左方にＰ+領域３５が形成されている。そして、更に
左方にＮウエル４０が形成され、そのＮウエル４０内に
Ｐ+領域３７ａが形成されている。Ｐ+領域３７ａ（及び
３７ｂ）はＮ+領域３６に囲まれるように形成されてい
る。このＰ+領域３７ａ、３７ｂとそれらを囲むＮ+領域
３６によってダイオードＤ１が形成されている。
【００３３】Ｎ-ウエル４０の左方にＰ+領域３８が形成
されており、前記Ｐ+領域３７ａ、３７ｂとＮウエル４
０とＰ-基板（及びＰ+領域３８）とによってトランジス
タＱ２が形成される。一方、Ｎウエル４０とＰ-基板
（及びＰ+領域３５）、ソース領域３１によってトラン
ジスタＱ３が形成されている。また、Ｐ-基板３による
抵抗Ｒ１、Ｒ２が図示の如く接続される形となる。
されており、前記Ｐ+領域３７ａ、３７ｂとＮウエル４
０とＰ-基板（及びＰ+領域３８）とによってトランジス
タＱ２が形成される。一方、Ｎウエル４０とＰ-基板
（及びＰ+領域３５）、ソース領域３１によってトラン
ジスタＱ３が形成されている。また、Ｐ-基板３による
抵抗Ｒ１、Ｒ２が図示の如く接続される形となる。
【００３４】図３において、寄生トランジスタＱ１のベ
ースをＰ+領域２８を介してグランドに接続することに
より（即ち、トランジスタＱ１のベースを安定的に抑え
ることにより）トランジスタＱ１を静電気ストレスのみ
に有効に動作するようにできる。従って、通常動作時は
トランジスタＱ１は動作しない。
ースをＰ+領域２８を介してグランドに接続することに
より（即ち、トランジスタＱ１のベースを安定的に抑え
ることにより）トランジスタＱ１を静電気ストレスのみ
に有効に動作するようにできる。従って、通常動作時は
トランジスタＱ１は動作しない。
【００３５】また、図４において、寄生のトランジスタ
Ｑ３のベース（Ｐ-基板）をＰ+領域３５を通してグラン
ドに接続して安定的に抑えることにより、サイリスタ回
路１３を静電気ストレスのみに対し有効に動作させ、通
常動作時は不作動とすることができる。
Ｑ３のベース（Ｐ-基板）をＰ+領域３５を通してグラン
ドに接続して安定的に抑えることにより、サイリスタ回
路１３を静電気ストレスのみに対し有効に動作させ、通
常動作時は不作動とすることができる。
【００３６】尚、トランジスタのベースとＰ+領域３５
間の抵抗Ｒ２は小さいが大きな静電気によりトランジス
タＱ２から大電流が流れると、抵抗Ｒ２に生じる電圧が
大きくなり、トランジスタＱ３をＯＮ状態になす。
間の抵抗Ｒ２は小さいが大きな静電気によりトランジス
タＱ２から大電流が流れると、抵抗Ｒ２に生じる電圧が
大きくなり、トランジスタＱ３をＯＮ状態になす。
【００３７】図３において、Ｌ１、Ｗ１はそれぞれ寄生
のＮＰＮトランジスタＱ１のベース長とベース幅であ
り、それらの比は、例えば、Ｗ１／Ｌ１≧１０に選ばれ
る。また、図４において、Ｌ３は寄生のＮＰＮトランジ
スタＱ３のベース長であり、Ｗ３とＷ３’はトランジス
タＱ３のベース幅である。Ｗ３はベースの内側幅（ａ点
からｂ点までのＬ字状部分）、Ｗ３’はベースの外側幅
（ｃ点からｄ点までのＬ字状部分）である。ここでは、
内側の幅Ｗ３が実効的なベース幅である。ここでも、Ｗ
３／Ｌ３≧１０に選ばれる。
のＮＰＮトランジスタＱ１のベース長とベース幅であ
り、それらの比は、例えば、Ｗ１／Ｌ１≧１０に選ばれ
る。また、図４において、Ｌ３は寄生のＮＰＮトランジ
スタＱ３のベース長であり、Ｗ３とＷ３’はトランジス
タＱ３のベース幅である。Ｗ３はベースの内側幅（ａ点
からｂ点までのＬ字状部分）、Ｗ３’はベースの外側幅
（ｃ点からｄ点までのＬ字状部分）である。ここでは、
内側の幅Ｗ３が実効的なベース幅である。ここでも、Ｗ
３／Ｌ３≧１０に選ばれる。
【００３８】尚、比較のために、図６の従来例での寄生
のＮＰＮトランジスタＱ１、Ｑ３のベース長とベース幅
をそれぞれ、Ｌ１、Ｌ３、Ｗ１、Ｗ３で示している。こ
の比較から分かるように、従来はベース幅とベース長の
比が１〜２、又は１以下であり、寄生のトランジスタＱ
１、Ｑ３が現われないように（働かないように）してい
る。これに対して、本発明では上記実施形態にも示した
如くベース幅／ベース長の比が大きくなっており、有効
に動作するように配慮されている。
のＮＰＮトランジスタＱ１、Ｑ３のベース長とベース幅
をそれぞれ、Ｌ１、Ｌ３、Ｗ１、Ｗ３で示している。こ
の比較から分かるように、従来はベース幅とベース長の
比が１〜２、又は１以下であり、寄生のトランジスタＱ
１、Ｑ３が現われないように（働かないように）してい
る。これに対して、本発明では上記実施形態にも示した
如くベース幅／ベース長の比が大きくなっており、有効
に動作するように配慮されている。
【００３９】一方、寄生のＰＮＰトランジスタＱ２は縦
型構造となっているので、その有効性／無効性を長さや
幅で表現できないので、図面で比較していないが、この
トランジスタＱ２は従来例とあまり差がなくてもよい。
Ｑ２はＱ３と組み合わせてサイリスタ回路を構成するの
で、Ｑ３について差が充分あればサイリスタ回路として
は有効性／無効性の差がつくからである。
型構造となっているので、その有効性／無効性を長さや
幅で表現できないので、図面で比較していないが、この
トランジスタＱ２は従来例とあまり差がなくてもよい。
Ｑ２はＱ３と組み合わせてサイリスタ回路を構成するの
で、Ｑ３について差が充分あればサイリスタ回路として
は有効性／無効性の差がつくからである。
【００４０】
【発明の効果】本発明によれば、静電気のみにより動作
する寄生のトランジスタを形成することにより通常の動
作を損なうことなしに出力回路の保護を強化することが
できる。しかも、寄生のトランジスタを有効に利用する
ので、従来に比し半導体チップが大きくならなくて済
む。
する寄生のトランジスタを形成することにより通常の動
作を損なうことなしに出力回路の保護を強化することが
できる。しかも、寄生のトランジスタを有効に利用する
ので、従来に比し半導体チップが大きくならなくて済
む。
【図１】本発明の半導体集積回路装置の出力回路を示す
回路図。
回路図。
【図２】その保護回路部を構成する素子の配置図。
【図３】そのＰチャンネルＭＯＳトランジスタと保護ダ
イオードと寄生の第１ＮＰＮトランジスタ部分を模式的
に示す構造図。
イオードと寄生の第１ＮＰＮトランジスタ部分を模式的
に示す構造図。
【図４】そのＮチャンネルＭＯＳトランジスタと保護ダ
イオードとサイリスタ回路部分の構造を模式的に示す構
造図。
イオードとサイリスタ回路部分の構造を模式的に示す構
造図。
【図５】従来例の半導体集積回路装置の出力回路を示す
回路図。
回路図。
【図６】従来例の素子の配置を示す図。
２ ＰチャンネルＭＯＳトランジスタ ３ ＮチャンネルＭＯＳトランジスタ ４ 電源ライン ５ 出力端子 １１ 出力回路部 １２ 保護回路部 Ｄ１ 第１保護ダイオード Ｄ２ 第２保護ダイオード Ｑ１ 第１のＮＰＮトランジスタ Ｑ２ ＰＮＰトランジスタ Ｑ３ 第２のＮＰＮトランジスタ Ｒ１、Ｒ２ 抵抗 ２１ 半導体基板 ２２、４０ Ｎウエル
Claims (6)
- 【請求項１】ゲートが入力端子に接続されソースが電源
ラインに接続されドレインが出力端子に接続されたＰチ
ャンネルＭＯＳトランジスタと、ゲートが前記入力端子
に接続されソースがグランドに接続されドレインが前記
出力端子に接続されたＮチャンネルＭＯＳトランジスタ
とからなるＣＭＯＳ構造の出力回路を有する半導体集積
回路装置において、 前記ＰチャンネルＭＯＳトランジスタのソース・ドレイ
ン間に並列に形成された第１の保護ダイオードと、 ベースがグランドに接続されコレクタ・エミッタ間が前
記ＰチャンネルＭＯＳトランジスタのソース・ドレイン
間に並列となるように形成された第１のＮＰＮトランジ
スタと、 前記ＮチャンネルＭＯＳトランジスタのソース・ドレイ
ン間に並列に形成された第２の保護ダイオードと、 前記ＮチャンネルＭＯＳトランジスタのソース・ドレイ
ン間に並列となるように形成され、前記出力端子に異常
な静電気が印加された場合にのみ動作するサイリスタ回
路と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項２】半導体基板上において前記ＰチャンネルＭ
ＯＳトランジスタとＮチャンネルＭＯＳトランジスタの
間に第１の保護ダイオードと前記サイリスタ回路が形成
されていることを特徴とする請求項１に記載の半導体集
積回路装置。 - 【請求項３】前記サイリスタ回路はベースが電源ライン
に接続されエミッタが前記出力端子に接続されコレクタ
が抵抗を介してグランドに接続されたＰＮＰトランジス
タと、ベースが前記抵抗に接続されコレクタが前記ＰＮ
Ｐトランジスタのベースに接続されエミッタがグランド
に接続された第２のＮＰＮトランジスタとから成ること
を特徴とする請求項１又は請求項２に記載の半導体集積
回路装置。 - 【請求項４】第１の保護ダイオードはＰ-基板に形成さ
れたＮウエルと該Ｎウエル内に形成されたＰ+領域との
間に形成され、 前記サイリスタ回路のＰＮＰトランジスタは前記Ｐ+領
域とＮウエルとＰ-基板との間に寄生し、 前記サイリスタ回路の第２のＮＰＮトランジスタはＮチ
ャンネルＭＯＳトランジスタのソース領域とＰ-基板と
前記Ｎウエルとの間に寄生していることを特徴とする請
求項３に記載の半導体集積回路装置。 - 【請求項５】第２の保護ダイオードはＰ-基板上に形成
された第２のＰ+領域とＮ+領域との間に形成され、前記
第１のＮＰＮトランジスタはこれらの第２のＰ+領域と
Ｎ+領域と前記ＰチャンネルＭＯＳトランジスタ用のＮ
ウエルとの間に寄生していることを特徴とする請求項１
〜請求項４のいずれかに記載の半導体集積回路装置。 - 【請求項６】ＣＭＯＳ構造の出力回路を有する半導体集
積回路装置において、寄生的に形成されるサイリスタ回
路を出力端子に異常静電気が印加されたときのみ動作す
るように半導体基板の電圧を所定電圧に抑える手段を設
けたことを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196667A JPH1140686A (ja) | 1997-07-23 | 1997-07-23 | 半導体集積回路装置 |
| US09/119,746 US6218881B1 (en) | 1997-07-23 | 1998-07-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196667A JPH1140686A (ja) | 1997-07-23 | 1997-07-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140686A true JPH1140686A (ja) | 1999-02-12 |
Family
ID=16361597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196667A Pending JPH1140686A (ja) | 1997-07-23 | 1997-07-23 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6218881B1 (ja) |
| JP (1) | JPH1140686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002522906A (ja) * | 1998-08-04 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄ保護手段を具備する集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594478B1 (en) * | 2000-11-03 | 2003-07-15 | Motorola, Inc. | Self oscillating mixer |
| US20030107648A1 (en) * | 2001-12-12 | 2003-06-12 | Richard Stewart | Surveillance system and method with adaptive frame rate |
| US6563360B1 (en) * | 2002-01-15 | 2003-05-13 | Hewlett Packard Development Company, L.P. | System for controlling electrical signal level |
| FR2904473B1 (fr) | 2006-07-27 | 2009-01-16 | St Microelectronics Sa | Dispositif de protection d'un circuit integre contre les decharges electrostatiques |
| JP5127496B2 (ja) * | 2008-02-15 | 2013-01-23 | パナソニック株式会社 | 半導体装置 |
| US8693148B2 (en) * | 2009-01-08 | 2014-04-08 | Micron Technology, Inc. | Over-limit electrical condition protection circuits for integrated circuits |
| US8611058B2 (en) | 2011-08-23 | 2013-12-17 | Micron Technology, Inc. | Combination ESD protection circuits and methods |
| US8724268B2 (en) | 2011-08-30 | 2014-05-13 | Micron Technology, Inc. | Over-limit electrical condition protection circuits and methods |
| CN110323207B (zh) * | 2019-06-26 | 2021-02-05 | 电子科技大学 | 一种用于低压防护的scr器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582435B2 (ja) * | 1975-08-09 | 1983-01-17 | 株式会社日立製作所 | キオクカイロ |
| IT8435532V0 (it) * | 1984-01-23 | 1984-01-23 | Selenia Spazio Spa | "relay" a stato solido per impieghi spaziali ed avionici |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| US5734541A (en) * | 1996-05-20 | 1998-03-31 | Pmc-Sierra, Inc. | Low voltage silicon controlled rectifier structure for ESD input pad protection in CMOS IC's |
-
1997
- 1997-07-23 JP JP9196667A patent/JPH1140686A/ja active Pending
-
1998
- 1998-07-21 US US09/119,746 patent/US6218881B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002522906A (ja) * | 1998-08-04 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄ保護手段を具備する集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6218881B1 (en) | 2001-04-17 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040524 |
|
| A131 | Notification of reasons for refusal |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050808 |
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| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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