CN110323207B - 一种用于低压防护的scr器件 - Google Patents
一种用于低压防护的scr器件 Download PDFInfo
- Publication number
- CN110323207B CN110323207B CN201910561291.4A CN201910561291A CN110323207B CN 110323207 B CN110323207 B CN 110323207B CN 201910561291 A CN201910561291 A CN 201910561291A CN 110323207 B CN110323207 B CN 110323207B
- Authority
- CN
- China
- Prior art keywords
- voltage
- heavily doped
- well region
- type well
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000001514 detection method Methods 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 49
- 230000003068 static effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 230000009024 positive feedback mechanism Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
Abstract
本发明属于集成电路的静电放电(ESD：Electrostatic Discharge)保护领域，提供了一种用于低压防护的新型SCR器件；该结构与传统的LVTSCR结构相比，增加了一条静态电压检测电路，该电路在ESD事件发生后首先开启，然后给新型SCR器件的栅极充电，寄生NMOS沟道开启，促使SCR通路提前导通；同时通过调整电压检测电路的器件类型和个数，能够实现触发电压可调节的功能；触发电压可调节的功能使该新型SCR器件适用于多种不同工作电压的电路的ESD防护。
Description
技术领域
本发明属于集成电路的静电放电(Electrostatic Discharge,简称ESD)保护领域，具体涉及一种ESD保护器件的设计，尤指一种可控硅整流器(Silicon ControlledRectifier，简称SCR)器件，具体为一种用于低压防护的新型SCR器件。
背景技术
静电放电是电荷在不同电势的两个物体间的快速转移，在人们日常生活中，ESD现象随处可见。例如，在10％的相对湿度下，人在地毯上行走可以产生高达35,000伏的静电电压，如果接触到集成电路的引脚，静电放电所产生的瞬间高压静电脉冲通过芯片管脚流经芯片内部，从而导致芯片内部线路损伤而无法正常工作；而有些芯片所受到的ESD损伤是潜伏的，通常无法在测试阶段发现，这将会导致产品的使用寿命大大减少。在过去三十年的研究中发现，70％的芯片失效是由ESD事件引起的；据美国静电放电协会(ElectrostaticDischarge Association,EDSA)报道，全球每年因ESD对电子设备和系统所造成的损失高达450亿美金；因此，集成电路中ESD防护的设计及应用极其重要。
对于片上(on-chip)ESD防护，首先要确定该工艺的ESD设计窗口；ESD设计窗口由两个边界确定，窗口的下限电压为1.1*VDD(VDD为芯片I/O端信号峰值或电源管脚的工作电压)，保护器件的钳位电压要高于此电压以避免闩锁效应的发生；设计窗口的上限为芯片内部电路能承受的最大电压，一般来说窗口上限电压为0.9*BVox(BVox是栅氧化层的击穿电压)。基于SCR结构的ESD保护器件因其能够提供很高的保护水平已成为ESD保护方案中的重要选择，但过高的触发电压和较低的维持电压是制约其发展应用的重要因素。
如图1所示为传统的LVTSCR(Low Voltage Triggering SCR)器件结构及等效电路，所述结构包含p型硅衬底110；所述衬底上形成一个n型阱区120和一个p型阱区130，且所述n型阱区120与所述p型阱区130相邻接；所述n型阱区120内设有一个n型重掺杂区121和一个p型的掺杂区122，且n型重掺杂区121和p型重掺杂区122与阳极相连；所述p型阱区130内设有一个n型重掺杂区131和一个p型重掺杂区132；所述n型阱区120和p型阱区130之间跨接一个n型重掺杂区141；所述n型重掺杂区141和n型重掺杂区131之间的硅表面上有一个栅氧化层区151；所述栅氧化层区151与n型重掺杂区131、p型重掺杂区132同阴极相连。
该LVTSCR器件等效电路是由一个寄生的PNP晶体管Q1、一个寄生的NPN晶体管Q2和一个NMOS N1构成；其中，p型重掺杂区122、n型阱区120、p型阱区130构成寄生PN P晶体管Q1；n型重掺杂区131、p型阱区130、n型阱区120构成寄生NPN晶体管Q2；n型重掺杂区141、n型重掺杂区131、p型阱区130和栅氧化层区151构成寄生NMOS N1；RNW为n型阱区120电阻，RPW为p型阱区130电阻；阴影区域代表由二氧化硅形成的浅沟槽隔离(Shallow TrenchIsolation,简称STI)。
当给LVTSCR器件的阳极施加一个正脉冲时(阴极接地)，n型重掺杂区141和p型阱区130构成的漏p-n结反偏，当脉冲电压大于寄生NMOS的漏击穿电压时，在漏p-n结附近产生大量的电子-空穴对；电子经n型重掺杂区141、n型阱区120、n型重掺杂区121到达阳极，在n型阱区120的电阻RNW上产生压降，最终导致由p型重掺杂区122和n型阱区120构成的p-n结正偏，寄生PNP管开启；同时，空穴经p型阱区130、p型重掺杂区132到达阴极，在p型阱区130的电阻RPW上产生压降，最终导致由p型阱区130和n型重掺杂区131构成的p-n结正偏，由n型阱区120、p型阱区130和n型重掺杂区131形成的寄生NPN管开启，同时由n型重掺杂区141、p型阱区130和n型重掺杂区131形成的寄生NPN也开启；之后寄生PNP管的集电极电流为寄生NPN管提供基极电流，寄生NPN管的集电极电流为寄生PNP管提供基极电流，两管形成电流正反馈机制，SCR通路导通；由LVTSCR的工作原理可以看出，该器件的开启电压由寄生NMOS的漏击穿电压决定。
随着集成电路工艺特征尺寸的不断缩小，MOSFET栅极氧化层厚度不断变薄使得栅氧击穿电压BVox不断减小，大大降低了ESD设计窗口的上限，ESD保护器件的开启电压就需要大大减小；尤其对于先进工艺下的ESD防护，如何降低ESD器件的开启电压是一个重要研究方向。
发明内容
本发明的目的在于提供一种用于低压防护的新型SCR器件，该结构在传统的LVTSCR结构基础上，增加了一条静态电压检测电路，当ESD事件发生时，静态电压检测电路首先开启，然后给新型SCR器件的栅极充电，导致寄生NMOS的沟道开启，促使器件SCR通路提前导通；同时通过调整该静态电压检测电路，能够实现器件触发电压可调节的功能。
为实现上述目的，本发明采用的技术方案为：
一种用于低压防护的新型SCR器件，包括：主泄放器件与电压检测电路，其中，所述主泄放器件为LVTSCR器件，其特征在于，所述电压检测电路由x个二极管和y个NMOS管构成，其中，x1个二极管和y1个NMOS以任意顺序串联连接在所述主泄放器件的阳极和栅极之间，其余二极管和NMOS串联连接在所述主泄放器件的栅极和阴极之间；并且，满足条件：
VG＝(x-x1)*VF+(y-y1)*Vth＞V′th
Von＝xVF+yVth
其中，x+y＝m、x≥0、y≥0、m≥2，x1+y1＝n、0≤x1≤x、0≤y1≤y、n≥1，VG为主泄放器件栅极的电压，VF为电压检测电路中二极管的导通电压，Vth为电压检测电路中NMOS管的阈值电压，V′th为主泄放器件中寄生NMOS的阈值电压，Von为主泄放器件的开启电压。
进一步的，所述LVTSCR器件，包括：
第一种导电类型硅衬底110，所述第一种导电类型硅衬底上形成的相邻接的第二种导电类型阱区120和第一种导电类型阱区130；所述第二种导电类型阱区内设有均与阳极相连的第二种导电类型重掺杂区A1 121和第一种导电类型重掺杂区B1 122、且两者之间设置浅沟槽隔离，所述第一种导电类型阱区内设有均与阴极相连的第二种导电类型重掺杂区A2 131和第一种导电类型重掺杂区B2 132、且两者之间设置浅沟槽隔离，所述第二种导电类型阱区120和第一种导电类型阱区130的邻接处还跨接有第二种导电类型重掺杂区A3 141，所述第二种导电类型重掺杂区A3与第二种导电类型重掺杂区A2之间的硅表面上设有栅氧化层区151、作为栅极，所述第二种导电类型重掺杂区A3与第一种导电类型重掺杂区B1 122之间设置浅沟槽隔离。
本发明的有益效果在于：
本发明提供一种用于低压防护的新型SCR器件，该结构与传统的LVTSCR结构相比，增加了一条静态电压检测电路，该电路在ESD事件发生后首先开启，然后给新型SCR器件的栅极充电，寄生NMOS沟道开启，促使SCR通路提前导通；同时通过调整电压检测电路的器件类型和个数，能够实现触发电压可调节的功能；触发电压可调节的功能使该新型SCR器件适用于多种不同工作电压的电路的ESD防护。
附图说明
图1为传统LVTSCR器件结构及等效电路；
图2为实施例1二极管串联电压检测电路触发SCR器件的器件结构及等效电路；
图3为实施例2NMOS串联电压检测电路触发SCR器件的器件结构及等效电路；
图4为实施例3混合串联电压检测电路触发SCR器件的器件结构及等效电路。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
实施例1
本实施例提供一种用于低压防护的新型SCR器件，其器件结构如图2所示，其中，左图为二极管串联电压检测电路触发SCR器件的结构示意图，右图是该结构的等效电路图；具体包括：主泄放器件与电压检测电路，其中：
所述主泄放器件为LVTSCR器件，包括：p型硅衬底110，所述p型硅衬底110上形成的相邻接的n型阱区120和p型阱区130；所述n型阱区120内设有n型重掺杂区121和p型重掺杂区122，所述p型阱区130内设有n型重掺杂区131和p型重掺杂区132，所述n型阱区120和p型阱区130的邻接处还跨接n型重掺杂区141，即所述n型重掺杂区141的左边界位于n型阱区120内，右边界位于p型阱区130内；所述n型重掺杂区141和n型重掺杂区131之间的硅表面上有栅氧化层区151；所述n型重掺杂区121、p型重掺杂区122和n型重掺杂区141之间，n型重掺杂区131、p型重掺杂区132之间均设有浅沟槽隔离，如图2中阴影区域所示；所述重掺杂区121和重掺杂区122与阳极相连；所述重掺杂区131和重掺杂区132与阴极相连；
所述电压检测电路由m个二极管串联构成，其中，n个二极管串联于阳极与栅氧化层区151之间，其余m-n个二极管串联于栅氧化层区151与阴极之间。
上述新型SCR器件需要满足以下两个公式：
VG＝(m-n)*VF＞V′th
Von＝m*VF
其中，VG为主泄放器件栅极的电压，VF为二极管的导通电压，V′th为主泄放器件中寄生NMOS的阈值电压，Von为主泄放器件的开启电压。
当给上述新型SCR器件的阳极施加一个正脉冲时(阴极接地)，电压检测电路首先开启，并向新型SCR器件的栅极进行充电；当阳极电压增大到使新型SCR器件的栅极电压VG大于寄生NMOS的阈值电压V′th时，寄生NMOS的沟道开启，电子电流经寄生NMOS的沟道、n型重掺杂区141、n型阱区120和n型重掺杂区121到达阳极，在n型阱区120的电阻RNW上产生压降，导致由p型重掺杂区122和n型阱区120构成的p-n结正偏，寄生PNP管开启；寄生PNP管的集电极电流在p型阱区130的电阻RPW上产生压降，最终导致由p型阱区130和n型重掺杂区131构成的p-n结正偏，寄生NPN管开启；此后寄生PNP管的集电极电流为寄生NPN管提供基极电流，同时寄生NPN管的集电极电流为寄生PNP管提供基极电流，两管形成电流正反馈机制，SCR导通。
实施例2
本实施例提供一种用于低压防护的新型SCR器件，其器件结构如图3所示，其中，左图为二极管串联电压检测电路触发SCR器件的结构示意图，右图是该结构的等效电路图；具体包括：主泄放器件与电压检测电路，其中：主泄放器件与实施例1相同，所述电压检测电路由m个NMOS器件串联构成，其中，n个NMOS串联于阳极和栅氧化层区151之间，其余m-n个NMOS串联于栅氧化层区151和阴极之间。
本实施例中新型SCR器件需要满足以下两个公式：
VG＝(m-n)*Vth＞V′th
Von＝m*Vth
其中，VG为主泄放器件栅极的电压，Vth为电压检测电路中NMOS的阈值电压，V′th为主泄放器件中寄生NMOS的阈值电压，Von为主泄放器件的开启电压。
当给上述新型SCR器件的阳极施加一个正脉冲时(阴极接地)，电压检测电路首先开启，并向新型SCR器件的主泄放器件的栅极进行充电；当阳极电压增大到使主泄放器件的栅极电压VG大于寄生NMOS的阈值电压V′th时，寄生NMOS的沟道开启，电子电流经寄生NMOS的沟道、n型重掺杂区141、n型阱区120和n型重掺杂区121到达阳极，在n型阱区120的电阻RNW上产生压降，导致由p型重掺杂区122和n型阱区120构成的p-n结正偏，寄生PNP管开启；寄生PNP管的集电极电流在p型阱区130的电阻RPW上产生压降，最终导致由p型阱区130和n型重掺杂区131构成的p-n结正偏，寄生NPN管开启；此后寄生PNP管的集电极电流为寄生NPN管提供基极电流，同时寄生NPN管的集电极电流为寄生PNP管提供基极电流，两管形成电流正反馈机制，SCR导通。
实施例3
本实施例提供一种用于低压防护的新型SCR器件，其器件结构如图4所示，其中，左图为二极管串联电压检测电路触发SCR器件的结构示意图，右图是该结构的等效电路图；具体包括：主泄放器件与电压检测电路，其中：主泄放器件与实施例1相同，所述电压检测电路由m个器件串联构成，其中，n个器件串联于阳极和栅氧化层区151之间，其余m-n个器件串联于栅氧化层区151和阴极之间；
本实施例的电压检测电路中二极管和NMOS的个数分别为x和y、且x+y＝m，其中，x1个二极管和y1个NMOS串联连接在阳极和栅极之间、且x1+y1＝n，其余二极管和NMOS串联连接在栅极和阴极之间；该新型SCR器件需要满足以下两个公式：
VG＝(x-x1)*VF+(y-y1)*Vth＞V′th
Von＝xVF+yVth
当给上述新型SCR器件的阳极施加一个正脉冲时(阴极接地),电压检测电路首先开启，并向新型SCR器件的栅极进行充电。当阳极电压增大到使新型SCR器件的栅极电压VG大于寄生NMOS的阈值电压V′th时，寄生NMOS的沟道开启，电子电流经寄生NMOS的沟道、n型重掺杂区141、n型阱区120和n型重掺杂区121到达阳极，在n型阱区120的电阻RNW上产生压降，导致由p型重掺杂区122和n型阱区120构成的p-n结正偏，寄生PNP管开启。寄生PNP管的集电极电流在p型阱区130的电阻RPW上产生压降，最终导致由p型阱区130和n型重掺杂区131构成的p-n结正偏，寄生NPN管开启；此后寄生PNP管的集电极电流为寄生NPN管提供基极电流，同时寄生NPN管的集电极电流为寄生PNP管提供基极电流，两管形成电流正反馈机制，SCR导通。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。
Claims (2)
1.一种用于低压防护的SCR器件，包括：主泄放器件与电压检测电路，其中，所述主泄放器件为LVTSCR器件，其特征在于，所述电压检测电路由x个二极管和y个NMOS管构成，其中，x1个二极管和y1个NMOS以任意顺序串联连接在所述主泄放器件的阳极和栅极之间，其余二极管和NMOS以任意顺序串联连接在所述主泄放器件的栅极和阴极之间；并且，满足条件：
VG＝(x-x1)*VF+(y-y1)*Vth＞Vth′
Von＝xVF+yVth
其中，x+y＝m、x≥0、y≥0、m≥2，x1+y1＝n、0≤x1≤x、0≤y1≤y、n≥1，VG为主泄放器件栅极的电压，VF为电压检测电路中二极管的导通电压，Vth为电压检测电路中NMOS管的阈值电压，V′th为主泄放器件中寄生NMOS的阈值电压，Von为主泄放器件的开启电压；
通过调整所述电压检测电路中二极管和/或NMOS管的个数，能够实现器件触发电压可调节的功能。
2.按权利要求1所述用于低压防护的SCR器件，其特征在于，所述LVTSCR器件，包括：
第一种导电类型硅衬底(110)，所述第一种导电类型硅衬底上形成的相邻接的第二种导电类型阱区(120)和第一种导电类型阱区(130)；所述第二种导电类型阱区内设有均与阳极相连的第二种导电类型重掺杂区A1(121)和第一种导电类型重掺杂区B1(122)、且两者之间设置浅沟槽隔离，所述第一种导电类型阱区内设有均与阴极相连的第二种导电类型重掺杂区A2(131)和第一种导电类型重掺杂区B2(132)、且两者之间设置浅沟槽隔离，所述第二种导电类型阱区(120)和第一种导电类型阱区(130)的邻接处还跨接有第二种导电类型重掺杂区A3(141)，所述第二种导电类型重掺杂区A3与第二种导电类型重掺杂区A2之间的硅表面上设有栅氧化层区(151)、作为栅极，所述第二种导电类型重掺杂区A3与第一种导电类型重掺杂区B1(122)之间设置浅沟槽隔离。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910561291.4A CN110323207B (zh) | 2019-06-26 | 2019-06-26 | 一种用于低压防护的scr器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910561291.4A CN110323207B (zh) | 2019-06-26 | 2019-06-26 | 一种用于低压防护的scr器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110323207A CN110323207A (zh) | 2019-10-11 |
| CN110323207B true CN110323207B (zh) | 2021-02-05 |
Family
ID=68120303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910561291.4A Active CN110323207B (zh) | 2019-06-26 | 2019-06-26 | 一种用于低压防护的scr器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110323207B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111668209B (zh) * | 2020-06-10 | 2022-03-15 | 电子科技大学 | 一种低漏电的用于低压esd防护的可控硅整流器 |
| CN115708208A (zh) * | 2021-08-19 | 2023-02-21 | 长鑫存储技术有限公司 | 静电保护电路和静电保护结构 |
| BE1030284B1 (nl) * | 2022-02-21 | 2023-09-19 | Sofics Bvba | Elektrostatische ontladingsbeveiliging |
| CN116031265B (zh) * | 2022-12-23 | 2023-09-15 | 上海铭锟半导体有限公司 | 集成太阳能电池和cmos电路的光电探测器及制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140686A (ja) * | 1997-07-23 | 1999-02-12 | Rohm Co Ltd | 半導体集積回路装置 |
| CN104835818B (zh) * | 2015-05-04 | 2019-09-27 | 武汉新芯集成电路制造有限公司 | 一种双触发lvtscr结构及其电路 |
| CN109786375A (zh) * | 2019-01-11 | 2019-05-21 | 杭州捷茂微电子有限公司 | 一种基于bcd工艺的新型栅极接地nmos结构esd保护器件 |
-
2019
- 2019-06-26 CN CN201910561291.4A patent/CN110323207B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN110323207A (zh) | 2019-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110323207B (zh) | 一种用于低压防护的scr器件 | |
| Ker et al. | Overview of on-chip electrostatic discharge protection design with SCR-based devices in CMOS integrated circuits | |
| CN108520875B (zh) | 一种高维持电压npnpn型双向可控硅静电防护器件 | |
| CN107017248B (zh) | 一种基于浮空阱触发的低触发电压scr结构 | |
| US7804669B2 (en) | Stacked ESD protection circuit having reduced trigger voltage | |
| US8102001B2 (en) | Initial-on SCR device for on-chip ESD protection | |
| US8456785B2 (en) | Semiconductor ESD device and method | |
| CN108807372B (zh) | 一种低压触发高维持电压可控硅整流器静电释放器件 | |
| CN107731811B (zh) | 一种用于esd防护的依靠纵向bjt触发的scr器件 | |
| CN110335866B (zh) | 一种基于纳米级集成电路工艺的双向低触发esd保护器件 | |
| US6784029B1 (en) | Bi-directional ESD protection structure for BiCMOS technology | |
| CN111668209B (zh) | 一种低漏电的用于低压esd防护的可控硅整流器 | |
| CN106876389B (zh) | 一种具有阻容二极管辅助触发scr结构的esd防护器件 | |
| CN109638013B (zh) | 一种触发电压连续可调的scr esd放电结构及其触发实现方法 | |
| CN108766964B (zh) | Ldmos静电保护器件 | |
| KR101699616B1 (ko) | 정전기 방전 보호소자 | |
| CN111725206B (zh) | Pmos触发的scr器件、scr器件的制造方法及scr静电保护电路 | |
| CN113421924A (zh) | 一种二极管触发的双向scr器件 | |
| KR101488566B1 (ko) | Ｅｓｄ 보호회로 | |
| CN109979929B (zh) | 一种高压静电放电钳位保护元件及集成电路芯片 | |
| CN112420691A (zh) | 一种嵌入scr结构的分布式esd器件 | |
| CN111900159A (zh) | 功率器件静电放电保护电路 | |
| CN111446242A (zh) | 可控硅型静电放电器件及集成电路 | |
| CN111900160A (zh) | 一种功率器件静电放电保护电路 | |
| KR101884552B1 (ko) | 정전기 방전 보호소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |