JP2002522906A - Ｅｓｄ保護手段を具備する集積回路 - Google Patents

Ｅｓｄ保護手段を具備する集積回路

Info

Publication number
JP2002522906A
JP2002522906A JP2000564236A JP2000564236A JP2002522906A JP 2002522906 A JP2002522906 A JP 2002522906A JP 2000564236 A JP2000564236 A JP 2000564236A JP 2000564236 A JP2000564236 A JP 2000564236A JP 2002522906 A JP2002522906 A JP 2002522906A
Authority
JP
Japan
Prior art keywords
doped surface
surface area
integrated circuit
conductivity type
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2000564236A
Other languages
English (en)
Inventor
ハンス ユー シュレーダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2002522906A publication Critical patent/JP2002522906A/ja
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 集積回路は、ＳＣＲを有するＥＳＤ保護手段を具備し、当該集積回路の基板（ＳＢＳＴＲ）がｐタイプであるならば、そのｎウェル（ＷＬＬ）は電子回路に接続されるボンディングパッド（ＢＰ）のかわりにＶＤＤ供給部に接続される。結局、アノードは、ｎウェル（ＷＬＬ）内のｐ＋拡散（ｄ４）によってだけ形成される。したがって、負の電圧がボンディングパッド（ＢＰ）において許容される。接合が、順方向にバイアスされていないからである。よって、ＶＳＳに向かってＥＳＤ保護が得られる。加えて，ＰＭＯＳＴ（ＭＰ）はＶＤＤに向かってＥＳＤ保護として用いられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、第１の導電タイプの基板上に設けられた静電放電を保護するための
保護手段を有する集積回路であって、当該保護手段は第１とは反対の第２の導電
タイプの第１高ドープ表面エリアと、第２の導電タイプの第２高ドープ表面エリ
アと、第１及び第２高ドープ表面エリアと共同で第１ＭＯＳデバイスを形成する
ために位置する前記集積回路の表面から絶縁された第１のゲートと、第２高ドー
プ表面エリアの真横に位置する第１導電タイプの第３の高ドープ表面エリアとを
有し、第１ゲートと第２及び第３の高ドープ表面エリアは第１基準端子と電気的
に結合され、前記基板は第２導電タイプのウェルを具備し、当該ウェルは第１の
高ドープ表面エリアの領域まで部分的に伸び、前記ウェルは前記集積回路のボン
ディングパッドと電気的に結合される第１導電タイプの第４の高ドープ表面エリ
アを具備する、集積回路に関する。
【０００２】
【従来の技術】
このような集積回路は、当業者には知られている。第４の高ドープ表面エリア
、ウェル、基板及び第２の高ドープ表面エリアは、ＳＣＲ素子（シリコン制御整
流素子、Silicon-Controlled Rectifier）を形成する。このＳＣＲ素子は、実際
、外側のｐ層又は外側のｎ層上に接続部を持つ４層ｐｎｐｎ（又はｎｐｎｐ）構
造である。前記接続部の一方は第４の高ドープ表面エリアにより形成され、前記
接続部の他方は第２の高ドープ表面エリアにより形成される。保護手段の目的は
、静電放電（electrostatic discharge ＥＳＤ）により生じる集積回路内の損
傷を避けることである。一般に、ダイオード、フィールド酸化物ＮＭＯＳ、薄い
酸化物ＮＭＯＳ、及びＳＣＲがＥＳＤ保護手段として用いられる。
【０００３】
【発明が解決しようとする課題】
既知のＥＳＤ保護手段の問題は、例えばボンディングパッドが第１基準端子に
関してマイナスにバイアスされているならばｐ基板ＣＭＯＳ集積回路内のボンデ
ィングパッドに電気的に接続されるｎ＋拡散がないことである。ボンディングパ
ッドにおけるｎ＋拡散は基板に関して順方向にバイアスされているからである。
このことは、基板に電流が流れることを生じさせ、集積回路のふるまいに悪影響
をもたらすだろう。同じ理由で、第１基準端子に結合されるＥＳＤ保護手段とし
てのＮＭＯＳ及びｎ＋／ｐのダイオードは許容されない。
【０００４】 本発明の目的は、上述の問題を解決することである。
【０００５】
【課題を解決するための手段】
冒頭に述べられたタイプの集積回路であって本発明に係る集積回路は、ウェル
がさらに第１導電タイプの第５の高ドープ表面エリアと、前記集積回路の表面か
ら絶縁された第２ゲートと、第５の高ドープ表面エリアの真横に位置する第２導
電タイプの第６の高ドープ表面エリアとを有し、第２ゲートが第４の及び第５の
高ドープ表面エリアと共同で第２のＭＯＳデバイスを形成するために位置づけら
れ、第２ゲートと第５及び第６の高ドープ表面エリアとが第２基準端子と電気的
に結合されていることを特徴とする。結果として、保護手段が２つの保護路を供
給する。例えば、第１の導電タイプがｐタイプであり、第２の導電タイプがｎタ
イプであるとする。このとき、これ以降第１の保護路と呼ばれる２つの保護路の
うちの一方は、ボンディングパッドとｎウェル（すなわち第２導電タイプがｎタ
イプであるならばウェルである）におけるｐ＋拡散（第４の高ドープ表面エリア
）により形成されるｐ＋ｎダイオードを有する。したがって、第１保護路は、ボ
ンディングパッドと第２基準端子との間でＥＳＤ保護を形成する。これ以降、第
２保護路と呼ばれる２つの保護路の他方は、ＳＣＲにより形成され、この例では
、ＳＣＲの外側のｐ層はｎウェル内の第４のｐ＋ドープ表面エリアにより形成さ
れ、外側のｎ層はｐタイプの基板内の第２のｎ＋ドープ表面エリアにより形成さ
れる。この例では、第１導電タイプはｐタイプであり、第２導電タイプはｎタイ
プであり、本発明による保護手段はボンディングパッドと電気的に接続されるｎ ＋ 拡散を持たない。このことは、既知の保護手段とは対照的である。
【０００６】 本発明は、図を参照して詳細に説明される。
【０００７】 これら図においては、同様の機能又は目的を持った部品又は素子には、同じ参
照符号が付けられている。
【０００８】
【発明の実施の形態】
図１は、静電放電を保護するための入力保護手段を持つ集積回路の一部の断面
図である。例えば、集積回路は、ｐタイプの基板ＳＢＳＴＲを有するとする。結
果として、ウェルＷＬＬはｎタイプであり、これ以降ｎウェルＷＬＬと呼ばれる
。集積回路は、これ以降ｎ＋エリアと呼ばれるｎタイプの高ドープ表面エリアｄ
１、ｄ２及びｄ６を具備し、これ以降ｐ＋エリアと呼ばれるｐタイプの高ドープ
表面エリアｄ３、ｄ４及びｄ５を具備する。第１ゲートｇ１とｎ＋エリアｄ１及
びｄ２とともに第１のＭＯＳデバイスＭＮを形成する。第１ゲートｇ１，ｎ＋エ
リアｄ２及びｐ＋エリアｄ３は、第１基準端子ＶＳＳと電気的に接続されている
。第２ゲートｇ２とｐ＋エリアｄ４及びｄ５とともに第２のＭＯＳデバイスＭＰ
を形成する。第１ゲートｇ２，ｐ＋エリアｄ５及びｎ＋エリアｄ６は、第２基準
端子ＶＤＤと電気的に接続されている。ｐ＋エリアｄ４、ｐ＋エリアｄ５及びｎ ＋ エリアｄ６は、ｎウェルＷＬＬ内に位置する。ｎ＋エリアｄ１は、ｎウェルＷ
ＬＬ内に部分的にだけ位置する。ｐ＋エリアｄ４は、集積回路のボンディングパ
ッドＢＰと電気的に接続されている。ボンディングパッドＢＰは例えば、集積回
路の（図示されていない）電子回路の入力部と電気的に接続される入力パッドで
ある。たいへんしばしば、電子回路のＭＯＳトランジスタのゲートは、前記入力
パッドと電気的に接続されている。このようなＭＯＳトランジスタはそのゲート
上で静電放電により非常に損傷されやすい。このようなＭＯＳトランジスタのゲ
ートは非常に高入力インピーダンスだからである。図１に示されるように、保護
手段は、静電放電のため、正及び負の電圧スパイクに対してボンディングパッド
で電圧を制限する。図１の保護手段と既知の保護手段との重要な違いは、電圧ス
パイクの極性にかかわらず、基板ＳＢＳＴＲを流れる電流がないことである。こ
のことは、ｎウェルＷＬＬがｎ＋エリアｄ６を介して第２基準端子ＶＤＤと接続
されているので、図１の保護手段を使用して、ｎ＋エリアはボンディングパッド
ＢＰと接続されず、一方既知の保護手段では、ｎウェルＷＬＬがボンディングパ
ッドＢＰに接続され、基板電流を生じ、集積回路上の電子回路の振る舞いに悪影
響を及ぼすということになる。
【０００９】 図２は、図１に示される集積回路の一部に対応する簡略化された電子回路図を
示す。ｐ＋エリアｄ５及びｎウェルＷＬＬによりそれぞれ形成される、第２のＭ
ＯＳトランジスタＭＰのバックゲート及びソースは、第２基準端子ＶＤＤと接続
される。第２ゲートｇ２は、第２基準端子ＶＤＤにも接続されている。ｐ＋エリ
アｄ４である、ＭＯＳトランジスタＭＰのドレインは、ボンディングパッドＢＰ
と接続されている。第１バイポーラトランジスタＴ１は、エミッタでボンディン
グパッドＢＰと接続され、コレクタで第２バイポーラトランジスタＴ２のベース
と接続され、ベースで第２バイポーラトランジスタＴ２のコレクタと接続されて
いる。第１バイポーラトランジスタＴ１のコレクタは、第１抵抗Ｒ１を介して第
１基準端子ＶＤＤと接続されている。第２バイポーラトランジスタＴ２のコレク
タは、第２抵抗Ｒ２を介して第２基準端子ＶＳＳと接続されている。第１抵抗Ｒ
１は、ｎ＋エリアｄ１とｐ＋エリアｄ３との間の基板ＳＢＳＴＲの抵抗により生
じる。第２抵抗Ｒ２は、ｎ＋エリアｄ１とｎ＋エリアｄ６との間のｎウェルＷＬ
Ｌの抵抗により生じる。第１及び第２バイポーラトランジスタＴ１−Ｔ２と、第
１及び第２抵抗Ｒ１−Ｒ２とでＳＣＲを形成し、その動作はよく知られている。
【００１０】 本発明は上述の例に制限されるものではなく、当業者に可能な非常に多くの変
形例が本発明の範囲にあることは、明らかであろう。上述の例において導電タイ
プが逆でもよく、もちろんこの場合印加される電圧は適応されなければならない
。
【図面の簡単な説明】
【図１】静電放電を保護するための入力保護手段を持つ集積回路の一部の断
面図である。
【図２】図１に示される集積回路の前記一部に対応する簡略化された電気回
路図を示す。
【符号の説明】
ＢＰ：ボンディングパッド、 ＷＬＬ：ｎウェル、 ＳＢＳＴＲ：基板、 Ｔ１、Ｔ２：バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5F038 BH02 BH06 BH07 BH13 CD02 CD03 EZ20 5F048 AA02 AC03 BB16 BE09 CC01 CC06 CC09 CC10 CC13 CC16 CC18 CC19

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電タイプの基板上に設けられた静電放電を保護する
    ための保護手段を有する集積回路であって、当該保護手段は第１とは反対の第２
    の導電タイプの第１高ドープ表面エリアと、第２の導電タイプの第２高ドープ表
    面エリアと、第１及び第２高ドープ表面エリアと共同で第１ＭＯＳデバイスを形
    成するために位置する前記集積回路の表面から絶縁された第１のゲートと、第２
    高ドープ表面エリアの真横に位置する第１導電タイプの第３の高ドープ表面エリ
    アとを有し、第１ゲートと第２及び第３の高ドープ表面エリアは第１基準端子と
    電気的に結合され、前記基板は第２導電タイプのウェルを具備し、当該ウェルは
    第１の高ドープ表面エリアの領域まで部分的に伸び、前記ウェルは前記集積回路
    のボンディングパッドと電気的に結合される第１導電タイプの第４の高ドープ表
    面エリアを具備する、集積回路において、前記ウェルがさらに第１導電タイプの
    第５の高ドープ表面エリアと、前記集積回路の表面から絶縁された第２ゲートと
    、第５の高ドープ表面エリアの真横に位置する第２導電タイプの第６の高ドープ
    表面エリアとを有し、第２ゲートが第４の及び第５の高ドープ表面エリアと共同
    で第２のＭＯＳデバイスを形成するために位置づけられ、第２ゲートと第５及び
    第６の高ドープ表面エリアとが第２基準端子と電気的に結合されていることを特
    徴とする集積回路。
JP2000564236A 1998-08-04 1999-07-29 Ｅｓｄ保護手段を具備する集積回路 Ceased JP2002522906A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP98202623 1998-08-04
EP98202623.9 1998-08-04
PCT/EP1999/005517 WO2000008688A1 (en) 1998-08-04 1999-07-29 An integrated circuit provided with esd protection means

Publications (1)

Publication Number Publication Date
JP2002522906A true JP2002522906A (ja) 2002-07-23

Family

ID=8234006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000564236A Ceased JP2002522906A (ja) 1998-08-04 1999-07-29 Ｅｓｄ保護手段を具備する集積回路

Country Status (5)

Country Link
US (1) US6215135B1 (ja)
EP (1) EP1046193B1 (ja)
JP (1) JP2002522906A (ja)
DE (1) DE69939684D1 (ja)
WO (1) WO2000008688A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080528A (ja) * 2004-09-08 2006-03-23 Magnachip Semiconductor Ltd 高電圧素子の静電気保護装置
US8633543B2 (en) 2010-03-19 2014-01-21 Fujitsu Semiconductor Limited Electro-static discharge protection circuit and semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW457689B (en) * 2000-01-11 2001-10-01 Winbond Electronics Corp High current ESD protection circuit
DE10005811A1 (de) * 2000-02-10 2001-08-23 Micronas Gmbh Laterale Thyristorstruktur zum Schutz vor elektrostatischer Entladung
US20040026121A1 (en) * 2000-09-22 2004-02-12 Adolf Bernds Electrode and/or conductor track for organic components and production method thereof
DE10111462A1 (de) 2001-03-09 2002-09-19 Infineon Technologies Ag Thyristorstruktur und Überspannungsschutzanordnung mit einer solchen Thyristorstruktur
US20030042498A1 (en) * 2001-08-30 2003-03-06 Ming-Dou Ker Method of forming a substrate-triggered SCR device in CMOS technology
US20040121474A1 (en) * 2002-12-19 2004-06-24 Genoptix, Inc Detection and evaluation of chemically-mediated and ligand-mediated t-cell activation using optophoretic analysis
US20050045952A1 (en) * 2003-08-27 2005-03-03 International Business Machines Corporation Pfet-based esd protection strategy for improved external latch-up robustness
TWI227052B (en) * 2003-12-23 2005-01-21 Macronix Int Co Ltd ESD protection circuit for dual-polarity input pad
US8010927B2 (en) * 2007-10-02 2011-08-30 International Business Machines Corporation Structure for a stacked power clamp having a BigFET gate pull-up circuit
TWI349368B (en) * 2008-01-24 2011-09-21 Raydium Semiconductor Corp Dual triggered silicon controlled rectifier
CN101521224B (zh) * 2008-02-27 2010-07-14 瑞鼎科技股份有限公司 双触发型可控硅整流器
US8198651B2 (en) 2008-10-13 2012-06-12 Infineon Technologies Ag Electro static discharge protection device
US8102002B2 (en) * 2008-12-16 2012-01-24 Analog Devices, Inc. System and method for isolated NMOS-based ESD clamp cell
TWI416706B (zh) * 2010-12-20 2013-11-21 Univ Nat Chiao Tung 三維積體電路的靜電放電防護結構
US11990475B2 (en) * 2020-11-30 2024-05-21 Samsung Electronics Co., Ltd. Semiconductor device
CN113782528B (zh) * 2021-11-11 2022-02-08 北京芯可鉴科技有限公司 半导体器件、集成电路产品以及制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04230072A (ja) * 1990-12-27 1992-08-19 Toshiba Corp 半導体集積回路の保護回路
JPH09167829A (ja) * 1995-11-20 1997-06-24 Lucent Technol Inc 静電気保護装置を有する集積回路
JPH09181267A (ja) * 1995-10-31 1997-07-11 Texas Instr Inc <Ti> Ｅｓｄ保護回路
JPH1140686A (ja) * 1997-07-23 1999-02-12 Rohm Co Ltd 半導体集積回路装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400202A (en) * 1992-06-15 1995-03-21 Hewlett-Packard Company Electrostatic discharge protection circuit for integrated circuits
WO1994003928A1 (en) * 1992-08-06 1994-02-17 Harris Corporation High voltage protection using scrs
US5455436A (en) * 1994-05-19 1995-10-03 Industrial Technology Research Institute Protection circuit against electrostatic discharge using SCR structure
US5576557A (en) * 1995-04-14 1996-11-19 United Microelectronics Corp. Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits
US5615073A (en) * 1995-06-22 1997-03-25 National Semiconductor Corporation Electrostatic discharge protection apparatus
KR100190008B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 장치의 정전하 보호 장치
US5739998A (en) * 1996-07-12 1998-04-14 Kabushiki Kaisha Toshiba Protective circuit and semiconductor integrated circuit incorporating protective circuit
US6081002A (en) * 1997-05-29 2000-06-27 Texas Instruments Incorporated Lateral SCR structure for ESD protection in trench isolated technologies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04230072A (ja) * 1990-12-27 1992-08-19 Toshiba Corp 半導体集積回路の保護回路
JPH09181267A (ja) * 1995-10-31 1997-07-11 Texas Instr Inc <Ti> Ｅｓｄ保護回路
JPH09167829A (ja) * 1995-11-20 1997-06-24 Lucent Technol Inc 静電気保護装置を有する集積回路
JPH1140686A (ja) * 1997-07-23 1999-02-12 Rohm Co Ltd 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080528A (ja) * 2004-09-08 2006-03-23 Magnachip Semiconductor Ltd 高電圧素子の静電気保護装置
JP4510732B2 (ja) * 2004-09-08 2010-07-28 マグナチップセミコンダクター有限会社 高電圧素子の静電気保護装置
US8633543B2 (en) 2010-03-19 2014-01-21 Fujitsu Semiconductor Limited Electro-static discharge protection circuit and semiconductor device

Also Published As

Publication number Publication date
DE69939684D1 (de) 2008-11-20
US6215135B1 (en) 2001-04-10
WO2000008688A1 (en) 2000-02-17
EP1046193A1 (en) 2000-10-25
EP1046193B1 (en) 2008-10-08

Similar Documents

Publication Publication Date Title
US5717559A (en) Input/output protection device for use in semiconductor device
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
JP2958202B2 (ja) 半導体装置
US5825600A (en) Fast turn-on silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection
JP5174301B2 (ja) 半導体装置
JP2810874B2 (ja) 半導体デバイス
TWI409930B (zh) 靜電放電保護之架構
JP2002522906A (ja) Ｅｓｄ保護手段を具備する集積回路
JP2959528B2 (ja) 保護回路
KR19980068159A (ko) 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
JPH1041469A (ja) 半導体装置
JP2009512217A (ja) トリガ素子を備えた低容量ｓｃｒ
TW469622B (en) Semiconductor device with ESD protection
EP0538752B1 (en) Semiconductor input protective device against external surge voltage
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
US7511932B1 (en) ESD protection structure
JP3404036B2 (ja) Ｐｉｓｏ静電的放電保護デバイス
KR100435807B1 (ko) 정전방전 보호 회로용 반도체 제어 정류기
US6288884B1 (en) MOS buffer immun to ESD damage
KR20020015199A (ko) 반도체장치의 정전방전보호소자
JPH05505060A (ja) 低トリガ電圧ｓｃｒ保護装置及び構造
JP2003092357A (ja) 入力保護回路
EP0772237A2 (en) Semiconductor device including protection means
JP3191209B2 (ja) 静電破壊防止装置
US6583476B1 (en) Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060728

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20081014

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100611

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20101022