JPH09181267A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 基板の背面側が接地から浮いている場合、基
板に形成されたメモリ回路を負のＥＳＤストレスから保
護する。 【解決手段】 ＥＳＤ保護回路は、第１の端子（１０
２）との間で、保護すべき回路を接続する第２の端子
（１０４）と、第１の導電形の基板（２０２）と反対の
第２の導電形でトランジスタ（１０６）のソースを形成
する第１のドープされた領域（２０６）と、第２の導電
形で、チャンネル領域で第１のドープされた領域から隔
てられてトランジスタのドレインを形成する第２のドー
プされた領域（２０８）と、第１の導電形で、基板に形
成され、第２のドープされた領域から最小距離だけ隔て
られ、第２のドープされた領域によって形成されたカソ
ードを有するダイオード（１０８）のアノードを形成す
る第１のダイオード領域（２１０）と、を備え、ダイオ
ードおよびトランジスタを第１の端子および第２の端子
間に接続し、ダイオードが負のストレスの間にトランジ
スタおよび回路を保護する。
板に形成されたメモリ回路を負のＥＳＤストレスから保
護する。 【解決手段】 ＥＳＤ保護回路は、第１の端子（１０
２）との間で、保護すべき回路を接続する第２の端子
（１０４）と、第１の導電形の基板（２０２）と反対の
第２の導電形でトランジスタ（１０６）のソースを形成
する第１のドープされた領域（２０６）と、第２の導電
形で、チャンネル領域で第１のドープされた領域から隔
てられてトランジスタのドレインを形成する第２のドー
プされた領域（２０８）と、第１の導電形で、基板に形
成され、第２のドープされた領域から最小距離だけ隔て
られ、第２のドープされた領域によって形成されたカソ
ードを有するダイオード（１０８）のアノードを形成す
る第１のダイオード領域（２１０）と、を備え、ダイオ
ードおよびトランジスタを第１の端子および第２の端子
間に接続し、ダイオードが負のストレスの間にトランジ
スタおよび回路を保護する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
より詳細にはＤＲＡＭ入力および電源のためのＥＳＤ保
護装置に関する。
より詳細にはＤＲＡＭ入力および電源のためのＥＳＤ保
護装置に関する。
【０００２】
【従来の技術】静電放電事象が生じる可能性がある多く
の状況において、複数のメモリ装置（ＤＲＡＭ）をむき
出しにしている基板の背面側は典型的には接地されてい
ない。基体の背面側でのこの非接地状態のため、接地ゲ
ートｎＭＯＳ装置を用いる典型的な方法はメモリ回路を
保護するためには効果的ではない。典型的には、接地ゲ
ートｎＭＯＳ装置は、ＥＳＤ過渡状態レベルをゲート酸
化物降伏レベル以下の値にクランプするために使用され
る。しかしながら、これらの状況下では、この装置は基
板が接地から浮いているため負のＥＳＤ事象に対しては
効果的でなく、この結果ＭＯＳ電界効果トランジスタの
ゲートおよびソースは共に「高」になってしまい、これ
によってＭＯＳ電界効果トランジスタは降伏、損傷して
しまう。
の状況において、複数のメモリ装置（ＤＲＡＭ）をむき
出しにしている基板の背面側は典型的には接地されてい
ない。基体の背面側でのこの非接地状態のため、接地ゲ
ートｎＭＯＳ装置を用いる典型的な方法はメモリ回路を
保護するためには効果的ではない。典型的には、接地ゲ
ートｎＭＯＳ装置は、ＥＳＤ過渡状態レベルをゲート酸
化物降伏レベル以下の値にクランプするために使用され
る。しかしながら、これらの状況下では、この装置は基
板が接地から浮いているため負のＥＳＤ事象に対しては
効果的でなく、この結果ＭＯＳ電界効果トランジスタの
ゲートおよびソースは共に「高」になってしまい、これ
によってＭＯＳ電界効果トランジスタは降伏、損傷して
しまう。
【０００３】上述のように、殆どのＤＲＡＭ回路は、電
源の保護を行うようにＶDDおよびＶ SS間に接続した多数
の接地ゲートｎＭＯＳ装置を用いている。他方、あるＤ
ＲＡＭ回路は保護装置としてダイオードを使用する。ｎ
ＭＯＳ装置もダイオードも単独では（それぞれ、負およ
び正のストレスに対して）、ＥＳＤストレスが正の電源
端子に与えられる時には、装置を保護する上でそれ程効
果的ではない。更に、ダイオードおよびｎＭＯＳ装置を
２つの独立した個別の保護装置として配置することは、
レイアウト母線抵抗がこれら２つの装置の組合せを負の
ストレスに対して非効果的にするため最適ではない。
源の保護を行うようにＶDDおよびＶ SS間に接続した多数
の接地ゲートｎＭＯＳ装置を用いている。他方、あるＤ
ＲＡＭ回路は保護装置としてダイオードを使用する。ｎ
ＭＯＳ装置もダイオードも単独では（それぞれ、負およ
び正のストレスに対して）、ＥＳＤストレスが正の電源
端子に与えられる時には、装置を保護する上でそれ程効
果的ではない。更に、ダイオードおよびｎＭＯＳ装置を
２つの独立した個別の保護装置として配置することは、
レイアウト母線抵抗がこれら２つの装置の組合せを負の
ストレスに対して非効果的にするため最適ではない。
【０００４】
【発明が解決しようとする課題】従って、本発明が解決
しようとする課題は、装置あるいは装置の直列配置を負
のＥＳＤストレスから保護する集積化したＥＳＤ保護装
置を提供することである。他の課題は、背面側が接地さ
れていない場合に、装置あるいは装置の直列配置を負の
ＥＳＤストレスから保護する集積化したＥＳＤ保護装置
を提供することである。
しようとする課題は、装置あるいは装置の直列配置を負
のＥＳＤストレスから保護する集積化したＥＳＤ保護装
置を提供することである。他の課題は、背面側が接地さ
れていない場合に、装置あるいは装置の直列配置を負の
ＥＳＤストレスから保護する集積化したＥＳＤ保護装置
を提供することである。
【０００５】
【課題を解決するための手段】本発明の一実施例は負の
ストレスから回路を保護するＥＳＤ保護回路であり、そ
のＥＳＤ保護回路は、第１の端子と、上記第１の端子と
の間で、保護すべき上記回路を接続するようにした第２
の端子と、第１の導電形の基板と、上記第１の導電形と
反対の第２の導電形のもので、上記基板に形成され、ト
ランジスタのソースを形成する第１のドープされた領域
と、上記第２の導電形のもので、チャンネル領域によっ
て上記第１のドープされた領域から隔てられて上記基板
に形成され、上記トランジスタのドレインを形成する第
２のドープされた領域と、上記第１の導電形のもので、
上記基板に形成され、上記第２のドープされた領域から
最小距離だけ隔てられ、上記第２のドープされた領域に
よって形成されたカソードを有するダイオードのアノー
ドを形成する第１のダイオード領域と、を具備してお
り、上記ダイオードおよび上記トランジスタは上記第１
の端子および上記第２の端子間に接続され、上記ダイオ
ードは上記負のストレスの間に上記トランジスタおよび
上記回路を保護するようになっている。好ましくは、上
記第１の導電形はｐ形であり、上記第２の導電形はｎ形
である。
ストレスから回路を保護するＥＳＤ保護回路であり、そ
のＥＳＤ保護回路は、第１の端子と、上記第１の端子と
の間で、保護すべき上記回路を接続するようにした第２
の端子と、第１の導電形の基板と、上記第１の導電形と
反対の第２の導電形のもので、上記基板に形成され、ト
ランジスタのソースを形成する第１のドープされた領域
と、上記第２の導電形のもので、チャンネル領域によっ
て上記第１のドープされた領域から隔てられて上記基板
に形成され、上記トランジスタのドレインを形成する第
２のドープされた領域と、上記第１の導電形のもので、
上記基板に形成され、上記第２のドープされた領域から
最小距離だけ隔てられ、上記第２のドープされた領域に
よって形成されたカソードを有するダイオードのアノー
ドを形成する第１のダイオード領域と、を具備してお
り、上記ダイオードおよび上記トランジスタは上記第１
の端子および上記第２の端子間に接続され、上記ダイオ
ードは上記負のストレスの間に上記トランジスタおよび
上記回路を保護するようになっている。好ましくは、上
記第１の導電形はｐ形であり、上記第２の導電形はｎ形
である。
【０００６】本発明の他の実施例は負のストレスから回
路を保護するＥＳＤ保護回路であり、そのＥＳＤ保護回
路は、第１の導電形のもので、１つの表面を有する基板
と、上記第１の導電形と反対の第２の導電形のもので、
上記基板に設けられた軽くドープされた領域と、上記第
１の導電形のもので、上記基板の上記表面でかつ上記軽
くドープされた領域内に設けられ、第１のダイオードお
よび第２のダイオードのアノードを形成する第１のドー
プされた領域と、上記第２の導電形のもので、上記基板
の上記表面でかつ上記軽くドープされた領域から隔てら
れた設けられた第１のソース領域と、上記第２の導電形
のもので、上記基板の上記表面でかつ第１のチャンネル
領域だけ上記第１のソース領域から隔てられ、上記軽く
ドープされた領域と接し、上記第１のダイオードのカソ
ードを形成する第１のドレイン領域と、上記第１のチャ
ンネル領域上に絶縁状態で配置され、上記第１のソース
領域および上記第１のドレイン領域と共に第１のトラン
ジスタを形成する第１のゲートと、第２の導電形のもの
で、上記基板の上記表面でかつ上記軽くドープされた領
域から隔てられて設けられた第２のソース領域と、上記
第２の導電形のもので、上記基板の上記表面でかつ第２
のチャンネル領域だけ上記第２のソース領域から隔てら
れて設けられ、上記軽くドープされた領域と接し、上記
第２のダイオードのカソードを形成する第２のドレイン
領域と、上記第１のチャンネル領域上に絶縁状態で配置
され、上記第２のソース領域および上記第２のドレイン
領域と共に第２のトランジスタを形成する第２のゲート
と、を具備しており、上記第１のソース領域、上記第１
のゲート、上記第２のソース領域、上記第２のゲートお
よび上記第１のドープされた領域は接続され、上記第１
および第２のドレイン領域は互いに連結され、上記第１
および第２のダイオードは上記負のストレスの間に上記
第１および第２のトランジスタならびに保護すべき回路
を保護するようになっている。
路を保護するＥＳＤ保護回路であり、そのＥＳＤ保護回
路は、第１の導電形のもので、１つの表面を有する基板
と、上記第１の導電形と反対の第２の導電形のもので、
上記基板に設けられた軽くドープされた領域と、上記第
１の導電形のもので、上記基板の上記表面でかつ上記軽
くドープされた領域内に設けられ、第１のダイオードお
よび第２のダイオードのアノードを形成する第１のドー
プされた領域と、上記第２の導電形のもので、上記基板
の上記表面でかつ上記軽くドープされた領域から隔てら
れた設けられた第１のソース領域と、上記第２の導電形
のもので、上記基板の上記表面でかつ第１のチャンネル
領域だけ上記第１のソース領域から隔てられ、上記軽く
ドープされた領域と接し、上記第１のダイオードのカソ
ードを形成する第１のドレイン領域と、上記第１のチャ
ンネル領域上に絶縁状態で配置され、上記第１のソース
領域および上記第１のドレイン領域と共に第１のトラン
ジスタを形成する第１のゲートと、第２の導電形のもの
で、上記基板の上記表面でかつ上記軽くドープされた領
域から隔てられて設けられた第２のソース領域と、上記
第２の導電形のもので、上記基板の上記表面でかつ第２
のチャンネル領域だけ上記第２のソース領域から隔てら
れて設けられ、上記軽くドープされた領域と接し、上記
第２のダイオードのカソードを形成する第２のドレイン
領域と、上記第１のチャンネル領域上に絶縁状態で配置
され、上記第２のソース領域および上記第２のドレイン
領域と共に第２のトランジスタを形成する第２のゲート
と、を具備しており、上記第１のソース領域、上記第１
のゲート、上記第２のソース領域、上記第２のゲートお
よび上記第１のドープされた領域は接続され、上記第１
および第２のドレイン領域は互いに連結され、上記第１
および第２のダイオードは上記負のストレスの間に上記
第１および第２のトランジスタならびに保護すべき回路
を保護するようになっている。
【０００７】本発明の更に他の実施例は負のストレスか
ら回路を保護するＥＳＤ保護回路であり、そのＥＳＤ保
護回路は、第１の端子と、上記第１の端子との間で、保
護すべき上記回路を接続するようにした第２の端子と、
第１の導電形の基板と、上記第１の導電形と反対の第２
の導電形のもので、上記基板に形成された軽くドープさ
れた領域と、上記第２の導電形のもので、上記基板にか
つ上記軽くドープされた領域内に形成された第１のドー
プされた領域と、上記第１の導電形のもので、上記基板
にかつ上記軽くドープされた領域内に形成され、上記第
１のドープされた領域と接して上記第１のドープされた
領域と共にＳＣＲのアノードを形成する第２のドープさ
れた領域と、上記第１の導電形のもので、上記基板に形
成され、上記第１のドープされた領域から最小距離だけ
隔てられ、上記第１のドープされた領域によって形成さ
れたカソードを有するダイオードのアノードを形成する
第１のダイオード領域と、を具備しており、上記ダイオ
ードおよび上記ＳＣＲは上記第１の端子および上記第２
の端子間に接続され、上記ダイオードは上記負のストレ
スの間に上記回路を保護するようになっている。好まし
くは、上記第１のダイオード領域の一部は上記軽くドー
プされた領域に設けられる。しかしながら、上記第１の
ダイオード領域は上記軽くドープされた領域内に完全に
形成されるようにされてもよい。
ら回路を保護するＥＳＤ保護回路であり、そのＥＳＤ保
護回路は、第１の端子と、上記第１の端子との間で、保
護すべき上記回路を接続するようにした第２の端子と、
第１の導電形の基板と、上記第１の導電形と反対の第２
の導電形のもので、上記基板に形成された軽くドープさ
れた領域と、上記第２の導電形のもので、上記基板にか
つ上記軽くドープされた領域内に形成された第１のドー
プされた領域と、上記第１の導電形のもので、上記基板
にかつ上記軽くドープされた領域内に形成され、上記第
１のドープされた領域と接して上記第１のドープされた
領域と共にＳＣＲのアノードを形成する第２のドープさ
れた領域と、上記第１の導電形のもので、上記基板に形
成され、上記第１のドープされた領域から最小距離だけ
隔てられ、上記第１のドープされた領域によって形成さ
れたカソードを有するダイオードのアノードを形成する
第１のダイオード領域と、を具備しており、上記ダイオ
ードおよび上記ＳＣＲは上記第１の端子および上記第２
の端子間に接続され、上記ダイオードは上記負のストレ
スの間に上記回路を保護するようになっている。好まし
くは、上記第１のダイオード領域の一部は上記軽くドー
プされた領域に設けられる。しかしながら、上記第１の
ダイオード領域は上記軽くドープされた領域内に完全に
形成されるようにされてもよい。
【０００８】本発明の一実施例において、ＥＳＤ事象が
導入されるようなパッドと接地との間の逆ダイオードは
ｎＭＯＳ装置と一体化され、そのため正のＥＳＤ事象に
対してｎＭＯＳ装置のドレイン電子雪崩がダイオードの
逆降伏に影響するようになり、それによってダイオード
およびｎＭＯＳ装置による全体の保護に加わる。負のＥ
ＳＤ事象に対しては、ダイオードの順方向導通が接地に
連結したゲートを有するｎＭＯＳ装置に追いつき、その
ｎＭＯＳ装置を保護する。この実施例は、低電圧ＳＣＲ
が使用される時に、ＤＲＡＭの応用において装置を保護
する能力を向上するためにも使用され得る。
導入されるようなパッドと接地との間の逆ダイオードは
ｎＭＯＳ装置と一体化され、そのため正のＥＳＤ事象に
対してｎＭＯＳ装置のドレイン電子雪崩がダイオードの
逆降伏に影響するようになり、それによってダイオード
およびｎＭＯＳ装置による全体の保護に加わる。負のＥ
ＳＤ事象に対しては、ダイオードの順方向導通が接地に
連結したゲートを有するｎＭＯＳ装置に追いつき、その
ｎＭＯＳ装置を保護する。この実施例は、低電圧ＳＣＲ
が使用される時に、ＤＲＡＭの応用において装置を保護
する能力を向上するためにも使用され得る。
【０００９】要約すれば、本発明の１つの実施例は、ア
ノードがｎＭＯＳ装置のドレインから最小距離だけ隔て
られているような、ＭＯＳ装置と一体化された逆バイア
スダイオードである。本発明の他の実施例は、アノード
がＳＣＲのアノードから最小距離だけ隔てられているよ
うな、ＳＣＲと一体化された逆バイアスダイオードであ
る。
ノードがｎＭＯＳ装置のドレインから最小距離だけ隔て
られているような、ＭＯＳ装置と一体化された逆バイア
スダイオードである。本発明の他の実施例は、アノード
がＳＣＲのアノードから最小距離だけ隔てられているよ
うな、ＳＣＲと一体化された逆バイアスダイオードであ
る。
【００１０】
【発明の実施の形態】図１ａはＥＳＤ保護回路１００を
示す。ＥＳＤ保護回路１００は端子１０２および１０４
を備えている。図１ａには示されてはいない、保護回路
１００によって保護されるべき回路は、好ましくは、端
子１０２および１０４間に接続される。端子１０２およ
び１０４は電源端子である。好ましくは、ＶDDは端子１
０２に供給され、ＶSSは端子１０４に供給される。典型
的なＥＳＤ事象において、端子すなわち供給パッド１０
４が接地されている状態で、正の電荷（接地に対して）
が端子すなわち供給パッド１０２に導入される。しかし
ながら、また、供給パッド１０４が接地に関連している
状態で、負の電荷すなわち負の電圧（接地に対して）が
供給パッド１０２に集まるようにしてもよい。以下の記
載において、前の事象（パッド１０２での接地に対して
正の電荷）は「正のＥＳＤ事象」として言及され、後の
事象（パッドに集められる接地に対して負の電荷）は
「負のＥＳＤ事象」として言及される。（注：パッド１
０２での「負の」事象はパッド１０４での「正の」事象
とは等量である。これは基板１０３が接地に対して浮い
ていることによる。）正のＥＳＤ事象において、ＥＳＤ
保護回路１００は、これが逆ダイオード１０８を含まな
くとも、ＥＳＤ保護回路１００への回路接続を保護する
のに充分である。
示す。ＥＳＤ保護回路１００は端子１０２および１０４
を備えている。図１ａには示されてはいない、保護回路
１００によって保護されるべき回路は、好ましくは、端
子１０２および１０４間に接続される。端子１０２およ
び１０４は電源端子である。好ましくは、ＶDDは端子１
０２に供給され、ＶSSは端子１０４に供給される。典型
的なＥＳＤ事象において、端子すなわち供給パッド１０
４が接地されている状態で、正の電荷（接地に対して）
が端子すなわち供給パッド１０２に導入される。しかし
ながら、また、供給パッド１０４が接地に関連している
状態で、負の電荷すなわち負の電圧（接地に対して）が
供給パッド１０２に集まるようにしてもよい。以下の記
載において、前の事象（パッド１０２での接地に対して
正の電荷）は「正のＥＳＤ事象」として言及され、後の
事象（パッドに集められる接地に対して負の電荷）は
「負のＥＳＤ事象」として言及される。（注：パッド１
０２での「負の」事象はパッド１０４での「正の」事象
とは等量である。これは基板１０３が接地に対して浮い
ていることによる。）正のＥＳＤ事象において、ＥＳＤ
保護回路１００は、これが逆ダイオード１０８を含まな
くとも、ＥＳＤ保護回路１００への回路接続を保護する
のに充分である。
【００１１】しかしながら、負のＥＳＤ事象の間では、
ＥＳＤ保護回路１００は、これにダイオード１０８が含
まれなければ、保護回路１００への回路接続に対する充
分なＥＳＤ保護は与えない。図１ｂのプロット１２０
は、ダイオード１０８が保護回路１００に含まれていな
い場合に、負のＥＳＤ事象の時の保護回路１００のＩ−
Ｖ応答を示す。しかしながら、ダイオード１０８が保護
回路１００に含まれていれば、保護回路１００への回路
接続は充分に保護されることになる。図１ｂのプロット
１２２はダイオード１０８を含んだ保護回路１００のＩ
−Ｖ応答を示す。
ＥＳＤ保護回路１００は、これにダイオード１０８が含
まれなければ、保護回路１００への回路接続に対する充
分なＥＳＤ保護は与えない。図１ｂのプロット１２０
は、ダイオード１０８が保護回路１００に含まれていな
い場合に、負のＥＳＤ事象の時の保護回路１００のＩ−
Ｖ応答を示す。しかしながら、ダイオード１０８が保護
回路１００に含まれていれば、保護回路１００への回路
接続は充分に保護されることになる。図１ｂのプロット
１２２はダイオード１０８を含んだ保護回路１００のＩ
−Ｖ応答を示す。
【００１２】図２ａおよび図２ｂはそれぞれＥＳＤ保護
回路２００とその等価回路を示す。図２ｃはＥＳＤ保護
回路２００のＩ−Ｖ特性を示す。好ましくは、ＥＳＤ保
護回路２００は２つのｎＭＯＳ装置を含んでいる。第１
のｎＭＯＳ装置はソース／ドレイン領域２０６および２
０８によって定められる。好ましくは、これら領域の両
方はｎ+ 領域であり、ソース領域２０６は接触部２２０
および２２２を介して導電性ゲート構造２１８に接続さ
れる。更に、接触部２２０および２２２は接地される。
第２のｎＭＯＳ装置はソース／ドレイン領域２１２およ
び２１４と導電性のゲート構造２１６とで定められる。
第１のｎＭＯＳ装置と同様に、ソース／ドレイン領域
は、好ましくは、ｎ+ 領域であり、導電性のゲート構造
２１６は接触部２２６および２２８を介してソース領域
２１４に接続される。更に、接触部２２６および２２８
は接地される。
回路２００とその等価回路を示す。図２ｃはＥＳＤ保護
回路２００のＩ−Ｖ特性を示す。好ましくは、ＥＳＤ保
護回路２００は２つのｎＭＯＳ装置を含んでいる。第１
のｎＭＯＳ装置はソース／ドレイン領域２０６および２
０８によって定められる。好ましくは、これら領域の両
方はｎ+ 領域であり、ソース領域２０６は接触部２２０
および２２２を介して導電性ゲート構造２１８に接続さ
れる。更に、接触部２２０および２２２は接地される。
第２のｎＭＯＳ装置はソース／ドレイン領域２１２およ
び２１４と導電性のゲート構造２１６とで定められる。
第１のｎＭＯＳ装置と同様に、ソース／ドレイン領域
は、好ましくは、ｎ+ 領域であり、導電性のゲート構造
２１６は接触部２２６および２２８を介してソース領域
２１４に接続される。更に、接触部２２６および２２８
は接地される。
【００１３】軽くドープされた領域２０４は２つのｎＭ
ＯＳ装置の間に位置し、重くドープされた領域２１０は
領域２０４内に位置する。好ましくは、この軽くドープ
された領域はｎ- 領域であり、重くドープされた領域２
１０はｐ+ 領域である。領域２０８、２１０および２１
２の配置により、領域２１０および２０８によってダイ
オードが形成され、かつ領域２１０および２１２によっ
て他のダイオードが形成される。これら２つのダイオー
ドは並列であるため、それらは、対として、低い抵抗値
を有することになる。更に、１つのトランジスタが形成
され、そのベースは基板（背面側２２９と接触する）に
よって形成され、そのエミッタは領域２０６から形成さ
れ、そのコレクタは領域２０８から形成される。同様
に、第２のトランジスタが基板（ベース）、領域２１４
（エミッタ）および領域２１２（コレクタ）によって形
成される。このような装置の回路図が図２ｂに示されて
いる。
ＯＳ装置の間に位置し、重くドープされた領域２１０は
領域２０４内に位置する。好ましくは、この軽くドープ
された領域はｎ- 領域であり、重くドープされた領域２
１０はｐ+ 領域である。領域２０８、２１０および２１
２の配置により、領域２１０および２０８によってダイ
オードが形成され、かつ領域２１０および２１２によっ
て他のダイオードが形成される。これら２つのダイオー
ドは並列であるため、それらは、対として、低い抵抗値
を有することになる。更に、１つのトランジスタが形成
され、そのベースは基板（背面側２２９と接触する）に
よって形成され、そのエミッタは領域２０６から形成さ
れ、そのコレクタは領域２０８から形成される。同様
に、第２のトランジスタが基板（ベース）、領域２１４
（エミッタ）および領域２１２（コレクタ）によって形
成される。このような装置の回路図が図２ｂに示されて
いる。
【００１４】図２ｂは、特定の接続が行われるような図
２ａのＥＳＤ保護装置２００に等価な回路を表わしてい
る。より詳細には、図２ｂの回路は、端子２２０、２２
２、２２４、２２６および２２８の全てがＶSS（ブロッ
ク２３８で表され、好ましくは接地される）に接続され
かつ端子２２３および２２５がＶDD（図２ｂではブロッ
ク２３０として表される）に接続されているような図２
ａの装置を示す。更に、ダイオード２３４は領域２１０
および２０８と領域２１０および２１２に形成されたダ
イオードを表す。抵抗２４０および２４２は基板と接地
との間の抵抗値を表す。
２ａのＥＳＤ保護装置２００に等価な回路を表わしてい
る。より詳細には、図２ｂの回路は、端子２２０、２２
２、２２４、２２６および２２８の全てがＶSS（ブロッ
ク２３８で表され、好ましくは接地される）に接続され
かつ端子２２３および２２５がＶDD（図２ｂではブロッ
ク２３０として表される）に接続されているような図２
ａの装置を示す。更に、ダイオード２３４は領域２１０
および２０８と領域２１０および２１２に形成されたダ
イオードを表す。抵抗２４０および２４２は基板と接地
との間の抵抗値を表す。
【００１５】図２ｃは保護装置２００のＩ−Ｖ特性を示
す。正のＥＳＤ事象の間に、ｎＭＯＳ装置２３２および
２３６は点２４０で導電性となる。「スナップバック」
および電圧形成の後に、ダイオード（ダイオード２３
４）は逆降伏に入り、それにより点２４２でｎＭＯＳ装
置２３２および２３６と共に電流を導通させる。換言す
れば、バイポーラ装置へのｎＭＯＳ降伏はダイオードの
降伏の前に生じる。その後に、局部的に発生されたキャ
リアはまたダイオード（ダイオード２３４で表される）
を降伏にトリガーし、ＥＳＤ電流がｎＭＯＳ装置および
ダイオードの両者に導通する。
す。正のＥＳＤ事象の間に、ｎＭＯＳ装置２３２および
２３６は点２４０で導電性となる。「スナップバック」
および電圧形成の後に、ダイオード（ダイオード２３
４）は逆降伏に入り、それにより点２４２でｎＭＯＳ装
置２３２および２３６と共に電流を導通させる。換言す
れば、バイポーラ装置へのｎＭＯＳ降伏はダイオードの
降伏の前に生じる。その後に、局部的に発生されたキャ
リアはまたダイオード（ダイオード２３４で表される）
を降伏にトリガーし、ＥＳＤ電流がｎＭＯＳ装置および
ダイオードの両者に導通する。
【００１６】負のＥＳＤ事象においては、ｎＭＯＳ装置
２３２および２３６は点２４４で導通性になり、ｎＭＯ
Ｓ装置およびダイオード（ダイオード２３４）の両者は
点２４６で導通性になる。より詳細には、ｎＭＯＳ装置
は副スレッショルド導通により最初にオンになり、飽和
に入る。しかしながら、僅かな電流の引出しのみで、ダ
イオードは順方向バイアスモードでオンになり、ｎＭＯ
Ｓ装置を損傷から防止する。従って、ｎＭＯＳ装置は、
保護されるべき回路のゲート酸化物を保護するこれら装
置の「スナップバック」効果のため、およびそれらがダ
イオードをトリガーするため正のＥＳＤ事象にとって重
要である。しかしながら、ダイオードは負のＥＳＤ事象
の間は主たる保護装置となる。
２３２および２３６は点２４４で導通性になり、ｎＭＯ
Ｓ装置およびダイオード（ダイオード２３４）の両者は
点２４６で導通性になる。より詳細には、ｎＭＯＳ装置
は副スレッショルド導通により最初にオンになり、飽和
に入る。しかしながら、僅かな電流の引出しのみで、ダ
イオードは順方向バイアスモードでオンになり、ｎＭＯ
Ｓ装置を損傷から防止する。従って、ｎＭＯＳ装置は、
保護されるべき回路のゲート酸化物を保護するこれら装
置の「スナップバック」効果のため、およびそれらがダ
イオードをトリガーするため正のＥＳＤ事象にとって重
要である。しかしながら、ダイオードは負のＥＳＤ事象
の間は主たる保護装置となる。
【００１７】図３ａはＤＲＡＭ回路を負のＥＳＤ事象の
損傷から保護するために好ましく使用される低電圧ＳＣ
Ｒ（ＬＶＴＳＣＲ）３００を示す。図３ｂは低電圧ＳＣ
Ｒ３００の等価回路を示す。図３ａを参照すると、ＬＶ
ＴＳＣＲ３００はゲート構造３２０とソース／ドレイン
領域３１４および３１６を含んだｎＭＯＳ装置を備えて
いる。好ましくは、ソース／ドレイン領域はｎ+ 領域で
あり、基板３０２はｐ形である。ソース領域３１６は端
子３２２および３２４を介してゲート構造３２０に接続
されており、これら端子は、好ましくは、接地される。
軽くドープされた領域３０４はソース／ドレイン領域３
１４と接し、好ましくは、ｎ- 領域である。領域３１０
は、それが領域３１４に接するように領域３０４内に作
られる（これはこれら領域が珪素化合形成されない場合
に行われる）か、あるいはそれが領域３１４から隔てら
れ（図３ａに示される場合のように）てもよい。例え領
域３１０が領域３１４と接するかどうかに係わらず、領
域３１０および領域３０８はそれらが接するように形成
される。好ましくは、領域３０８は重くドープされたｎ
形領域（ｎ+ 領域）であり、領域３１０は重くドープさ
れたｐ形領域（ｐ+領域）である。両領域３０８および
３１０は接触部３１８に接続され、この接触部３１８は
端子３２６に接続される。端子３２６は、好ましくは、
電源に接続されるか、あるいはそれは入力／出力端子で
あってもよい。領域３０６は領域３０４内に形成され、
領域３０８からのその距離Ｌが最少になるようにされて
いる。領域３０６は、好ましくは、ｐ+ 領域であり、ま
た、それは、好ましくは、端子３２８を介して接地する
ように接続されている。
損傷から保護するために好ましく使用される低電圧ＳＣ
Ｒ（ＬＶＴＳＣＲ）３００を示す。図３ｂは低電圧ＳＣ
Ｒ３００の等価回路を示す。図３ａを参照すると、ＬＶ
ＴＳＣＲ３００はゲート構造３２０とソース／ドレイン
領域３１４および３１６を含んだｎＭＯＳ装置を備えて
いる。好ましくは、ソース／ドレイン領域はｎ+ 領域で
あり、基板３０２はｐ形である。ソース領域３１６は端
子３２２および３２４を介してゲート構造３２０に接続
されており、これら端子は、好ましくは、接地される。
軽くドープされた領域３０４はソース／ドレイン領域３
１４と接し、好ましくは、ｎ- 領域である。領域３１０
は、それが領域３１４に接するように領域３０４内に作
られる（これはこれら領域が珪素化合形成されない場合
に行われる）か、あるいはそれが領域３１４から隔てら
れ（図３ａに示される場合のように）てもよい。例え領
域３１０が領域３１４と接するかどうかに係わらず、領
域３１０および領域３０８はそれらが接するように形成
される。好ましくは、領域３０８は重くドープされたｎ
形領域（ｎ+ 領域）であり、領域３１０は重くドープさ
れたｐ形領域（ｐ+領域）である。両領域３０８および
３１０は接触部３１８に接続され、この接触部３１８は
端子３２６に接続される。端子３２６は、好ましくは、
電源に接続されるか、あるいはそれは入力／出力端子で
あってもよい。領域３０６は領域３０４内に形成され、
領域３０８からのその距離Ｌが最少になるようにされて
いる。領域３０６は、好ましくは、ｐ+ 領域であり、ま
た、それは、好ましくは、端子３２８を介して接地する
ように接続されている。
【００１８】端子３２６は図３ａのＳＣＲのアノードへ
の接触を与え、端子３２２は図３ａのＳＣＲのカソード
への接触を与える。更に、端子３２６はダイオード３４
４のカソードへの接触を与え、端子３２８はダイオード
３４４のアノードへの接触を与える。
の接触を与え、端子３２２は図３ａのＳＣＲのカソード
への接触を与える。更に、端子３２６はダイオード３４
４のカソードへの接触を与え、端子３２８はダイオード
３４４のアノードへの接触を与える。
【００１９】図３ｂは図３ａの集積化構造の等価回路図
である。ｐｎｐ装置３３６は領域３１０、３０４および
３０２によって形成され、抵抗３４０は接地に対する基
板の抵抗値を表す。ｎｐｎ装置３３８は領域３１４、３
０２および３１６によって形成され、抵抗３３４は領域
３１０および３１４間の抵抗値を表す。ダイオード３４
４および抵抗３３７の直列素子は領域３０６および３０
８（ダイオード３４４を形成する）と井戸領域３０４
（抵抗３３７を形成する）とによって形成される。
である。ｐｎｐ装置３３６は領域３１０、３０４および
３０２によって形成され、抵抗３４０は接地に対する基
板の抵抗値を表す。ｎｐｎ装置３３８は領域３１４、３
０２および３１６によって形成され、抵抗３３４は領域
３１０および３１４間の抵抗値を表す。ダイオード３４
４および抵抗３３７の直列素子は領域３０６および３０
８（ダイオード３４４を形成する）と井戸領域３０４
（抵抗３３７を形成する）とによって形成される。
【００２０】領域３０６が存在しなくとも、ＬＶＴＳＣ
Ｒ３００は接地基板集積化チップに対する効果的なＥＳ
Ｄ保護装置を形成する。正のストレスに対しては、領域
３１０、３０４、３０２および３１６で形成されるｐｎ
ｐｎ装置は充分な保護を与えるようにラッチする。基板
が接地されるような負のストレス事象に対しては、領域
３０４および３０２によって形成される順方向バイアス
のダイオードは充分な保護を与える。しかしながら、接
地から浮いた基板を有するＤＲＡＭに対しては、負のス
トレスのためのこのダイオードは存在しない。従って、
領域３１４、３０２および３１６によって形成されるｎ
ＭＯＳ装置は図１ａの装置が役立たなかったと同じ理由
で役立たない。しかしながら、保護回路３００において
は、領域３０６（好ましくは、ｐ+ 形領域）は負のスト
レスに対して横形ダイオード保護を与える。横形ダイオ
ード（ダイオード３４４）は領域３０６および３０８に
よって形成される。換言すれば、横形ダイオード３４４
は負のストレスの間にｎＭＯＳ装置３４２（領域３１４
および３１６とゲート３２０によって形成される）を保
護する。この点から、保護回路３００はＤＲＡＭ入力／
出力ピン保護の応用のために使用可能である。
Ｒ３００は接地基板集積化チップに対する効果的なＥＳ
Ｄ保護装置を形成する。正のストレスに対しては、領域
３１０、３０４、３０２および３１６で形成されるｐｎ
ｐｎ装置は充分な保護を与えるようにラッチする。基板
が接地されるような負のストレス事象に対しては、領域
３０４および３０２によって形成される順方向バイアス
のダイオードは充分な保護を与える。しかしながら、接
地から浮いた基板を有するＤＲＡＭに対しては、負のス
トレスのためのこのダイオードは存在しない。従って、
領域３１４、３０２および３１６によって形成されるｎ
ＭＯＳ装置は図１ａの装置が役立たなかったと同じ理由
で役立たない。しかしながら、保護回路３００において
は、領域３０６（好ましくは、ｐ+ 形領域）は負のスト
レスに対して横形ダイオード保護を与える。横形ダイオ
ード（ダイオード３４４）は領域３０６および３０８に
よって形成される。換言すれば、横形ダイオード３４４
は負のストレスの間にｎＭＯＳ装置３４２（領域３１４
および３１６とゲート３２０によって形成される）を保
護する。この点から、保護回路３００はＤＲＡＭ入力／
出力ピン保護の応用のために使用可能である。
【００２１】図４ａは、例えば、接地基板チップのため
に動作可能であり、かつ多量のＥＳＤ電荷がウェファ背
面側４３４に与えられるようなＥＳＤ保護装置４００を
示す。この形式の状況は電荷装置モデル（ＣＤＭ）の事
象の間に導入される場合がある。このような事象におい
て、端子４２４、４２８、４３０および４３２は、好ま
しくは、ウェファ背面側４３４に接続されるが、端子４
２６は接地される。
に動作可能であり、かつ多量のＥＳＤ電荷がウェファ背
面側４３４に与えられるようなＥＳＤ保護装置４００を
示す。この形式の状況は電荷装置モデル（ＣＤＭ）の事
象の間に導入される場合がある。このような事象におい
て、端子４２４、４２８、４３０および４３２は、好ま
しくは、ウェファ背面側４３４に接続されるが、端子４
２６は接地される。
【００２２】ＥＳＤ保護装置４００は、ソース／ドレイ
ン領域４１４および４１６（好ましくは、ｎ+ 領域）と
導電性ゲート構造４２０とからなるｎＭＯＳ装置を含ん
でいる。領域４１８は領域４１６と接し、基板４０２へ
の接触を与える。好ましくは、領域４１８はｐ+ 領域で
ある。ソース／ドレイン領域４１４は軽くドープされた
領域４０４と接し、この領域４０４は、好ましくは、ｐ
形基板に形成されたｎ - 領域である。重くドープされた
領域４０８および４１０は互いに接し、ソース／ドレイ
ン領域４１４からは隔てられている。好ましくは、領域
４０８はｎ+ 領域であり、領域４１０はｐ+ 領域であ
る。領域４０８は、好ましくは、領域４０６（好ましく
は、ｐ+ 領域である）から最小距離Ｌだけ隔てられる。
ン領域４１４および４１６（好ましくは、ｎ+ 領域）と
導電性ゲート構造４２０とからなるｎＭＯＳ装置を含ん
でいる。領域４１８は領域４１６と接し、基板４０２へ
の接触を与える。好ましくは、領域４１８はｐ+ 領域で
ある。ソース／ドレイン領域４１４は軽くドープされた
領域４０４と接し、この領域４０４は、好ましくは、ｐ
形基板に形成されたｎ - 領域である。重くドープされた
領域４０８および４１０は互いに接し、ソース／ドレイ
ン領域４１４からは隔てられている。好ましくは、領域
４０８はｎ+ 領域であり、領域４１０はｐ+ 領域であ
る。領域４０８は、好ましくは、領域４０６（好ましく
は、ｐ+ 領域である）から最小距離Ｌだけ隔てられる。
【００２３】領域４０６は領域４０４と接し、好ましく
は、領域４０８から最小距離Ｌだけ隔てられる。基板４
０２が正に荷電されるようになりかつ端子４２６が接地
されると、領域４０６および４０８で形成されるダイオ
ード４４０は順方向にバイアスされるようになって、領
域４１４および４１６とゲート４２０で形成されるｎＭ
ＯＳ装置４４２を保護する。固有の縦形ダイオード（基
板４０２とｎ形井戸領域４０４と重くドープされた領域
４０８によって形成される）が存在するが、これは領域
４０４の抵抗のため適切な保護を与えるためには効果的
ではない。むしろ、横形ダイオード４４０は比較的に低
い抵抗値（抵抗４１２として示されている）を有してい
るために、横形ダイオード４４０はｎＭＯＳ装置４４２
を保護するためＣＤＭ電流のより多くの部分を担う。Ｌ
ＶＴＳＣＲ４００はＣＤＭおよび人体モデル（ＨＢＭ）
に対する接地基板チップのための効果的な保護を与え
る。
は、領域４０８から最小距離Ｌだけ隔てられる。基板４
０２が正に荷電されるようになりかつ端子４２６が接地
されると、領域４０６および４０８で形成されるダイオ
ード４４０は順方向にバイアスされるようになって、領
域４１４および４１６とゲート４２０で形成されるｎＭ
ＯＳ装置４４２を保護する。固有の縦形ダイオード（基
板４０２とｎ形井戸領域４０４と重くドープされた領域
４０８によって形成される）が存在するが、これは領域
４０４の抵抗のため適切な保護を与えるためには効果的
ではない。むしろ、横形ダイオード４４０は比較的に低
い抵抗値（抵抗４１２として示されている）を有してい
るために、横形ダイオード４４０はｎＭＯＳ装置４４２
を保護するためＣＤＭ電流のより多くの部分を担う。Ｌ
ＶＴＳＣＲ４００はＣＤＭおよび人体モデル（ＨＢＭ）
に対する接地基板チップのための効果的な保護を与え
る。
【００２４】端子４２６は図４ａのＳＣＲのアノードへ
の接触を与え、端子４３０は図４ａのＳＣＲのカソード
への接触を与える。更に、端子４２６はダイオード４４
０のカソードへの接触を与え、端子４２４はダイオード
４４０のアノードへの接触を与える。
の接触を与え、端子４３０は図４ａのＳＣＲのカソード
への接触を与える。更に、端子４２６はダイオード４４
０のカソードへの接触を与え、端子４２４はダイオード
４４０のアノードへの接触を与える。
【００２５】図４ｂは図４ａの集積化構造の等価回路図
である。ｐｎｐ装置４４６は領域４１０、４０４および
４０２から形成され、抵抗４１１は基板抵抗値を表す。
ｎｐｎ装置４４４は領域４１４、４０２および４１６か
ら形成され、抵抗４０５は領域４０６および４０８間の
抵抗値を表す。抵抗４４８も基板の抵抗値を表す。
である。ｐｎｐ装置４４６は領域４１０、４０４および
４０２から形成され、抵抗４１１は基板抵抗値を表す。
ｎｐｎ装置４４４は領域４１４、４０２および４１６か
ら形成され、抵抗４０５は領域４０６および４０８間の
抵抗値を表す。抵抗４４８も基板の抵抗値を表す。
【００２６】要約すると、ダイオード１０８を含む保護
装置１００はＤＲＡＭのための効果的な電源保護を与え
る。保護装置３００はＤＲＡＭのための効果的な入力／
出力保護装置であり、ＨＢＭおよびＣＭＤの両者におい
て働く。保護装置４００は接地された基板を有する論理
回路のための効果的な入力／出力保護装置である。保護
装置４００はＨＢＭおよびＣＭＤの両者のために効果的
である。
装置１００はＤＲＡＭのための効果的な電源保護を与え
る。保護装置３００はＤＲＡＭのための効果的な入力／
出力保護装置であり、ＨＢＭおよびＣＭＤの両者におい
て働く。保護装置４００は接地された基板を有する論理
回路のための効果的な入力／出力保護装置である。保護
装置４００はＨＢＭおよびＣＭＤの両者のために効果的
である。
【００２７】本明細書で本発明の特定の実施例が記載さ
れたが、それらが本発明の範囲を制限するものとしては
理解されるべきではない。本発明の多くの実施例が本明
細書の方法論に照らして当業者にとって明白となるであ
ろう。本発明の範囲は特許請求の範囲によってのみ制限
される。
れたが、それらが本発明の範囲を制限するものとしては
理解されるべきではない。本発明の多くの実施例が本明
細書の方法論に照らして当業者にとって明白となるであ
ろう。本発明の範囲は特許請求の範囲によってのみ制限
される。
【００２８】以上の説明に関して、更に以下の項を開示
する。 （１）負のストレスから回路を保護するＥＳＤ保護回路
において、第１の端子と、上記第１の端子との間で、保
護すべき上記回路を接続するようにした第２の端子と、
第１の導電形の基板と、上記第１の導電形と反対の第２
の導電形のもので、上記基板に形成され、トランジスタ
のソースを形成する第１のドープされた領域と、上記第
２の導電形のもので、チャンネル領域によって上記第１
のドープされた領域から隔てられた上記基板に形成さ
れ、上記トランジスタのドレインを形成する第２のドー
プされた領域と、上記第１の導電形のもので、上記基板
に形成され、上記第２のドープされた領域から最小距離
だけ隔てられ、上記第２のドープされた領域によって形
成されたカソードを有するダイオードのアノードを形成
する第１のダイオード領域と、を具備しており、上記ダ
イオードおよび上記トランジスタは上記第１の端子およ
び上記第２の端子間に接続され、上記ダイオードは上記
負のストレスの間に上記トランジスタおよび上記回路を
保護するようになったことを特徴とするＥＳＤ保護回
路。 （２）第１項記載のＥＳＤ保護回路において、上記第１
の導電形はｐ形であることを特徴とするＥＳＤ保護回
路。 （３）第１項記載のＥＳＤ保護回路において、上記第２
の導電形はｎ形であることを特徴とするＥＳＤ保護回
路。
する。 （１）負のストレスから回路を保護するＥＳＤ保護回路
において、第１の端子と、上記第１の端子との間で、保
護すべき上記回路を接続するようにした第２の端子と、
第１の導電形の基板と、上記第１の導電形と反対の第２
の導電形のもので、上記基板に形成され、トランジスタ
のソースを形成する第１のドープされた領域と、上記第
２の導電形のもので、チャンネル領域によって上記第１
のドープされた領域から隔てられた上記基板に形成さ
れ、上記トランジスタのドレインを形成する第２のドー
プされた領域と、上記第１の導電形のもので、上記基板
に形成され、上記第２のドープされた領域から最小距離
だけ隔てられ、上記第２のドープされた領域によって形
成されたカソードを有するダイオードのアノードを形成
する第１のダイオード領域と、を具備しており、上記ダ
イオードおよび上記トランジスタは上記第１の端子およ
び上記第２の端子間に接続され、上記ダイオードは上記
負のストレスの間に上記トランジスタおよび上記回路を
保護するようになったことを特徴とするＥＳＤ保護回
路。 （２）第１項記載のＥＳＤ保護回路において、上記第１
の導電形はｐ形であることを特徴とするＥＳＤ保護回
路。 （３）第１項記載のＥＳＤ保護回路において、上記第２
の導電形はｎ形であることを特徴とするＥＳＤ保護回
路。
【００２９】（４）負のストレスから回路を保護するＥ
ＳＤ保護回路において、第１の導電形のもので、１つの
表面を有する基板と、上記第１の導電形と反対の第２の
導電形のもので、上記基板に設けられた軽くドープされ
た領域と、上記第１の導電形のもので、上記基板の上記
表面でかつ上記軽くドープされた領域内に設けられ、第
１のダイオードおよび第２のダイオードのアノードを形
成する第１のドープされた領域と、上記第２の導電形の
もので、上記基板の上記表面でかつ上記軽くドープされ
た領域から隔てられて設けられた第１のソース領域と、
上記第２の導電形のもので、上記基板の上記表面でかつ
第１のチャンネル領域だけ上記第１のソース領域から隔
てられ、上記軽くドープされた領域と接し、上記第１の
ダイオードのカソードを形成する第１のドレイン領域
と、上記第１のチャンネル領域上に絶縁状態で配置さ
れ、上記第１のソース領域および上記第１のドレイン領
域と共に第１のトランジスタを形成する第１のゲート
と、第２の導電形のもので、上記基板の上記表面でかつ
上記軽くドープされた領域から隔てられて設けられた第
２のソース領域と、上記第２の導電形のもので、上記基
板の上記表面でかつ第２のチャンネル領域だけ上記第２
のソース領域から隔てられて設けられ、上記軽くドープ
された領域と接し、上記第２のダイオードのカソードを
形成する第２のドレイン領域と、上記第１のチャンネル
領域上に絶縁状態で配置され、上記第２のソース領域お
よび上記第２のドレイン領域と共に第２のトランジスタ
を形成する第２のゲートと、を具備しており、上記第１
のソース領域、上記第１のゲート、上記第２のソース領
域、上記第２のゲートおよび上記第１のドープされた領
域は接続され、上記第１および第２のドレイン領域は互
いに連結され、上記第１および第２のダイオードは上記
負のストレスの間に上記第１および第２のトランジスタ
ならびに保護すべき回路を保護するようになったことを
特徴とするＥＳＤ保護回路。
ＳＤ保護回路において、第１の導電形のもので、１つの
表面を有する基板と、上記第１の導電形と反対の第２の
導電形のもので、上記基板に設けられた軽くドープされ
た領域と、上記第１の導電形のもので、上記基板の上記
表面でかつ上記軽くドープされた領域内に設けられ、第
１のダイオードおよび第２のダイオードのアノードを形
成する第１のドープされた領域と、上記第２の導電形の
もので、上記基板の上記表面でかつ上記軽くドープされ
た領域から隔てられて設けられた第１のソース領域と、
上記第２の導電形のもので、上記基板の上記表面でかつ
第１のチャンネル領域だけ上記第１のソース領域から隔
てられ、上記軽くドープされた領域と接し、上記第１の
ダイオードのカソードを形成する第１のドレイン領域
と、上記第１のチャンネル領域上に絶縁状態で配置さ
れ、上記第１のソース領域および上記第１のドレイン領
域と共に第１のトランジスタを形成する第１のゲート
と、第２の導電形のもので、上記基板の上記表面でかつ
上記軽くドープされた領域から隔てられて設けられた第
２のソース領域と、上記第２の導電形のもので、上記基
板の上記表面でかつ第２のチャンネル領域だけ上記第２
のソース領域から隔てられて設けられ、上記軽くドープ
された領域と接し、上記第２のダイオードのカソードを
形成する第２のドレイン領域と、上記第１のチャンネル
領域上に絶縁状態で配置され、上記第２のソース領域お
よび上記第２のドレイン領域と共に第２のトランジスタ
を形成する第２のゲートと、を具備しており、上記第１
のソース領域、上記第１のゲート、上記第２のソース領
域、上記第２のゲートおよび上記第１のドープされた領
域は接続され、上記第１および第２のドレイン領域は互
いに連結され、上記第１および第２のダイオードは上記
負のストレスの間に上記第１および第２のトランジスタ
ならびに保護すべき回路を保護するようになったことを
特徴とするＥＳＤ保護回路。
【００３０】（５）負のストレスから回路を保護するＥ
ＳＤ保護回路において、第１の端子と、上記第１の端子
との間で、保護すべき上記回路を接続するようにした第
２の端子と、第１の導電形の基板と、上記第１の導電形
と反対の第２の導電形のもので、上記基板に形成された
軽くドープされた領域と、上記第２の導電形のもので、
上記基板にかつ上記軽くドープされた領域内に形成され
た第１のドープされた領域と、上記第１の導電形のもの
で、上記基板にかつ上記軽くドープされた領域内に形成
され、上記第１のドープされた領域と接して上記第１の
ドープされた領域と共にＳＣＲのアノードを形成する第
２のドープされた領域と、上記第１の導電形のもので、
上記基板に形成され、上記第１のドープされた領域から
最小距離だけ隔てられ、上記第１のドープされた領域に
よって形成されたカソードを有するダイオードのアノー
ドを形成する第１のダイオード領域と、を具備してお
り、上記ダイオードおよび上記ＳＣＲは上記第１の端子
および上記第２の端子間に接続され、上記ダイオードは
上記負のストレスの間に上記回路を保護するようになっ
たことを特徴とするＥＳＤ保護回路。 （６）第５項記載のＥＳＤ保護回路において、上記第１
のダイオード領域の一部は上記軽くドープされた領域に
設けられるようにしたことを特徴とするＥＳＤ保護回
路。 （７）第６項記載のＥＳＤ保護回路において、上記第１
のダイオード領域は上記軽くドープされた領域内に完全
に形成されるようにしたことを特徴とするＥＳＤ保護回
路。
ＳＤ保護回路において、第１の端子と、上記第１の端子
との間で、保護すべき上記回路を接続するようにした第
２の端子と、第１の導電形の基板と、上記第１の導電形
と反対の第２の導電形のもので、上記基板に形成された
軽くドープされた領域と、上記第２の導電形のもので、
上記基板にかつ上記軽くドープされた領域内に形成され
た第１のドープされた領域と、上記第１の導電形のもの
で、上記基板にかつ上記軽くドープされた領域内に形成
され、上記第１のドープされた領域と接して上記第１の
ドープされた領域と共にＳＣＲのアノードを形成する第
２のドープされた領域と、上記第１の導電形のもので、
上記基板に形成され、上記第１のドープされた領域から
最小距離だけ隔てられ、上記第１のドープされた領域に
よって形成されたカソードを有するダイオードのアノー
ドを形成する第１のダイオード領域と、を具備してお
り、上記ダイオードおよび上記ＳＣＲは上記第１の端子
および上記第２の端子間に接続され、上記ダイオードは
上記負のストレスの間に上記回路を保護するようになっ
たことを特徴とするＥＳＤ保護回路。 （６）第５項記載のＥＳＤ保護回路において、上記第１
のダイオード領域の一部は上記軽くドープされた領域に
設けられるようにしたことを特徴とするＥＳＤ保護回
路。 （７）第６項記載のＥＳＤ保護回路において、上記第１
のダイオード領域は上記軽くドープされた領域内に完全
に形成されるようにしたことを特徴とするＥＳＤ保護回
路。
【００３１】（８）本発明の実施例は負のストレスから
回路を保護するＥＳＤ保護回路１００であり、このＥＳ
Ｄ保護回路は、第１の端子１０２と、上記第１の端子と
の間で、保護すべき上記回路を接続するようにした第２
の端子１０４と、第１の導電形の基板２０２と、上記第
１の導電形と反対の第２の導電形のもので、上記基板に
形成され、トランジスタ１０６のソースを形成する第１
のドープされた領域２０６と、上記第２の導電形のもの
で、チャンネル領域によって上記第１のドープされた領
域から隔てられて上記基板に形成され、上記トランジス
タのドレインを形成する第２のドープされた領域２０８
と、上記第１の導電形のもので、上記基板に形成され、
上記第２のドープされた領域から最小距離だけ隔てら
れ、上記第２のドープされた領域によって形成されたカ
ソードを有するダイオード１０８のアノードを形成する
第１のダイオード領域２１０と、を具備しており、上記
ダイオードおよび上記トランジスタは上記第１の端子お
よび上記第２の端子間に接続され、上記ダイオードは上
記負のストレスの間に上記トランジスタおよび上記回路
を保護するようになっている。
回路を保護するＥＳＤ保護回路１００であり、このＥＳ
Ｄ保護回路は、第１の端子１０２と、上記第１の端子と
の間で、保護すべき上記回路を接続するようにした第２
の端子１０４と、第１の導電形の基板２０２と、上記第
１の導電形と反対の第２の導電形のもので、上記基板に
形成され、トランジスタ１０６のソースを形成する第１
のドープされた領域２０６と、上記第２の導電形のもの
で、チャンネル領域によって上記第１のドープされた領
域から隔てられて上記基板に形成され、上記トランジス
タのドレインを形成する第２のドープされた領域２０８
と、上記第１の導電形のもので、上記基板に形成され、
上記第２のドープされた領域から最小距離だけ隔てら
れ、上記第２のドープされた領域によって形成されたカ
ソードを有するダイオード１０８のアノードを形成する
第１のダイオード領域２１０と、を具備しており、上記
ダイオードおよび上記トランジスタは上記第１の端子お
よび上記第２の端子間に接続され、上記ダイオードは上
記負のストレスの間に上記トランジスタおよび上記回路
を保護するようになっている。
【図面の簡単な説明】
【図１】ａはＥＳＤ保護回路のブロック図である。ｂは
ａのＥＳＤ保護装置のためのＥＳＤ電流対電圧を示すＩ
−Ｖ曲線である。
ａのＥＳＤ保護装置のためのＥＳＤ電流対電圧を示すＩ
−Ｖ曲線である。
【図２】ａは本発明の一実施例を組み込んだＥＳＤ保護
装置の横断面図である。ｂはａのＥＳＤ保護装置の等価
回路を示す概略図である。ｃはａのＥＳＤ保護装置のた
めのＥＳＤ電流対電圧を示すＩ−Ｖ曲線である。
装置の横断面図である。ｂはａのＥＳＤ保護装置の等価
回路を示す概略図である。ｃはａのＥＳＤ保護装置のた
めのＥＳＤ電流対電圧を示すＩ−Ｖ曲線である。
【図３】ａは本発明の第２の実施例を組み込んだＥＳＤ
保護装置の横断面図である。ｂはａのＥＳＤ保護装置の
等価回路を示す概略図である。
保護装置の横断面図である。ｂはａのＥＳＤ保護装置の
等価回路を示す概略図である。
【図４】ａは本発明の第３の実施例を組み込んだ接地基
板技術のためのＥＳＤ保護装置の横断面図である。ｂは
ａのＥＳＤ保護装置の等価回路を示す概略図である。
板技術のためのＥＳＤ保護装置の横断面図である。ｂは
ａのＥＳＤ保護装置の等価回路を示す概略図である。
１００ ＥＳＤ保護回路 １０２ 端子 １０４ 端子 １０８ ダイオード ２０２ 基板 ２０６ ソース領域 ２０８ ドレイン領域 ２１０ 重くドープされた領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 29/866
Claims (1)
- 【請求項１】 負のストレスから回路を保護するＥＳＤ
保護回路において、第１の端子と、 上記第１の端子との間で、保護すべき上記回路を接続す
るようにした第２の端子と、 第１の導電形の基板と、 上記第１の導電形と反対の第２の導電形のもので、上記
基板に形成され、トランジスタのソースを形成する第１
のドープされた領域と、 上記第２の導電形のもので、チャンネル領域によって上
記第１のドープされた領域から隔てられて上記基板に形
成され、上記トランジスタのドレインを形成する第２の
ドープされた領域と、 上記第１の導電形のもので、上記基板に形成され、上記
第２のドープされた領域から最小距離だけ隔てられ、上
記第２のドープされた領域によって形成されたカソード
を有するダイオードのアノードを形成する第１のダイオ
ード領域と、 を具備しており、上記ダイオードおよび上記トランジス
タは上記第１の端子および上記第２の端子間に接続さ
れ、上記ダイオードは上記負のストレスの間に上記トラ
ンジスタおよび上記回路を保護するようになったことを
特徴とするＥＳＤ保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US719495P | 1995-10-31 | 1995-10-31 | |
| US007194 | 1995-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181267A true JPH09181267A (ja) | 1997-07-11 |
Family
ID=21724749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290828A Pending JPH09181267A (ja) | 1995-10-31 | 1996-10-31 | Ｅｓｄ保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0772237B1 (ja) |
| JP (1) | JPH09181267A (ja) |
| KR (1) | KR100402337B1 (ja) |
| DE (1) | DE69631460T2 (ja) |
| TW (1) | TW325593B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002518831A (ja) * | 1998-06-09 | 2002-06-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置 |
| JP2002522906A (ja) * | 1998-08-04 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄ保護手段を具備する集積回路 |
| KR100482362B1 (ko) * | 1997-10-14 | 2005-08-01 | 삼성전자주식회사 | 정전기보호용반도체장치및그제조방법 |
| JP2006245521A (ja) * | 2005-02-03 | 2006-09-14 | Nec Electronics Corp | 半導体集積回路装置 |
| US7268003B2 (en) | 2004-03-02 | 2007-09-11 | Oki Electric Industry Co., Ltd. | Method of evaluating semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW421874B (en) * | 1998-01-09 | 2001-02-11 | Winbond Electronics Corp | Integrated structure for output buffer and silicon controlled rectifier |
| CN114927574B (zh) * | 2022-05-24 | 2023-05-02 | 上海晶岳电子有限公司 | 一种纵向结构vdmos工艺lvtscr器件的结构及其制造方法 |
| US12055589B1 (en) * | 2023-01-13 | 2024-08-06 | Hamilton Sundstrand Corporation | Contactor drives having normally-on solid state switches |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| US5455436A (en) * | 1994-05-19 | 1995-10-03 | Industrial Technology Research Institute | Protection circuit against electrostatic discharge using SCR structure |
| US5623156A (en) * | 1995-09-28 | 1997-04-22 | Cypress Semiconductor Corporation | Electrostatic discharge (ESD) protection circuit and structure for output drivers |
-
1996
- 1996-10-31 KR KR1019960050581A patent/KR100402337B1/ko active IP Right Grant
- 1996-10-31 JP JP8290828A patent/JPH09181267A/ja active Pending
- 1996-10-31 EP EP96117504A patent/EP0772237B1/en not_active Expired - Lifetime
- 1996-10-31 DE DE1996631460 patent/DE69631460T2/de not_active Expired - Lifetime
-
1997
- 1997-02-19 TW TW086101925A patent/TW325593B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482362B1 (ko) * | 1997-10-14 | 2005-08-01 | 삼성전자주식회사 | 정전기보호용반도체장치및그제조방법 |
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| JP2002522906A (ja) * | 1998-08-04 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄ保護手段を具備する集積回路 |
| US7268003B2 (en) | 2004-03-02 | 2007-09-11 | Oki Electric Industry Co., Ltd. | Method of evaluating semiconductor device |
| JP2006245521A (ja) * | 2005-02-03 | 2006-09-14 | Nec Electronics Corp | 半導体集積回路装置 |
| JP4531615B2 (ja) * | 2005-02-03 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR970024166A (ko) | 1997-05-30 |
| KR100402337B1 (ko) | 2004-01-28 |
| DE69631460T2 (de) | 2005-01-13 |
| EP0772237A2 (en) | 1997-05-07 |
| EP0772237A3 (en) | 1998-10-07 |
| TW325593B (en) | 1998-01-21 |
| EP0772237B1 (en) | 2004-02-04 |
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