JPH08293583A - 集積回路の入出力静電放電保護回路 - Google Patents

集積回路の入出力静電放電保護回路

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JPH08293583A
JPH08293583A JP8038909A JP3890996A JPH08293583A JP H08293583 A JPH08293583 A JP H08293583A JP 8038909 A JP8038909 A JP 8038909A JP 3890996 A JP3890996 A JP 3890996A JP H08293583 A JPH08293583 A JP H08293583A
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JP
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transistor
esd
coupled
circuit
scr
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JP8038909A
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John H Quigley
ジョン・エイチ・キグレイ
David F Mietus
デビッド・エフ・ミータス
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Motorola Inc
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Abstract

(57)【要約】 【課題】 静電放電(ESD)回路を含む集積回路用の
入出力(I/O)回路を開示する。 【解決手段】 シリコン制御整流器SCR30は、ES
DイベントをショートするためI/O回路11の出力ト
ランジスタ24にスケーリングされたトランジスタ36
によってトリガされる。SCR30は、パッド12と電
源ラインVSSとの間に結合する。トランジスタ36は、
ディセーブルされる。トリガ・メカニズムは、ESDイ
ベントによるトランジスタ36の電圧破壊である。トリ
ガ・メカニズムが出力トランジスタ24と同様に形成さ
れ、そのため同様に破壊するので、SCR保護メカニズ
ムはプロセスに依存しない。ツェナ・ダイオード26〜
29は、I/O回路11のゲートに結合され、かつ電源
ライン間で結合される。ツェナ・ダイオード26〜29
の陰極を形成するため、5.0E18/立方センチメー
トル以下のリン・ドーピングが用いられる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一般に、集積回路用の
高電圧保護回路に関し、さらに詳しくは、集積回路の入
出力(I/O)回路用の静電放電(ESD:Electrosta
tic Discharge)保護に関する。
【0002】
【従来の技術】集積回路の入出力(I/O)回路は、集
積回路の外部の回路と集積回路の内部の回路との間のイ
ンタフェース回路である。入力回路は、集積回路の内部
回路のために着信信号をバッファする。出力回路は、集
積回路の内部回路からの信号をバッファし、一般に、大
きな容量性負荷(例えば、バス・ライン)を駆動するパ
ワー・トランジスタからなる。
【0003】静電放電は、取り扱われる構成要素で一般
的である。集積回路への静電放電(ESD:Electrosta
tic Discharge)イベントは数千の電圧を集積回路に結合
することがある。ESDイベントはI/O回路を介して
結合されるが、これはこのI/O回路が集積回路の内部
回路と外界との間のインタフェースであるためである。
ESDイベントは、集積回路への進入の点で無差別であ
る。ESDイベントは集積回路の任意のI/O回路に結
合され、また集積回路のI/O回路間で結合される。
【0004】
【発明が解決しようとする課題】ESD保護回路は、集
積回路のI/O回路に内蔵される。ESD保護回路は、
有害な電圧または電流が集積回路の回路を破損する前に
ESDイベントを放散させる。ESD保護回路の問題点
は、保護メカニズムがプロセスに依存することである。
(ESDイベントによる)I/O回路内のデバイスの破
壊メカニズムと、ESD保護回路がイネーブルされるポ
イントとは、プロセス変動に応じて変化する。ESD保
護回路は、発生しうるすべての異なる変動について考慮
するように構成される場合が多い。
【0005】ESD保護回路の第2の問題点は、すべて
の可能なESDイベントを保護することである。正およ
び負のESDイベントが発生しうる。ESDイベント
は、集積回路の単一のパッドまたはパッド間に結合され
うる。電源パッドは、ESDイベントをすべてのI/O
回路に結合する。ほとんどのESD保護方式は、面積の
制限または保護デバイスの制限のため十分な保護を行わ
ない。
【0006】
【課題を解決するための手段】プロセスに依存せず、か
つ集積回路上で発生しうるほとんどのESDイベントか
ら保護するESD保護回路を提供することは非常に有利
である。
【0007】
【実施例】一般に、集積回路の入出力(I/O)回路
は、信号を受信または供給するパッドに結合する。入出
力回路は、一般に、集積回路ダイの周辺付近にある。パ
ッドは、集積回路に対して外部に電気相互接続を施す大
きな金属領域である。集積回路は、外部相互接続のため
数百または数千の金属パッドを有することがある。集積
回路のパッドに対する一般的な外部相互接続の例とし
て、集積回路パッケージのリードがある。リードは、ワ
イヤを介してパッドに結合される。パッドに対する外部
相互接続の別の例として、半田バンプがある。マルチチ
ップ・モジュール技術は、半田バンプを利用して異なる
基板のパッドを互いに電気結合させる。
【0008】静電放電の高電圧は半導体デバイスを破損
できることは周知である。集積回路は、人間または機械
による取扱中に静電放電に晒される可能性がある。集積
回路への静電放電は静電放電(ESD:Electrostatic
Discharge )イベントと呼ばれる。ESDイベントは、
金属パッドを介して進入し、一般にI/O回路内のデバ
イスを破損する。ESDイベントは2種類、すなわち、
第1に、集積回路の任意の2つのパッド間に生じるES
Dイベントと、第2に、集積回路と任意の他の物体との
間に生じるESDイベント、の2種類に分類される。
【0009】I/O回路上のESD回路によって施され
る保護は、MIL−STD883CまたはDoD−ST
D1686Aを用いて測定されるのが一般的である。E
SDテスタは、特定の電圧および電流波形のESDイベ
ントを与える。ESDテスタは、集積回路の任意の2つ
のパッド(またはパッドのグループ)間でESDイベン
トを与える。従って、ESD保護回路は、任意の2つの
I/Oパッド間のESD,I/Oパッドから電源ライン
のESDまたは電源ライン間のESDから集積回路を保
護しなければならない。
【0010】図1は、静電放電(ESD)保護回路を含
む集積回路の一般的な入出力(I/O)回路11の概略
図である。
【0011】パッド12は、I/O回路11の外部相互
接続ポイントである。I/O回路11の入出力回路は、
トランジスタ17,18,21,24および抵抗器1
9,22,23によって構成される。I/O回路11の
ESD保護回路は、トランジスタ32,33,36と、
ツェナ・ダイオード26〜29と、ダイオード31,4
3と、抵抗器34,37とによって構成される。トラン
ジスタ17,18,21,24,36は、エンハンスメ
ント金属酸化物半導体電界効果トランジスタ(MOSF
ET)であり、各トランジスタは第1電極,制御電極お
よび第2電極にそれぞれ対応するドレイン,ゲートおよ
びソースを有する。トランジスタ17,21はp−チャ
ネルMOSFETであり、トランジスタ18,24,3
6はn−チャネルMOSFETである。トランジスタ3
2,33はバイポーラ・トランジスタであり、各トラン
ジスタは第1電極,制御電極および第2電極にそれぞれ
対応するコレクタ,ベースおよびエミッタを有する。ト
ランジスタ32はPNPトランジスタであり、トランジ
スタ33はNPNトランジスタである。
【0012】トランジスタ17,18は、バッファ回路
(インバータ)を形成する。トランジスタ17は、出力
13に結合されたドレインと、ノード38に結合された
ゲートと、電源電圧VDDを受けるために結合されたソー
スとを有する。トランジスタ18は、出力13に結合さ
れたドレインと、ノード38に結合されたゲートと、電
源電圧VSSを受けるために結合されたソースとを有す
る。抵抗器19は、ノード38に結合された第1端子
と、ノード39に結合された第2端子とを有する。パッ
ド12は、ノード39に結合する。パッド12に結合さ
れる信号は、トランジスタ17,18によって形成され
るバッファ回路に抵抗器19を介して結合され、出力1
3においてバッファされた出力を集積回路の内部回路
(図示せず)に与える。抵抗器19は、トランジスタ1
7,18を破損しうるESDイベントなどの高速過渡信
号(transient signal)の速度を低減する。
【0013】トランジスタ21,24は、集積回路の外
部の回路を駆動するための出力バッファを形成する。ト
ランジスタ21,24は、一般に大きなパワー・トラン
ジスタである。トランジスタ21は、ドレインと、入力
14に結合されたゲートと、電源電圧VDD受けるために
結合されたソースとを有する。抵抗器22は、トランジ
スタ21のドレインに結合された第1端子と、ノード3
9に結合された第2端子とを有する。トランジスタ24
は、ドレインと、入力16に結合されたゲートと、電源
電圧VSSを受けるために結合されたソースとを有する。
抵抗器23は、ノード39に結合された第1端子と、ト
ランジスタ24のドレインに結合された第2端子とを有
する。集積回路の内部回路からの信号は、それぞれトラ
ンジスタ21または24をイネーブルするため入力14
または16のいずれかに与えられ、集積回路の出力信号
をパッド12に与える。 抵抗器22,23は、当業者
に周知の安定抵抗器(ballast resistor)であり、単一の
領域が電流導通を支配することを防ぐことにより、大き
な電流がパワー・トランジスタ全体で均等に分散される
ようにする。パワー・トランジスタの任意の部分に流れ
る大きな電流は、その領域に限定された安定抵抗両端で
電圧降下を生じさせる。ノード39における電圧はES
Dイベントによって設定されるので、安定力は各安定抵
抗器に流れる電流の量に等しい。
【0014】一般に、ここで説明するI/O回路はトリ
ステート・バッファ回路である。信号は、集積回路の外
部の回路からパッド12に結合される(トランジスタ2
1,24はディセーブルされる)。信号は、トランジス
タ17,18によって形成されるインバータによってバ
ッファされ、出力13において与えられて、集積回路の
内部回路によって受けられる。逆に、集積回路の内部回
路からの信号は、(入力14を介して)トランジスタ2
1または(入力16を介して)トランジスタ24のいず
れかをイネーブルし、出力信号をパッド12において与
える。I/O回路の動作は周知であると考えられる。さ
らに、入力回路(単独)または出力回路(単独)も図1
に示すESD保護回路の少なくとも一部を必要とするこ
とは当業者に明白である。
【0015】ESD保護回路は、集積回路のパッド間ま
たはパッドと外部物体との間のESDイベントに対して
保護する。この保護を行うため、いくつかの異なる種類
の保護がI/O回路において用いられる。ESDイベン
トに対する第1の保護として、トランジスタ・ゲートを
保護することがある。MOSFETトランジスタのゲー
トは、非常に薄い二酸化シリコン層によって活性領域か
ら分離される。この薄い二酸化シリコン層は、所定の電
圧以上で破損を受けやすい。ツェナ・ダイオードは、所
定の電圧に達する前に破壊する各ゲートに結合され、そ
のためゲートが破損するのを防ぐ。ツェナ・ダイオード
の破壊電圧は極めて予測可能で、デバイスのpおよびn
ドーピング・レベルによって制御される。
【0016】ツェナ・ダイオード26は、電源電圧VSS
を受けるために結合された陽極と、ノード38に結合さ
れた陰極とを有する。ツェナ・ダイオード26は、トラ
ンジスタ17,18のゲートを、パッド12または電源
ラインVSSに結合されるESDイベントから保護する。
【0017】ツェナ・ダイオード29は、電源電圧VSS
を受けるために結合された陽極と、入力16に結合され
た陰極とを有する。ツェナ・ダイオード29は、トラン
ジスタ24のゲートを、電源ラインVSSに結合されるE
SDイベントから保護する。
【0018】ツェナ・ダイオード28は、入力14に結
合された陽極と、電源電圧VDDを受けるために結合され
た陰極とを有する。ツェナ・ダイオード28は、トラン
ジスタ21のゲートを、電源ラインVDDに結合されるE
SDイベントから保護する。
【0019】ESDイベントに対する第2の保護は、静
電放電が集積回路の電源ライン両端の電圧を増加させる
のを防ぐことである。電源ラインが破壊電圧を越えるの
をクランプするためにツェナ・ダイオードが用いられ
る。ツェナ・ダイオード27は、電源電圧VSSを受ける
ために結合された陽極と、電源電圧VDDを受けるために
結合された陰極とを有する。
【0020】ESDイベントに対する第3の保護は、パ
ッド12が正の最大電源ライン以上になる、あるいは負
の最大電源ライン以下になるのを防ぐことである。パッ
ド12が電源電圧VDD以上のダイオード電圧降下より大
きい電圧に結合されるとき、ダイオード43は順方向バ
イアスされる。ダイオード43は、ノード39に結合さ
れた陽極と、電源電圧VDDを受けるために結合された陰
極とを有する。パッド12が電源電圧VSS以下のダイオ
ード電圧降下よりも小さい電圧に結合されるとき、ダイ
オード31は順方向バイアスされる。ダイオード31
は、電源電圧VSSを受けるために結合された陽極と、ノ
ード39に結合された陰極とを有する。好適な実施例で
は、ダイオード31,43は、トランジスタ21,24
内に形成される。ダイオード31は、トランジスタ24
のn−型ドレインと、(電源電圧VSSを受けるために結
合された)p−基板とによって形成される。ダイオード
43は、トランジスタ21のp−型ドレインと、トラン
ジスタ21が形成されている(電源電圧VDDを受けるた
めに結合された)n−ウェルとによって形成される。
【0021】ESDイベントに対する第4すなわち最後
の保護は、SCR30によって施される。SCR30
は、イネーブルされるとESDをショートさせる低イン
ピーダンスを有する。SCR30は、パッド12と、電
源電圧VSSを受けるために結合された電源ラインとの間
に結合される。SCR30は、トランジスタ32,3
3,36と、抵抗器34,37とによって構成される。
【0022】トランジスタ32は、ノード42に結合さ
れたコレクタと、ノード41に結合されたベースと、ノ
ード39に結合されたエミッタとを有する。抵抗器34
は、ノード42に結合された第1端子と、電源電圧VSS
を受けるために結合された第2端子とを有する。トラン
ジスタ33は、ノード41に結合されたコレクタと、ノ
ード42に結合されたベースと、電源電圧VSSを受ける
ために結合されたエミッタとを有する。トランジスタ3
6は、ノード41に結合されたドレインと、電源電圧V
SSを受けるために結合されたゲートと、ノード42に結
合されたソースとを有する。抵抗器37は、ノード39
に結合された第1端子と、ノード41に結合された第2
端子とを有する。
【0023】SCR30は、パッド12上の正のESD
イベントまたは電源ラインVSSに結合された負のESD
イベントによってイネーブルされる。SCR30は、集
積回路の正常動作中にイネーブルされず、ESDイベン
トによってイネーブルされる。ESDイベント中に、I
/O回路11の出力トランジスタ(21,24)を破損
する2つの破壊メカニズムが一般に発生する。2つの破
壊メカニズムのうち最も頻発するのはpn接合破壊であ
る。例えば、トランジスタ24のドレイン(n−型)と
(p−型)基板とによって形成される接合は、ESDイ
ベントによる破損を受けやすいことが経験的に判明して
いる。もう一方の破壊メカニズムはパンチスルー(punch
-through) として知られる。ドレイン接合の空乏領域が
ソース接合の空乏領域まで延在すると、パンチスルーが
発生する。ソース領域の多数キャリア(majority carrie
rs) は空乏チャネル領域に注入され、ここで多数キャリ
アは電界によって掃引され、ドレインで集められる。チ
ャネルにおけるドーパントを増加するため、トランジス
タの形成中にパンチスルー注入が追加される場合が多
く、それにより空乏化を抑圧する。
【0024】トランジスタ36は、トランジスタ24と
同じプロセス工程で形成され、そのためトランジスタ3
6はトランジスタ24と同様な特性を有する。好適な実
施例では、トランジスタ36の幅はトランジスタ24の
幅よりも小さい。トランジスタ36のゲートは、電源電
圧VSSを受けるために結合され、そのため永久にディセ
ーブルされる。SCR30は、ESDイベントによりト
ランジスタ36が破壊するとイネーブルされる。トラン
ジスタ36における電流導通は、トランジスタ32,3
3をイネーブルする。正のフィードバックは、SCR3
0をイネーブルして、オープン回路から極めて低いイン
ピーダンスに変化し、それによりESDイベントがI/
O回路を破損するのを防ぐ。未保護ESDイベントで生
じる同じ破壊メカニズム(トランジスタ36の破壊)を
利用して保護回路をイネーブルすることにより、I/O
回路の破損を防ぐためにSCR30をトリガする極めて
正確な方法が可能になる。すなわち、ここでSCR30
とトランジスタ24との間のトリガ関係は、プロセスに
依存しない。プロセス変動による破壊電圧の変化は、ト
ランジスタをイネーブルするSCR30において常に反
映される。
【0025】低電圧トリガを有する従来のSCRは、保
護対象のI/O回路を自動的に追跡しない。I/O回路
におけるデバイスの破壊電圧がプロセス変動のために大
幅に低下する一方で、SCRをトリガする所定の電圧が
増加する状況が生じることがある。このとき、SCRは
I/O回路を保護するためトリガするのに間に合わな
い。図1に示すESD保護回路は、プロセスの変化とと
もに破壊メカニズムを追跡する。低電圧で破壊が生じる
と、SCR30はより低い電圧でトリガされ、同様に、
高電圧で破壊が生じると、SCR30はより高い電圧で
トリガされる。図1のESD保護回路は、市販のESD
テスタによりサブミクロン単位のゲート長で試験済みで
あり、最大14,000ボルトの静電放電まで保護でき
た。
【0026】図2は、図1のSCR30に対応するSC
R構造の断面図である。好適な実施例では、SCR構造
51はP−基板53内に形成される。図1のトランジス
タ32に対応するPNP垂直トランジスタは、P+領域
57(エミッタ),N−ウェル56(ベース)およびP
−基板53(コレクタ)によって形成される。P+領域
57はパッドに結合する。抵抗器34に対応する抵抗
は、P−基板53の寄生抵抗である。基板抵抗は、n−
ウェル56からP+領域63(P−基板コンタクト)ま
で測定される。P+領域63は、電源電圧VSSを受ける
ために結合される。
【0027】図1のトランジスタ33に対応するNPN
トランジスタは、N−ウェル56(コレクタ),P−基
板53(ベース)およびN+領域(62)によって形成
される。N+領域62は、電源電圧VSSを受けるために
結合される。N−ウェル56は、N+領域54によって
パッドに結合される。図1の抵抗器37に対応する抵抗
は、N−ウェル56の寄生抵抗である。N−ウェル抵抗
は、P+領域57からN+領域54まで測定される。
【0028】図1のトランジスタ36に対応するトラン
ジスタは、N+領域58(ドレイン)およびN+領域5
9(ソース)によって形成される。ゲート酸化物の薄層
は、電源電圧を受けるために結合されたゲートをP−基
板53から分離する。前述のように、トランジスタは図
1のトランジスタ24を形成する同じウェハ・プロセス
・フローを利用して形成される。N+領域59は、P+
領域61を介してP−基板53に結合される。
【0029】図3は、図1のツェナ・ダイオード26,
27,29に対応するツェナ・ダイオード構造71の断
面図である。ツェナ・ダイオードは、トランジスタのゲ
ートを保護するのに効果的であるが、ESD保護回路に
通常組み込むことを妨げる1つの問題点がある。ツェナ
・ダイオードの問題点は、DCバイアス電流を増加する
リーク電流である。標準的なCMOSプロセスで一般的
な注入を利用するツェナ・ダイオードは、ESD保護回
路として利用するにはリーク電流が大きすぎる。多くの
集積回路はバッテリによって給電されるので、高いリー
ク電流はバッテリ寿命を短縮する。別の要因として、ツ
ェナ・ダイオードのESDイベントに対する応答速度が
ある。
【0030】ツェナ・ダイオード構造71のドーピング
により、高速応答時間および低リークが可能になる。ツ
ェナ・ダイオード構造71は、P−基板75内に形成さ
れる。P+領域74はツェナ・ダイオード構造71の陽
極で、N領域76は陰極である。P+領域74は、端子
72に結合する。N+領域77は、N領域76に対する
低抵抗コンタクト領域である。N+領域77は、端子7
3に結合する。
【0031】好適な実施例では、P+領域74はホウ素
注入であり、N領域76はリン注入である。P+領域7
4は一般にドレイン注入である。N領域76は、低リー
クのツェナ・ダイオードを形成するため5.0E18/
立方センチメートル以下のリン・ドーピングを有する。
低濃度にドーピングされたドレイン(LDD:Lightly
Doped Drains)は、一般に5.0E18以上のドーピン
グを有し、これは高いリーク電流を有し、かつESD保
護ダイオードとして利用するのに適さないツェナ・ダイ
オードを形成する。
【0032】ツェナ・ダイオード27は、各I/O回路
内に配置される。集積回路の各I/O回路内の各ツェナ
・ダイオードは、ほぼ同じ電圧で破壊し、それによりE
SDイベントからの電流を集積回路全体に分散させる。
従来の保護方式では、ESDイベントのエネルギを放散
する単一のデバイスを用いる場合がある。
【0033】図4は、図1のESD回路の一部の図であ
る。ESDイベントは、パッド12から電源ラインVSS
で生じる。破壊電圧が発生するのを防ぐデバイスは、ダ
イオード43およびSCR30である。ダイオード43
は、図1のトランジスタ21(図示せず)のN−ウェル
およびP+ドレインによって形成される寄生ダイオード
である。寄生容量は、電源ラインVDDとVSSとの間で結
合する。
【0034】正のESDパルスは、パッド12および電
源ラインVSSの両端に印加される。ダイオード43は、
パッド12上の電圧が電源電圧VDDを越えると、順方向
バイアスされる。矢印83は、ダイオード43および寄
生容量82におけるESDイベントの過渡電流経路を示
す。SCR30は、正のESDパルスによってイネーブ
ルされる。SCR30は、パッドを電源ラインVSSにシ
ョートさせる。SCR30の低インピーダンスは、正の
ESDパルスを放散させる。
【0035】図5は、パッド12と電源ラインVSSとの
間に印加される負のESDパルスを放散させるための図
1のESD回路の一部の図である。ダイオード31は、
図1のトランジスタ24(図示せず)のp−基板および
N+ドレインによって形成される寄生ダイオードであ
る。ダイオード31は、パッド12における負の電圧が
電源電圧VSSを越えるときに、順方向バイアスされる。
順方向バイアスされたダイオードは、パッド12におけ
る電圧を、電源電圧VSSよりも高いダイオード電圧降下
にクランプし、それにより回路が破損するのを防ぐ。矢
印91は、ESDイベントの過渡電流経路を示す。 図
6は、パッド12と電源電圧VDDとの間に印加される正
のESDパルスを放散させるための図1のESD回路の
一部の図である。ダイオード43は、パッド12上の電
圧が電源電圧VDDを越えるときに、正のESDパルスに
よって順方向バイアスされる。ダイオード43は、パッ
ド12における電圧を、電源電圧VDDよりも大きいダイ
オード電圧降下にクランプし、それによりパッド12に
結合される回路への破損を防ぐ。過渡電流経路は、矢印
101によって示される。
【0036】図7は、パッド12と電源ラインVDDとの
間に印加される負のESDパルスを放散させるための図
1のESD保護回路の一部の図である。このESD保護
回路は、ダイオード31およびツェナ・ダイオード27
によって構成される。
【0037】負のESDパルスは、パッド12が電源電
圧VSSを越える負の電圧を有するときに、ダイオード3
1を順方向バイアスする。過渡電流は、矢印112によ
って示されるように、ダイオード31および寄生容量8
2を介して結合する。ツェナ・ダイオード27は、VDD
およびVSS両端の電圧がツェナ・ダイオード27の破壊
電圧を越えるときに破壊する。ESDイベントからの過
渡電流は、矢印113によって示されるように、ツェナ
・ダイオード27を介して放散される。ツェナ・ダイオ
ード27の破壊電圧は電源電圧よりも大きいが、パッド
12および電源ラインVDD,VSSに結合される任意の回
路に有害な電圧よりも実質的に小さい。
【0038】図8は、電源ラインVDDとVSSとの間に印
加される負のESDパルスを放散させるための図1のE
SD保護回路の一部の図である。ツェナ・ダイオード2
7は、電源ラインVDDおよびVSS両端の電圧がその破壊
電圧を越えるときに破壊する。VDDおよびVSS両端の電
圧は、破壊電圧にクランプされる。ESDイベントから
の過渡電流は、矢印121によって示される。
【0039】図9は、電源ラインVDDとVSSとの間に印
加される負のESDパルスを放散させるための図1のE
SD保護回路の一部の図である。ツェナ・ダイオード2
7は、負のESDパルスによって順方向バイアスされ
る。過渡電流は、矢印131によって示されるように、
順方向バイアスされたツェナ・ダイオード27を介して
放散される。
【0040】図10は、パッド141とパッド142と
の間のESDイベントを示す図である。各パッドは、図
1に示す回路と同様なESD保護回路を有する。正のE
SDパルスは、パッド141,142の両端に印加され
る。ダイオード143は図1のダイオード43に対応
し、パッド141上の電圧が電源ラインVDDを越えると
きに、順方向バイアスされる。ESDイベントの過渡電
流は、矢印147によって示されるように、ダイオード
143および寄生容量145を介して結合する。寄生容
量145は電源ラインVDDとVSSとの間で結合する。ダ
イオード144は、図1のダイオード31に対応する。
ダイオード144は、パッド142に対する電流経路と
なる。
【0041】ツェナ・ダイオード146は、図1のツェ
ナ・ダイオード27に対応する。ツェナ・ダイオード1
46は、電源ラインVDDおよびVSS両端の電圧が破壊電
圧を越えるときに破壊する。ESDイベントからの過渡
電流は、矢印148によって示される。
【0042】図11は、パッド151とパッド152と
の間のESDイベントを示す図である。各パッドは、図
1に示す回路と同様なESD保護回路を有する。負のE
SDパルスは、ダイオード153およびダイオード15
4を順方向バイアスする。ダイオード153およびダイ
オード154は、図1のダイオード31および43にそ
れぞれ対応する。寄生容量155は、電源ラインVDD
SSとの間で結合する。ESDイベントからの過渡電流
は、矢印157によって示される。
【0043】SCR156は、図1のSCR30に対応
する。SCR156は、パッド152を電源ラインVSS
にショートさせるESDイベントによってトリガされ
る。ESD156の低インピーダンスは、負のESDパ
ルスを放散させる。
【0044】以上より、パッドからいずれかの電源ライ
ンへの破損,パッドから別のパッドへの破損または電源
ライン間の破損を防ぐESD保護回路を有するI/O回
路が提供されたことが理解される。トランジスタ・ゲー
トは、高速で低リークのツェナ・ダイオードによってE
SDイベントから保護される。また、ツェナ・ダイオー
ドは、電源ライン間で結合される。SCRは、低インピ
ーダンスを与えるため各パッドに結合され、破壊電圧が
発生する前にESDイベントを放散させる。SCRは、
I/O回路の出力トランジスタの破壊メカニズムを追跡
するトランジスタによってイネーブルされる。SCRト
リガは、トランジスタを利用することによってプロセス
から独立される。なぜならば、SCRは、ESDイベン
ト中に、対応する出力トランジスタより前にあるいは実
質的に同時に、必ずトリガするためである。
【0045】本発明の特定の実施例を図説してきたが、
更なる修正や改善は当業者に想起される。従って、本発
明は図示の特定の形式に限定されず、特許請求の範囲は
本発明の精神および範囲から逸脱しない一切の修正を網
羅するものとする。
【図面の簡単な説明】
【図1】本発明による静電放電(ESD)保護回路を含
む集積回路の入出力(I/O)回路の概略図である。
【図2】本発明による図1のI/O回路用のシリコン制
御整流器(SCR:Silicon Controlled Rectifier)の
断面図である。
【図3】本発明による図1のI/O回路用のツェナ・ダ
イオードの断面図である。
【図4】正のESDパルスを放散させるESD保護回路
を示す図であり、このESD保護回路は図1のダイオー
ド43とSCR30からなる。
【図5】負のESDパルスを放散させるESD保護回路
を示す図であり、このESD保護回路は図1のダイオー
ド31からなる。
【図6】正のESDパルスを放散させるESD保護回路
を示す図であり、このESD保護回路は図1のダイオー
ド43からなる。
【図7】負のESDパルスを放散させるESD保護回路
を示す図であり、このESD保護回路は図1のダイオー
ド31およびツェナ・ダイオード27からなる。
【図8】正のESDパルスを放散させるESD保護回路
を示す図であり、このESD保護回路は図1のツェナ・
ダイオード27からなる。
【図9】負のESDパルスを放散させるESD保護回路
を示す図であり、このESD保護回路は図1のツェナ・
ダイオード27からなる。
【図10】2つのパッド間に印加される正のESDパル
スを示す図である。
【図11】2つのパッド間に印加される負のESDパル
スを示す図である。
【符号の説明】
11 入出力(I/O)回路 12 パッド 13 出力 14,16 入力 17,18,21,24,36 トランジスタ(MOS
FET) 19,22,23 抵抗器 26〜29 ツェナ・ダイオード 30 SCR 31,43 ダイオード 32,33 トランジスタ(バイポーラ・トランジス
タ) 34,37 抵抗器 38,39,41,42 ノード 43 寄生ダイオード(図4) 51 SCR構造 53 P−基板 54 N+領域 56 N−ウェル 57 P+領域 58 N+領域 59 N+領域 61 P+領域 62 N+領域 63 P+領域 71 ツェナ・ダイオード構造 72,73 端子 74 P+領域 75 P−基板 76 N領域 77 N+領域 82 寄生容量 141,142 パッド 143,144 ダイオード 145 寄生容量 146 ツェナ・ダイオード 151,152 パッド 153,154 ダイオード 155 寄生容量 156 SCR
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H05F 3/02

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 集積回路のパッド(12)用の静電放電
    (ESD)保護回路であって:シリコン制御整流器(S
    CR)(30)であって:第1電極と、制御電極と、前
    記パッド(12)に結合された第2電極を有する第1ト
    ランジスタ(32);前記第1トランジスタ(32)の
    前記制御電極に結合された第1電極と、前記第1トラン
    ジスタ(32)の前記第1電極に結合された制御電極
    と、第1電源電圧を受けるために結合された第2電極と
    を有する第2トランジスタ(33);前記パッド(1
    2)に結合された第1端子と、前記第1トランジスタ
    (32)の前記制御電極に結合された第2端子とを有す
    る第1抵抗器(37);前記第1トランジスタ(32)
    の前記第1電極に結合された第1端子と、前記第1電源
    電圧を受けるために結合された第2端子とを有する第2
    抵抗器(34);および前記第1トランジスタ(32)
    の前記制御電極に結合された第1電極と、前記第1電源
    電圧を受けるために結合された制御電極と、前記第1ト
    ランジスタ(32)の前記第1電極に結合された第2電
    極とを有する、前記SCRをトリガするための第3トラ
    ンジスタ(36);からなるSCR(30);によって
    構成されることを特徴とする静電放電(ESD)保護回
    路。
  2. 【請求項2】 ESDイベントは、前記SCR(30)
    をイネーブルするための前記第3トランジスタ(36)
    を破壊することを特徴とする請求項3記載の静電放電
    (ESD)保護回路。
  3. 【請求項3】 前記第3トランジスタ(36)は、金属
    酸化物半導体電界効果トランジスタ(MOSFET)で
    あることを特徴とする請求項4記載の静電放電(ES
    D)保護回路。
  4. 【請求項4】 集積回路の入出力(I/O)段のゲート
    を保護する静電放電(ESD)保護回路)であって:ツ
    ェナ・ダイオード(71)であって:前記ツェナ・ダイ
    オード(71)の陽極を形成するP+ホウ素注入(7
    4);および前記ツェナ・ダイオード(71)の陰極を
    形成するN型リン注入であって、前記N型リン注入(7
    6)は、5.0E18/立方センチメートル以下のドー
    ピングを有する、N型リン注入(76);からなるツェ
    ナ・ダイオード(71);によって構成される静電放電
    (ESD)保護回路。
  5. 【請求項5】 パッドに結合されたシリコン制御整流器
    (30)(SCR)をイネーブルするためプロセスに依
    存しないトリガ・メカニズムを提供する方法であって、
    前記SCR(30)は静電放電(ESD)イベントが集
    積回路の回路を破損することを防ぐ、方法であって:前
    記SCR(30)をイネーブルするトランジスタ(3
    6)を設ける段階;前記パッドに結合された出力トラン
    ジスタ(24)と同様な前記トランジスタ(36)を形
    成する段階であって、前記トランジスタおよび前記出力
    トランジスタは、ESDイベントにおいて同様な破壊特
    性を有する、段階;および前記ESDイベントが前記ト
    ランジスタ(36)を破壊するように前記トランジスタ
    (36)をディセーブルし、それにより前記SCRをイ
    ネーブルする電流を与えて、ESDイベントを放散さ
    せ、かつ回路が破損するのを防ぐ段階;によって構成さ
    れることを特徴とする方法。
JP8038909A 1995-02-06 1996-01-31 集積回路の入出力静電放電保護回路 Pending JPH08293583A (ja)

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