JPH08293583A - 集積回路の入出力静電放電保護回路 - Google Patents
集積回路の入出力静電放電保護回路Info
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- JPH08293583A JPH08293583A JP8038909A JP3890996A JPH08293583A JP H08293583 A JPH08293583 A JP H08293583A JP 8038909 A JP8038909 A JP 8038909A JP 3890996 A JP3890996 A JP 3890996A JP H08293583 A JPH08293583 A JP H08293583A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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-
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Abstract
(57)【要約】
【課題】 静電放電（ＥＳＤ）回路を含む集積回路用の
入出力（Ｉ／Ｏ）回路を開示する。 【解決手段】 シリコン制御整流器ＳＣＲ３０は、ＥＳ
ＤイベントをショートするためＩ／Ｏ回路１１の出力ト
ランジスタ２４にスケーリングされたトランジスタ３６
によってトリガされる。ＳＣＲ３０は、パッド１２と電
源ラインＶSSとの間に結合する。トランジスタ３６は、
ディセーブルされる。トリガ・メカニズムは、ＥＳＤイ
ベントによるトランジスタ３６の電圧破壊である。トリ
ガ・メカニズムが出力トランジスタ２４と同様に形成さ
れ、そのため同様に破壊するので、ＳＣＲ保護メカニズ
ムはプロセスに依存しない。ツェナ・ダイオード２６〜
２９は、Ｉ／Ｏ回路１１のゲートに結合され、かつ電源
ライン間で結合される。ツェナ・ダイオード２６〜２９
の陰極を形成するため、５．０Ｅ１８／立方センチメー
トル以下のリン・ドーピングが用いられる。
入出力（Ｉ／Ｏ）回路を開示する。 【解決手段】 シリコン制御整流器ＳＣＲ３０は、ＥＳ
ＤイベントをショートするためＩ／Ｏ回路１１の出力ト
ランジスタ２４にスケーリングされたトランジスタ３６
によってトリガされる。ＳＣＲ３０は、パッド１２と電
源ラインＶSSとの間に結合する。トランジスタ３６は、
ディセーブルされる。トリガ・メカニズムは、ＥＳＤイ
ベントによるトランジスタ３６の電圧破壊である。トリ
ガ・メカニズムが出力トランジスタ２４と同様に形成さ
れ、そのため同様に破壊するので、ＳＣＲ保護メカニズ
ムはプロセスに依存しない。ツェナ・ダイオード２６〜
２９は、Ｉ／Ｏ回路１１のゲートに結合され、かつ電源
ライン間で結合される。ツェナ・ダイオード２６〜２９
の陰極を形成するため、５．０Ｅ１８／立方センチメー
トル以下のリン・ドーピングが用いられる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路用の
高電圧保護回路に関し、さらに詳しくは、集積回路の入
出力（Ｉ／Ｏ）回路用の静電放電（ＥＳＤ：Electrosta
tic Discharge)保護に関する。
高電圧保護回路に関し、さらに詳しくは、集積回路の入
出力（Ｉ／Ｏ）回路用の静電放電（ＥＳＤ：Electrosta
tic Discharge)保護に関する。
【０００２】
【従来の技術】集積回路の入出力（Ｉ／Ｏ）回路は、集
積回路の外部の回路と集積回路の内部の回路との間のイ
ンタフェース回路である。入力回路は、集積回路の内部
回路のために着信信号をバッファする。出力回路は、集
積回路の内部回路からの信号をバッファし、一般に、大
きな容量性負荷（例えば、バス・ライン）を駆動するパ
ワー・トランジスタからなる。
積回路の外部の回路と集積回路の内部の回路との間のイ
ンタフェース回路である。入力回路は、集積回路の内部
回路のために着信信号をバッファする。出力回路は、集
積回路の内部回路からの信号をバッファし、一般に、大
きな容量性負荷（例えば、バス・ライン）を駆動するパ
ワー・トランジスタからなる。
【０００３】静電放電は、取り扱われる構成要素で一般
的である。集積回路への静電放電（ＥＳＤ：Electrosta
tic Discharge)イベントは数千の電圧を集積回路に結合
することがある。ＥＳＤイベントはＩ／Ｏ回路を介して
結合されるが、これはこのＩ／Ｏ回路が集積回路の内部
回路と外界との間のインタフェースであるためである。
ＥＳＤイベントは、集積回路への進入の点で無差別であ
る。ＥＳＤイベントは集積回路の任意のＩ／Ｏ回路に結
合され、また集積回路のＩ／Ｏ回路間で結合される。
的である。集積回路への静電放電（ＥＳＤ：Electrosta
tic Discharge)イベントは数千の電圧を集積回路に結合
することがある。ＥＳＤイベントはＩ／Ｏ回路を介して
結合されるが、これはこのＩ／Ｏ回路が集積回路の内部
回路と外界との間のインタフェースであるためである。
ＥＳＤイベントは、集積回路への進入の点で無差別であ
る。ＥＳＤイベントは集積回路の任意のＩ／Ｏ回路に結
合され、また集積回路のＩ／Ｏ回路間で結合される。
【０００４】
【発明が解決しようとする課題】ＥＳＤ保護回路は、集
積回路のＩ／Ｏ回路に内蔵される。ＥＳＤ保護回路は、
有害な電圧または電流が集積回路の回路を破損する前に
ＥＳＤイベントを放散させる。ＥＳＤ保護回路の問題点
は、保護メカニズムがプロセスに依存することである。
（ＥＳＤイベントによる）Ｉ／Ｏ回路内のデバイスの破
壊メカニズムと、ＥＳＤ保護回路がイネーブルされるポ
イントとは、プロセス変動に応じて変化する。ＥＳＤ保
護回路は、発生しうるすべての異なる変動について考慮
するように構成される場合が多い。
積回路のＩ／Ｏ回路に内蔵される。ＥＳＤ保護回路は、
有害な電圧または電流が集積回路の回路を破損する前に
ＥＳＤイベントを放散させる。ＥＳＤ保護回路の問題点
は、保護メカニズムがプロセスに依存することである。
（ＥＳＤイベントによる）Ｉ／Ｏ回路内のデバイスの破
壊メカニズムと、ＥＳＤ保護回路がイネーブルされるポ
イントとは、プロセス変動に応じて変化する。ＥＳＤ保
護回路は、発生しうるすべての異なる変動について考慮
するように構成される場合が多い。
【０００５】ＥＳＤ保護回路の第２の問題点は、すべて
の可能なＥＳＤイベントを保護することである。正およ
び負のＥＳＤイベントが発生しうる。ＥＳＤイベント
は、集積回路の単一のパッドまたはパッド間に結合され
うる。電源パッドは、ＥＳＤイベントをすべてのＩ／Ｏ
回路に結合する。ほとんどのＥＳＤ保護方式は、面積の
制限または保護デバイスの制限のため十分な保護を行わ
ない。
の可能なＥＳＤイベントを保護することである。正およ
び負のＥＳＤイベントが発生しうる。ＥＳＤイベント
は、集積回路の単一のパッドまたはパッド間に結合され
うる。電源パッドは、ＥＳＤイベントをすべてのＩ／Ｏ
回路に結合する。ほとんどのＥＳＤ保護方式は、面積の
制限または保護デバイスの制限のため十分な保護を行わ
ない。
【０００６】
【課題を解決するための手段】プロセスに依存せず、か
つ集積回路上で発生しうるほとんどのＥＳＤイベントか
ら保護するＥＳＤ保護回路を提供することは非常に有利
である。
つ集積回路上で発生しうるほとんどのＥＳＤイベントか
ら保護するＥＳＤ保護回路を提供することは非常に有利
である。
【０００７】
【実施例】一般に、集積回路の入出力（Ｉ／Ｏ）回路
は、信号を受信または供給するパッドに結合する。入出
力回路は、一般に、集積回路ダイの周辺付近にある。パ
ッドは、集積回路に対して外部に電気相互接続を施す大
きな金属領域である。集積回路は、外部相互接続のため
数百または数千の金属パッドを有することがある。集積
回路のパッドに対する一般的な外部相互接続の例とし
て、集積回路パッケージのリードがある。リードは、ワ
イヤを介してパッドに結合される。パッドに対する外部
相互接続の別の例として、半田バンプがある。マルチチ
ップ・モジュール技術は、半田バンプを利用して異なる
基板のパッドを互いに電気結合させる。
は、信号を受信または供給するパッドに結合する。入出
力回路は、一般に、集積回路ダイの周辺付近にある。パ
ッドは、集積回路に対して外部に電気相互接続を施す大
きな金属領域である。集積回路は、外部相互接続のため
数百または数千の金属パッドを有することがある。集積
回路のパッドに対する一般的な外部相互接続の例とし
て、集積回路パッケージのリードがある。リードは、ワ
イヤを介してパッドに結合される。パッドに対する外部
相互接続の別の例として、半田バンプがある。マルチチ
ップ・モジュール技術は、半田バンプを利用して異なる
基板のパッドを互いに電気結合させる。
【０００８】静電放電の高電圧は半導体デバイスを破損
できることは周知である。集積回路は、人間または機械
による取扱中に静電放電に晒される可能性がある。集積
回路への静電放電は静電放電（ＥＳＤ：Electrostatic
Discharge ）イベントと呼ばれる。ＥＳＤイベントは、
金属パッドを介して進入し、一般にＩ／Ｏ回路内のデバ
イスを破損する。ＥＳＤイベントは２種類、すなわち、
第１に、集積回路の任意の２つのパッド間に生じるＥＳ
Ｄイベントと、第２に、集積回路と任意の他の物体との
間に生じるＥＳＤイベント、の２種類に分類される。
できることは周知である。集積回路は、人間または機械
による取扱中に静電放電に晒される可能性がある。集積
回路への静電放電は静電放電（ＥＳＤ：Electrostatic
Discharge ）イベントと呼ばれる。ＥＳＤイベントは、
金属パッドを介して進入し、一般にＩ／Ｏ回路内のデバ
イスを破損する。ＥＳＤイベントは２種類、すなわち、
第１に、集積回路の任意の２つのパッド間に生じるＥＳ
Ｄイベントと、第２に、集積回路と任意の他の物体との
間に生じるＥＳＤイベント、の２種類に分類される。
【０００９】Ｉ／Ｏ回路上のＥＳＤ回路によって施され
る保護は、ＭＩＬ−ＳＴＤ８８３ＣまたはＤｏＤ−ＳＴ
Ｄ１６８６Ａを用いて測定されるのが一般的である。Ｅ
ＳＤテスタは、特定の電圧および電流波形のＥＳＤイベ
ントを与える。ＥＳＤテスタは、集積回路の任意の２つ
のパッド（またはパッドのグループ）間でＥＳＤイベン
トを与える。従って、ＥＳＤ保護回路は、任意の２つの
Ｉ／Ｏパッド間のＥＳＤ，Ｉ／Ｏパッドから電源ライン
のＥＳＤまたは電源ライン間のＥＳＤから集積回路を保
護しなければならない。
る保護は、ＭＩＬ−ＳＴＤ８８３ＣまたはＤｏＤ−ＳＴ
Ｄ１６８６Ａを用いて測定されるのが一般的である。Ｅ
ＳＤテスタは、特定の電圧および電流波形のＥＳＤイベ
ントを与える。ＥＳＤテスタは、集積回路の任意の２つ
のパッド（またはパッドのグループ）間でＥＳＤイベン
トを与える。従って、ＥＳＤ保護回路は、任意の２つの
Ｉ／Ｏパッド間のＥＳＤ，Ｉ／Ｏパッドから電源ライン
のＥＳＤまたは電源ライン間のＥＳＤから集積回路を保
護しなければならない。
【００１０】図１は、静電放電（ＥＳＤ）保護回路を含
む集積回路の一般的な入出力（Ｉ／Ｏ）回路１１の概略
図である。
む集積回路の一般的な入出力（Ｉ／Ｏ）回路１１の概略
図である。
【００１１】パッド１２は、Ｉ／Ｏ回路１１の外部相互
接続ポイントである。Ｉ／Ｏ回路１１の入出力回路は、
トランジスタ１７，１８，２１，２４および抵抗器１
９，２２，２３によって構成される。Ｉ／Ｏ回路１１の
ＥＳＤ保護回路は、トランジスタ３２，３３，３６と、
ツェナ・ダイオード２６〜２９と、ダイオード３１，４
３と、抵抗器３４，３７とによって構成される。トラン
ジスタ１７，１８，２１，２４，３６は、エンハンスメ
ント金属酸化物半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）であり、各トランジスタは第１電極，制御電極お
よび第２電極にそれぞれ対応するドレイン，ゲートおよ
びソースを有する。トランジスタ１７，２１はｐ−チャ
ネルＭＯＳＦＥＴであり、トランジスタ１８，２４，３
６はｎ−チャネルＭＯＳＦＥＴである。トランジスタ３
２，３３はバイポーラ・トランジスタであり、各トラン
ジスタは第１電極，制御電極および第２電極にそれぞれ
対応するコレクタ，ベースおよびエミッタを有する。ト
ランジスタ３２はＰＮＰトランジスタであり、トランジ
スタ３３はＮＰＮトランジスタである。
接続ポイントである。Ｉ／Ｏ回路１１の入出力回路は、
トランジスタ１７，１８，２１，２４および抵抗器１
９，２２，２３によって構成される。Ｉ／Ｏ回路１１の
ＥＳＤ保護回路は、トランジスタ３２，３３，３６と、
ツェナ・ダイオード２６〜２９と、ダイオード３１，４
３と、抵抗器３４，３７とによって構成される。トラン
ジスタ１７，１８，２１，２４，３６は、エンハンスメ
ント金属酸化物半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）であり、各トランジスタは第１電極，制御電極お
よび第２電極にそれぞれ対応するドレイン，ゲートおよ
びソースを有する。トランジスタ１７，２１はｐ−チャ
ネルＭＯＳＦＥＴであり、トランジスタ１８，２４，３
６はｎ−チャネルＭＯＳＦＥＴである。トランジスタ３
２，３３はバイポーラ・トランジスタであり、各トラン
ジスタは第１電極，制御電極および第２電極にそれぞれ
対応するコレクタ，ベースおよびエミッタを有する。ト
ランジスタ３２はＰＮＰトランジスタであり、トランジ
スタ３３はＮＰＮトランジスタである。
【００１２】トランジスタ１７，１８は、バッファ回路
（インバータ）を形成する。トランジスタ１７は、出力
１３に結合されたドレインと、ノード３８に結合された
ゲートと、電源電圧ＶDDを受けるために結合されたソー
スとを有する。トランジスタ１８は、出力１３に結合さ
れたドレインと、ノード３８に結合されたゲートと、電
源電圧ＶSSを受けるために結合されたソースとを有す
る。抵抗器１９は、ノード３８に結合された第１端子
と、ノード３９に結合された第２端子とを有する。パッ
ド１２は、ノード３９に結合する。パッド１２に結合さ
れる信号は、トランジスタ１７，１８によって形成され
るバッファ回路に抵抗器１９を介して結合され、出力１
３においてバッファされた出力を集積回路の内部回路
（図示せず）に与える。抵抗器１９は、トランジスタ１
７，１８を破損しうるＥＳＤイベントなどの高速過渡信
号(transient signal)の速度を低減する。
（インバータ）を形成する。トランジスタ１７は、出力
１３に結合されたドレインと、ノード３８に結合された
ゲートと、電源電圧ＶDDを受けるために結合されたソー
スとを有する。トランジスタ１８は、出力１３に結合さ
れたドレインと、ノード３８に結合されたゲートと、電
源電圧ＶSSを受けるために結合されたソースとを有す
る。抵抗器１９は、ノード３８に結合された第１端子
と、ノード３９に結合された第２端子とを有する。パッ
ド１２は、ノード３９に結合する。パッド１２に結合さ
れる信号は、トランジスタ１７，１８によって形成され
るバッファ回路に抵抗器１９を介して結合され、出力１
３においてバッファされた出力を集積回路の内部回路
（図示せず）に与える。抵抗器１９は、トランジスタ１
７，１８を破損しうるＥＳＤイベントなどの高速過渡信
号(transient signal)の速度を低減する。
【００１３】トランジスタ２１，２４は、集積回路の外
部の回路を駆動するための出力バッファを形成する。ト
ランジスタ２１，２４は、一般に大きなパワー・トラン
ジスタである。トランジスタ２１は、ドレインと、入力
１４に結合されたゲートと、電源電圧ＶDD受けるために
結合されたソースとを有する。抵抗器２２は、トランジ
スタ２１のドレインに結合された第１端子と、ノード３
９に結合された第２端子とを有する。トランジスタ２４
は、ドレインと、入力１６に結合されたゲートと、電源
電圧ＶSSを受けるために結合されたソースとを有する。
抵抗器２３は、ノード３９に結合された第１端子と、ト
ランジスタ２４のドレインに結合された第２端子とを有
する。集積回路の内部回路からの信号は、それぞれトラ
ンジスタ２１または２４をイネーブルするため入力１４
または１６のいずれかに与えられ、集積回路の出力信号
をパッド１２に与える。 抵抗器２２，２３は、当業者
に周知の安定抵抗器(ballast resistor)であり、単一の
領域が電流導通を支配することを防ぐことにより、大き
な電流がパワー・トランジスタ全体で均等に分散される
ようにする。パワー・トランジスタの任意の部分に流れ
る大きな電流は、その領域に限定された安定抵抗両端で
電圧降下を生じさせる。ノード３９における電圧はＥＳ
Ｄイベントによって設定されるので、安定力は各安定抵
抗器に流れる電流の量に等しい。
部の回路を駆動するための出力バッファを形成する。ト
ランジスタ２１，２４は、一般に大きなパワー・トラン
ジスタである。トランジスタ２１は、ドレインと、入力
１４に結合されたゲートと、電源電圧ＶDD受けるために
結合されたソースとを有する。抵抗器２２は、トランジ
スタ２１のドレインに結合された第１端子と、ノード３
９に結合された第２端子とを有する。トランジスタ２４
は、ドレインと、入力１６に結合されたゲートと、電源
電圧ＶSSを受けるために結合されたソースとを有する。
抵抗器２３は、ノード３９に結合された第１端子と、ト
ランジスタ２４のドレインに結合された第２端子とを有
する。集積回路の内部回路からの信号は、それぞれトラ
ンジスタ２１または２４をイネーブルするため入力１４
または１６のいずれかに与えられ、集積回路の出力信号
をパッド１２に与える。 抵抗器２２，２３は、当業者
に周知の安定抵抗器(ballast resistor)であり、単一の
領域が電流導通を支配することを防ぐことにより、大き
な電流がパワー・トランジスタ全体で均等に分散される
ようにする。パワー・トランジスタの任意の部分に流れ
る大きな電流は、その領域に限定された安定抵抗両端で
電圧降下を生じさせる。ノード３９における電圧はＥＳ
Ｄイベントによって設定されるので、安定力は各安定抵
抗器に流れる電流の量に等しい。
【００１４】一般に、ここで説明するＩ／Ｏ回路はトリ
ステート・バッファ回路である。信号は、集積回路の外
部の回路からパッド１２に結合される（トランジスタ２
１，２４はディセーブルされる）。信号は、トランジス
タ１７，１８によって形成されるインバータによってバ
ッファされ、出力１３において与えられて、集積回路の
内部回路によって受けられる。逆に、集積回路の内部回
路からの信号は、（入力１４を介して）トランジスタ２
１または（入力１６を介して）トランジスタ２４のいず
れかをイネーブルし、出力信号をパッド１２において与
える。Ｉ／Ｏ回路の動作は周知であると考えられる。さ
らに、入力回路（単独）または出力回路（単独）も図１
に示すＥＳＤ保護回路の少なくとも一部を必要とするこ
とは当業者に明白である。
ステート・バッファ回路である。信号は、集積回路の外
部の回路からパッド１２に結合される（トランジスタ２
１，２４はディセーブルされる）。信号は、トランジス
タ１７，１８によって形成されるインバータによってバ
ッファされ、出力１３において与えられて、集積回路の
内部回路によって受けられる。逆に、集積回路の内部回
路からの信号は、（入力１４を介して）トランジスタ２
１または（入力１６を介して）トランジスタ２４のいず
れかをイネーブルし、出力信号をパッド１２において与
える。Ｉ／Ｏ回路の動作は周知であると考えられる。さ
らに、入力回路（単独）または出力回路（単独）も図１
に示すＥＳＤ保護回路の少なくとも一部を必要とするこ
とは当業者に明白である。
【００１５】ＥＳＤ保護回路は、集積回路のパッド間ま
たはパッドと外部物体との間のＥＳＤイベントに対して
保護する。この保護を行うため、いくつかの異なる種類
の保護がＩ／Ｏ回路において用いられる。ＥＳＤイベン
トに対する第１の保護として、トランジスタ・ゲートを
保護することがある。ＭＯＳＦＥＴトランジスタのゲー
トは、非常に薄い二酸化シリコン層によって活性領域か
ら分離される。この薄い二酸化シリコン層は、所定の電
圧以上で破損を受けやすい。ツェナ・ダイオードは、所
定の電圧に達する前に破壊する各ゲートに結合され、そ
のためゲートが破損するのを防ぐ。ツェナ・ダイオード
の破壊電圧は極めて予測可能で、デバイスのｐおよびｎ
ドーピング・レベルによって制御される。
たはパッドと外部物体との間のＥＳＤイベントに対して
保護する。この保護を行うため、いくつかの異なる種類
の保護がＩ／Ｏ回路において用いられる。ＥＳＤイベン
トに対する第１の保護として、トランジスタ・ゲートを
保護することがある。ＭＯＳＦＥＴトランジスタのゲー
トは、非常に薄い二酸化シリコン層によって活性領域か
ら分離される。この薄い二酸化シリコン層は、所定の電
圧以上で破損を受けやすい。ツェナ・ダイオードは、所
定の電圧に達する前に破壊する各ゲートに結合され、そ
のためゲートが破損するのを防ぐ。ツェナ・ダイオード
の破壊電圧は極めて予測可能で、デバイスのｐおよびｎ
ドーピング・レベルによって制御される。
【００１６】ツェナ・ダイオード２６は、電源電圧ＶSS
を受けるために結合された陽極と、ノード３８に結合さ
れた陰極とを有する。ツェナ・ダイオード２６は、トラ
ンジスタ１７，１８のゲートを、パッド１２または電源
ラインＶSSに結合されるＥＳＤイベントから保護する。
を受けるために結合された陽極と、ノード３８に結合さ
れた陰極とを有する。ツェナ・ダイオード２６は、トラ
ンジスタ１７，１８のゲートを、パッド１２または電源
ラインＶSSに結合されるＥＳＤイベントから保護する。
【００１７】ツェナ・ダイオード２９は、電源電圧ＶSS
を受けるために結合された陽極と、入力１６に結合され
た陰極とを有する。ツェナ・ダイオード２９は、トラン
ジスタ２４のゲートを、電源ラインＶSSに結合されるＥ
ＳＤイベントから保護する。
を受けるために結合された陽極と、入力１６に結合され
た陰極とを有する。ツェナ・ダイオード２９は、トラン
ジスタ２４のゲートを、電源ラインＶSSに結合されるＥ
ＳＤイベントから保護する。
【００１８】ツェナ・ダイオード２８は、入力１４に結
合された陽極と、電源電圧ＶDDを受けるために結合され
た陰極とを有する。ツェナ・ダイオード２８は、トラン
ジスタ２１のゲートを、電源ラインＶDDに結合されるＥ
ＳＤイベントから保護する。
合された陽極と、電源電圧ＶDDを受けるために結合され
た陰極とを有する。ツェナ・ダイオード２８は、トラン
ジスタ２１のゲートを、電源ラインＶDDに結合されるＥ
ＳＤイベントから保護する。
【００１９】ＥＳＤイベントに対する第２の保護は、静
電放電が集積回路の電源ライン両端の電圧を増加させる
のを防ぐことである。電源ラインが破壊電圧を越えるの
をクランプするためにツェナ・ダイオードが用いられ
る。ツェナ・ダイオード２７は、電源電圧ＶSSを受ける
ために結合された陽極と、電源電圧ＶDDを受けるために
結合された陰極とを有する。
電放電が集積回路の電源ライン両端の電圧を増加させる
のを防ぐことである。電源ラインが破壊電圧を越えるの
をクランプするためにツェナ・ダイオードが用いられ
る。ツェナ・ダイオード２７は、電源電圧ＶSSを受ける
ために結合された陽極と、電源電圧ＶDDを受けるために
結合された陰極とを有する。
【００２０】ＥＳＤイベントに対する第３の保護は、パ
ッド１２が正の最大電源ライン以上になる、あるいは負
の最大電源ライン以下になるのを防ぐことである。パッ
ド１２が電源電圧ＶDD以上のダイオード電圧降下より大
きい電圧に結合されるとき、ダイオード４３は順方向バ
イアスされる。ダイオード４３は、ノード３９に結合さ
れた陽極と、電源電圧ＶDDを受けるために結合された陰
極とを有する。パッド１２が電源電圧ＶSS以下のダイオ
ード電圧降下よりも小さい電圧に結合されるとき、ダイ
オード３１は順方向バイアスされる。ダイオード３１
は、電源電圧ＶSSを受けるために結合された陽極と、ノ
ード３９に結合された陰極とを有する。好適な実施例で
は、ダイオード３１，４３は、トランジスタ２１，２４
内に形成される。ダイオード３１は、トランジスタ２４
のｎ−型ドレインと、（電源電圧ＶSSを受けるために結
合された）ｐ−基板とによって形成される。ダイオード
４３は、トランジスタ２１のｐ−型ドレインと、トラン
ジスタ２１が形成されている（電源電圧ＶDDを受けるた
めに結合された）ｎ−ウェルとによって形成される。
ッド１２が正の最大電源ライン以上になる、あるいは負
の最大電源ライン以下になるのを防ぐことである。パッ
ド１２が電源電圧ＶDD以上のダイオード電圧降下より大
きい電圧に結合されるとき、ダイオード４３は順方向バ
イアスされる。ダイオード４３は、ノード３９に結合さ
れた陽極と、電源電圧ＶDDを受けるために結合された陰
極とを有する。パッド１２が電源電圧ＶSS以下のダイオ
ード電圧降下よりも小さい電圧に結合されるとき、ダイ
オード３１は順方向バイアスされる。ダイオード３１
は、電源電圧ＶSSを受けるために結合された陽極と、ノ
ード３９に結合された陰極とを有する。好適な実施例で
は、ダイオード３１，４３は、トランジスタ２１，２４
内に形成される。ダイオード３１は、トランジスタ２４
のｎ−型ドレインと、（電源電圧ＶSSを受けるために結
合された）ｐ−基板とによって形成される。ダイオード
４３は、トランジスタ２１のｐ−型ドレインと、トラン
ジスタ２１が形成されている（電源電圧ＶDDを受けるた
めに結合された）ｎ−ウェルとによって形成される。
【００２１】ＥＳＤイベントに対する第４すなわち最後
の保護は、ＳＣＲ３０によって施される。ＳＣＲ３０
は、イネーブルされるとＥＳＤをショートさせる低イン
ピーダンスを有する。ＳＣＲ３０は、パッド１２と、電
源電圧ＶSSを受けるために結合された電源ラインとの間
に結合される。ＳＣＲ３０は、トランジスタ３２，３
３，３６と、抵抗器３４，３７とによって構成される。
の保護は、ＳＣＲ３０によって施される。ＳＣＲ３０
は、イネーブルされるとＥＳＤをショートさせる低イン
ピーダンスを有する。ＳＣＲ３０は、パッド１２と、電
源電圧ＶSSを受けるために結合された電源ラインとの間
に結合される。ＳＣＲ３０は、トランジスタ３２，３
３，３６と、抵抗器３４，３７とによって構成される。
【００２２】トランジスタ３２は、ノード４２に結合さ
れたコレクタと、ノード４１に結合されたベースと、ノ
ード３９に結合されたエミッタとを有する。抵抗器３４
は、ノード４２に結合された第１端子と、電源電圧ＶSS
を受けるために結合された第２端子とを有する。トラン
ジスタ３３は、ノード４１に結合されたコレクタと、ノ
ード４２に結合されたベースと、電源電圧ＶSSを受ける
ために結合されたエミッタとを有する。トランジスタ３
６は、ノード４１に結合されたドレインと、電源電圧Ｖ
SSを受けるために結合されたゲートと、ノード４２に結
合されたソースとを有する。抵抗器３７は、ノード３９
に結合された第１端子と、ノード４１に結合された第２
端子とを有する。
れたコレクタと、ノード４１に結合されたベースと、ノ
ード３９に結合されたエミッタとを有する。抵抗器３４
は、ノード４２に結合された第１端子と、電源電圧ＶSS
を受けるために結合された第２端子とを有する。トラン
ジスタ３３は、ノード４１に結合されたコレクタと、ノ
ード４２に結合されたベースと、電源電圧ＶSSを受ける
ために結合されたエミッタとを有する。トランジスタ３
６は、ノード４１に結合されたドレインと、電源電圧Ｖ
SSを受けるために結合されたゲートと、ノード４２に結
合されたソースとを有する。抵抗器３７は、ノード３９
に結合された第１端子と、ノード４１に結合された第２
端子とを有する。
【００２３】ＳＣＲ３０は、パッド１２上の正のＥＳＤ
イベントまたは電源ラインＶSSに結合された負のＥＳＤ
イベントによってイネーブルされる。ＳＣＲ３０は、集
積回路の正常動作中にイネーブルされず、ＥＳＤイベン
トによってイネーブルされる。ＥＳＤイベント中に、Ｉ
／Ｏ回路１１の出力トランジスタ（２１，２４）を破損
する２つの破壊メカニズムが一般に発生する。２つの破
壊メカニズムのうち最も頻発するのはｐｎ接合破壊であ
る。例えば、トランジスタ２４のドレイン（ｎ−型）と
（ｐ−型）基板とによって形成される接合は、ＥＳＤイ
ベントによる破損を受けやすいことが経験的に判明して
いる。もう一方の破壊メカニズムはパンチスルー(punch
-through) として知られる。ドレイン接合の空乏領域が
ソース接合の空乏領域まで延在すると、パンチスルーが
発生する。ソース領域の多数キャリア(majority carrie
rs) は空乏チャネル領域に注入され、ここで多数キャリ
アは電界によって掃引され、ドレインで集められる。チ
ャネルにおけるドーパントを増加するため、トランジス
タの形成中にパンチスルー注入が追加される場合が多
く、それにより空乏化を抑圧する。
イベントまたは電源ラインＶSSに結合された負のＥＳＤ
イベントによってイネーブルされる。ＳＣＲ３０は、集
積回路の正常動作中にイネーブルされず、ＥＳＤイベン
トによってイネーブルされる。ＥＳＤイベント中に、Ｉ
／Ｏ回路１１の出力トランジスタ（２１，２４）を破損
する２つの破壊メカニズムが一般に発生する。２つの破
壊メカニズムのうち最も頻発するのはｐｎ接合破壊であ
る。例えば、トランジスタ２４のドレイン（ｎ−型）と
（ｐ−型）基板とによって形成される接合は、ＥＳＤイ
ベントによる破損を受けやすいことが経験的に判明して
いる。もう一方の破壊メカニズムはパンチスルー(punch
-through) として知られる。ドレイン接合の空乏領域が
ソース接合の空乏領域まで延在すると、パンチスルーが
発生する。ソース領域の多数キャリア(majority carrie
rs) は空乏チャネル領域に注入され、ここで多数キャリ
アは電界によって掃引され、ドレインで集められる。チ
ャネルにおけるドーパントを増加するため、トランジス
タの形成中にパンチスルー注入が追加される場合が多
く、それにより空乏化を抑圧する。
【００２４】トランジスタ３６は、トランジスタ２４と
同じプロセス工程で形成され、そのためトランジスタ３
６はトランジスタ２４と同様な特性を有する。好適な実
施例では、トランジスタ３６の幅はトランジスタ２４の
幅よりも小さい。トランジスタ３６のゲートは、電源電
圧ＶSSを受けるために結合され、そのため永久にディセ
ーブルされる。ＳＣＲ３０は、ＥＳＤイベントによりト
ランジスタ３６が破壊するとイネーブルされる。トラン
ジスタ３６における電流導通は、トランジスタ３２，３
３をイネーブルする。正のフィードバックは、ＳＣＲ３
０をイネーブルして、オープン回路から極めて低いイン
ピーダンスに変化し、それによりＥＳＤイベントがＩ／
Ｏ回路を破損するのを防ぐ。未保護ＥＳＤイベントで生
じる同じ破壊メカニズム（トランジスタ３６の破壊）を
利用して保護回路をイネーブルすることにより、Ｉ／Ｏ
回路の破損を防ぐためにＳＣＲ３０をトリガする極めて
正確な方法が可能になる。すなわち、ここでＳＣＲ３０
とトランジスタ２４との間のトリガ関係は、プロセスに
依存しない。プロセス変動による破壊電圧の変化は、ト
ランジスタをイネーブルするＳＣＲ３０において常に反
映される。
同じプロセス工程で形成され、そのためトランジスタ３
６はトランジスタ２４と同様な特性を有する。好適な実
施例では、トランジスタ３６の幅はトランジスタ２４の
幅よりも小さい。トランジスタ３６のゲートは、電源電
圧ＶSSを受けるために結合され、そのため永久にディセ
ーブルされる。ＳＣＲ３０は、ＥＳＤイベントによりト
ランジスタ３６が破壊するとイネーブルされる。トラン
ジスタ３６における電流導通は、トランジスタ３２，３
３をイネーブルする。正のフィードバックは、ＳＣＲ３
０をイネーブルして、オープン回路から極めて低いイン
ピーダンスに変化し、それによりＥＳＤイベントがＩ／
Ｏ回路を破損するのを防ぐ。未保護ＥＳＤイベントで生
じる同じ破壊メカニズム（トランジスタ３６の破壊）を
利用して保護回路をイネーブルすることにより、Ｉ／Ｏ
回路の破損を防ぐためにＳＣＲ３０をトリガする極めて
正確な方法が可能になる。すなわち、ここでＳＣＲ３０
とトランジスタ２４との間のトリガ関係は、プロセスに
依存しない。プロセス変動による破壊電圧の変化は、ト
ランジスタをイネーブルするＳＣＲ３０において常に反
映される。
【００２５】低電圧トリガを有する従来のＳＣＲは、保
護対象のＩ／Ｏ回路を自動的に追跡しない。Ｉ／Ｏ回路
におけるデバイスの破壊電圧がプロセス変動のために大
幅に低下する一方で、ＳＣＲをトリガする所定の電圧が
増加する状況が生じることがある。このとき、ＳＣＲは
Ｉ／Ｏ回路を保護するためトリガするのに間に合わな
い。図１に示すＥＳＤ保護回路は、プロセスの変化とと
もに破壊メカニズムを追跡する。低電圧で破壊が生じる
と、ＳＣＲ３０はより低い電圧でトリガされ、同様に、
高電圧で破壊が生じると、ＳＣＲ３０はより高い電圧で
トリガされる。図１のＥＳＤ保護回路は、市販のＥＳＤ
テスタによりサブミクロン単位のゲート長で試験済みで
あり、最大１４，０００ボルトの静電放電まで保護でき
た。
護対象のＩ／Ｏ回路を自動的に追跡しない。Ｉ／Ｏ回路
におけるデバイスの破壊電圧がプロセス変動のために大
幅に低下する一方で、ＳＣＲをトリガする所定の電圧が
増加する状況が生じることがある。このとき、ＳＣＲは
Ｉ／Ｏ回路を保護するためトリガするのに間に合わな
い。図１に示すＥＳＤ保護回路は、プロセスの変化とと
もに破壊メカニズムを追跡する。低電圧で破壊が生じる
と、ＳＣＲ３０はより低い電圧でトリガされ、同様に、
高電圧で破壊が生じると、ＳＣＲ３０はより高い電圧で
トリガされる。図１のＥＳＤ保護回路は、市販のＥＳＤ
テスタによりサブミクロン単位のゲート長で試験済みで
あり、最大１４，０００ボルトの静電放電まで保護でき
た。
【００２６】図２は、図１のＳＣＲ３０に対応するＳＣ
Ｒ構造の断面図である。好適な実施例では、ＳＣＲ構造
５１はＰ−基板５３内に形成される。図１のトランジス
タ３２に対応するＰＮＰ垂直トランジスタは、Ｐ＋領域
５７（エミッタ），Ｎ−ウェル５６（ベース）およびＰ
−基板５３（コレクタ）によって形成される。Ｐ＋領域
５７はパッドに結合する。抵抗器３４に対応する抵抗
は、Ｐ−基板５３の寄生抵抗である。基板抵抗は、ｎ−
ウェル５６からＰ＋領域６３（Ｐ−基板コンタクト）ま
で測定される。Ｐ＋領域６３は、電源電圧ＶSSを受ける
ために結合される。
Ｒ構造の断面図である。好適な実施例では、ＳＣＲ構造
５１はＰ−基板５３内に形成される。図１のトランジス
タ３２に対応するＰＮＰ垂直トランジスタは、Ｐ＋領域
５７（エミッタ），Ｎ−ウェル５６（ベース）およびＰ
−基板５３（コレクタ）によって形成される。Ｐ＋領域
５７はパッドに結合する。抵抗器３４に対応する抵抗
は、Ｐ−基板５３の寄生抵抗である。基板抵抗は、ｎ−
ウェル５６からＰ＋領域６３（Ｐ−基板コンタクト）ま
で測定される。Ｐ＋領域６３は、電源電圧ＶSSを受ける
ために結合される。
【００２７】図１のトランジスタ３３に対応するＮＰＮ
トランジスタは、Ｎ−ウェル５６（コレクタ），Ｐ−基
板５３（ベース）およびＮ＋領域（６２）によって形成
される。Ｎ＋領域６２は、電源電圧ＶSSを受けるために
結合される。Ｎ−ウェル５６は、Ｎ＋領域５４によって
パッドに結合される。図１の抵抗器３７に対応する抵抗
は、Ｎ−ウェル５６の寄生抵抗である。Ｎ−ウェル抵抗
は、Ｐ＋領域５７からＮ＋領域５４まで測定される。
トランジスタは、Ｎ−ウェル５６（コレクタ），Ｐ−基
板５３（ベース）およびＮ＋領域（６２）によって形成
される。Ｎ＋領域６２は、電源電圧ＶSSを受けるために
結合される。Ｎ−ウェル５６は、Ｎ＋領域５４によって
パッドに結合される。図１の抵抗器３７に対応する抵抗
は、Ｎ−ウェル５６の寄生抵抗である。Ｎ−ウェル抵抗
は、Ｐ＋領域５７からＮ＋領域５４まで測定される。
【００２８】図１のトランジスタ３６に対応するトラン
ジスタは、Ｎ＋領域５８（ドレイン）およびＮ＋領域５
９（ソース）によって形成される。ゲート酸化物の薄層
は、電源電圧を受けるために結合されたゲートをＰ−基
板５３から分離する。前述のように、トランジスタは図
１のトランジスタ２４を形成する同じウェハ・プロセス
・フローを利用して形成される。Ｎ＋領域５９は、Ｐ＋
領域６１を介してＰ−基板５３に結合される。
ジスタは、Ｎ＋領域５８（ドレイン）およびＮ＋領域５
９（ソース）によって形成される。ゲート酸化物の薄層
は、電源電圧を受けるために結合されたゲートをＰ−基
板５３から分離する。前述のように、トランジスタは図
１のトランジスタ２４を形成する同じウェハ・プロセス
・フローを利用して形成される。Ｎ＋領域５９は、Ｐ＋
領域６１を介してＰ−基板５３に結合される。
【００２９】図３は、図１のツェナ・ダイオード２６，
２７，２９に対応するツェナ・ダイオード構造７１の断
面図である。ツェナ・ダイオードは、トランジスタのゲ
ートを保護するのに効果的であるが、ＥＳＤ保護回路に
通常組み込むことを妨げる１つの問題点がある。ツェナ
・ダイオードの問題点は、ＤＣバイアス電流を増加する
リーク電流である。標準的なＣＭＯＳプロセスで一般的
な注入を利用するツェナ・ダイオードは、ＥＳＤ保護回
路として利用するにはリーク電流が大きすぎる。多くの
集積回路はバッテリによって給電されるので、高いリー
ク電流はバッテリ寿命を短縮する。別の要因として、ツ
ェナ・ダイオードのＥＳＤイベントに対する応答速度が
ある。
２７，２９に対応するツェナ・ダイオード構造７１の断
面図である。ツェナ・ダイオードは、トランジスタのゲ
ートを保護するのに効果的であるが、ＥＳＤ保護回路に
通常組み込むことを妨げる１つの問題点がある。ツェナ
・ダイオードの問題点は、ＤＣバイアス電流を増加する
リーク電流である。標準的なＣＭＯＳプロセスで一般的
な注入を利用するツェナ・ダイオードは、ＥＳＤ保護回
路として利用するにはリーク電流が大きすぎる。多くの
集積回路はバッテリによって給電されるので、高いリー
ク電流はバッテリ寿命を短縮する。別の要因として、ツ
ェナ・ダイオードのＥＳＤイベントに対する応答速度が
ある。
【００３０】ツェナ・ダイオード構造７１のドーピング
により、高速応答時間および低リークが可能になる。ツ
ェナ・ダイオード構造７１は、Ｐ−基板７５内に形成さ
れる。Ｐ＋領域７４はツェナ・ダイオード構造７１の陽
極で、Ｎ領域７６は陰極である。Ｐ＋領域７４は、端子
７２に結合する。Ｎ＋領域７７は、Ｎ領域７６に対する
低抵抗コンタクト領域である。Ｎ＋領域７７は、端子７
３に結合する。
により、高速応答時間および低リークが可能になる。ツ
ェナ・ダイオード構造７１は、Ｐ−基板７５内に形成さ
れる。Ｐ＋領域７４はツェナ・ダイオード構造７１の陽
極で、Ｎ領域７６は陰極である。Ｐ＋領域７４は、端子
７２に結合する。Ｎ＋領域７７は、Ｎ領域７６に対する
低抵抗コンタクト領域である。Ｎ＋領域７７は、端子７
３に結合する。
【００３１】好適な実施例では、Ｐ＋領域７４はホウ素
注入であり、Ｎ領域７６はリン注入である。Ｐ＋領域７
４は一般にドレイン注入である。Ｎ領域７６は、低リー
クのツェナ・ダイオードを形成するため５．０Ｅ１８／
立方センチメートル以下のリン・ドーピングを有する。
低濃度にドーピングされたドレイン（ＬＤＤ：Lightly
Doped Drains）は、一般に５．０Ｅ１８以上のドーピン
グを有し、これは高いリーク電流を有し、かつＥＳＤ保
護ダイオードとして利用するのに適さないツェナ・ダイ
オードを形成する。
注入であり、Ｎ領域７６はリン注入である。Ｐ＋領域７
４は一般にドレイン注入である。Ｎ領域７６は、低リー
クのツェナ・ダイオードを形成するため５．０Ｅ１８／
立方センチメートル以下のリン・ドーピングを有する。
低濃度にドーピングされたドレイン（ＬＤＤ：Lightly
Doped Drains）は、一般に５．０Ｅ１８以上のドーピン
グを有し、これは高いリーク電流を有し、かつＥＳＤ保
護ダイオードとして利用するのに適さないツェナ・ダイ
オードを形成する。
【００３２】ツェナ・ダイオード２７は、各Ｉ／Ｏ回路
内に配置される。集積回路の各Ｉ／Ｏ回路内の各ツェナ
・ダイオードは、ほぼ同じ電圧で破壊し、それによりＥ
ＳＤイベントからの電流を集積回路全体に分散させる。
従来の保護方式では、ＥＳＤイベントのエネルギを放散
する単一のデバイスを用いる場合がある。
内に配置される。集積回路の各Ｉ／Ｏ回路内の各ツェナ
・ダイオードは、ほぼ同じ電圧で破壊し、それによりＥ
ＳＤイベントからの電流を集積回路全体に分散させる。
従来の保護方式では、ＥＳＤイベントのエネルギを放散
する単一のデバイスを用いる場合がある。
【００３３】図４は、図１のＥＳＤ回路の一部の図であ
る。ＥＳＤイベントは、パッド１２から電源ラインＶSS
で生じる。破壊電圧が発生するのを防ぐデバイスは、ダ
イオード４３およびＳＣＲ３０である。ダイオード４３
は、図１のトランジスタ２１（図示せず）のＮ−ウェル
およびＰ＋ドレインによって形成される寄生ダイオード
である。寄生容量は、電源ラインＶDDとＶSSとの間で結
合する。
る。ＥＳＤイベントは、パッド１２から電源ラインＶSS
で生じる。破壊電圧が発生するのを防ぐデバイスは、ダ
イオード４３およびＳＣＲ３０である。ダイオード４３
は、図１のトランジスタ２１（図示せず）のＮ−ウェル
およびＰ＋ドレインによって形成される寄生ダイオード
である。寄生容量は、電源ラインＶDDとＶSSとの間で結
合する。
【００３４】正のＥＳＤパルスは、パッド１２および電
源ラインＶSSの両端に印加される。ダイオード４３は、
パッド１２上の電圧が電源電圧ＶDDを越えると、順方向
バイアスされる。矢印８３は、ダイオード４３および寄
生容量８２におけるＥＳＤイベントの過渡電流経路を示
す。ＳＣＲ３０は、正のＥＳＤパルスによってイネーブ
ルされる。ＳＣＲ３０は、パッドを電源ラインＶSSにシ
ョートさせる。ＳＣＲ３０の低インピーダンスは、正の
ＥＳＤパルスを放散させる。
源ラインＶSSの両端に印加される。ダイオード４３は、
パッド１２上の電圧が電源電圧ＶDDを越えると、順方向
バイアスされる。矢印８３は、ダイオード４３および寄
生容量８２におけるＥＳＤイベントの過渡電流経路を示
す。ＳＣＲ３０は、正のＥＳＤパルスによってイネーブ
ルされる。ＳＣＲ３０は、パッドを電源ラインＶSSにシ
ョートさせる。ＳＣＲ３０の低インピーダンスは、正の
ＥＳＤパルスを放散させる。
【００３５】図５は、パッド１２と電源ラインＶSSとの
間に印加される負のＥＳＤパルスを放散させるための図
１のＥＳＤ回路の一部の図である。ダイオード３１は、
図１のトランジスタ２４（図示せず）のｐ−基板および
Ｎ＋ドレインによって形成される寄生ダイオードであ
る。ダイオード３１は、パッド１２における負の電圧が
電源電圧ＶSSを越えるときに、順方向バイアスされる。
順方向バイアスされたダイオードは、パッド１２におけ
る電圧を、電源電圧ＶSSよりも高いダイオード電圧降下
にクランプし、それにより回路が破損するのを防ぐ。矢
印９１は、ＥＳＤイベントの過渡電流経路を示す。 図
６は、パッド１２と電源電圧ＶDDとの間に印加される正
のＥＳＤパルスを放散させるための図１のＥＳＤ回路の
一部の図である。ダイオード４３は、パッド１２上の電
圧が電源電圧ＶDDを越えるときに、正のＥＳＤパルスに
よって順方向バイアスされる。ダイオード４３は、パッ
ド１２における電圧を、電源電圧ＶDDよりも大きいダイ
オード電圧降下にクランプし、それによりパッド１２に
結合される回路への破損を防ぐ。過渡電流経路は、矢印
１０１によって示される。
間に印加される負のＥＳＤパルスを放散させるための図
１のＥＳＤ回路の一部の図である。ダイオード３１は、
図１のトランジスタ２４（図示せず）のｐ−基板および
Ｎ＋ドレインによって形成される寄生ダイオードであ
る。ダイオード３１は、パッド１２における負の電圧が
電源電圧ＶSSを越えるときに、順方向バイアスされる。
順方向バイアスされたダイオードは、パッド１２におけ
る電圧を、電源電圧ＶSSよりも高いダイオード電圧降下
にクランプし、それにより回路が破損するのを防ぐ。矢
印９１は、ＥＳＤイベントの過渡電流経路を示す。 図
６は、パッド１２と電源電圧ＶDDとの間に印加される正
のＥＳＤパルスを放散させるための図１のＥＳＤ回路の
一部の図である。ダイオード４３は、パッド１２上の電
圧が電源電圧ＶDDを越えるときに、正のＥＳＤパルスに
よって順方向バイアスされる。ダイオード４３は、パッ
ド１２における電圧を、電源電圧ＶDDよりも大きいダイ
オード電圧降下にクランプし、それによりパッド１２に
結合される回路への破損を防ぐ。過渡電流経路は、矢印
１０１によって示される。
【００３６】図７は、パッド１２と電源ラインＶDDとの
間に印加される負のＥＳＤパルスを放散させるための図
１のＥＳＤ保護回路の一部の図である。このＥＳＤ保護
回路は、ダイオード３１およびツェナ・ダイオード２７
によって構成される。
間に印加される負のＥＳＤパルスを放散させるための図
１のＥＳＤ保護回路の一部の図である。このＥＳＤ保護
回路は、ダイオード３１およびツェナ・ダイオード２７
によって構成される。
【００３７】負のＥＳＤパルスは、パッド１２が電源電
圧ＶSSを越える負の電圧を有するときに、ダイオード３
１を順方向バイアスする。過渡電流は、矢印１１２によ
って示されるように、ダイオード３１および寄生容量８
２を介して結合する。ツェナ・ダイオード２７は、ＶDD
およびＶSS両端の電圧がツェナ・ダイオード２７の破壊
電圧を越えるときに破壊する。ＥＳＤイベントからの過
渡電流は、矢印１１３によって示されるように、ツェナ
・ダイオード２７を介して放散される。ツェナ・ダイオ
ード２７の破壊電圧は電源電圧よりも大きいが、パッド
１２および電源ラインＶDD，ＶSSに結合される任意の回
路に有害な電圧よりも実質的に小さい。
圧ＶSSを越える負の電圧を有するときに、ダイオード３
１を順方向バイアスする。過渡電流は、矢印１１２によ
って示されるように、ダイオード３１および寄生容量８
２を介して結合する。ツェナ・ダイオード２７は、ＶDD
およびＶSS両端の電圧がツェナ・ダイオード２７の破壊
電圧を越えるときに破壊する。ＥＳＤイベントからの過
渡電流は、矢印１１３によって示されるように、ツェナ
・ダイオード２７を介して放散される。ツェナ・ダイオ
ード２７の破壊電圧は電源電圧よりも大きいが、パッド
１２および電源ラインＶDD，ＶSSに結合される任意の回
路に有害な電圧よりも実質的に小さい。
【００３８】図８は、電源ラインＶDDとＶSSとの間に印
加される負のＥＳＤパルスを放散させるための図１のＥ
ＳＤ保護回路の一部の図である。ツェナ・ダイオード２
７は、電源ラインＶDDおよびＶSS両端の電圧がその破壊
電圧を越えるときに破壊する。ＶDDおよびＶSS両端の電
圧は、破壊電圧にクランプされる。ＥＳＤイベントから
の過渡電流は、矢印１２１によって示される。
加される負のＥＳＤパルスを放散させるための図１のＥ
ＳＤ保護回路の一部の図である。ツェナ・ダイオード２
７は、電源ラインＶDDおよびＶSS両端の電圧がその破壊
電圧を越えるときに破壊する。ＶDDおよびＶSS両端の電
圧は、破壊電圧にクランプされる。ＥＳＤイベントから
の過渡電流は、矢印１２１によって示される。
【００３９】図９は、電源ラインＶDDとＶSSとの間に印
加される負のＥＳＤパルスを放散させるための図１のＥ
ＳＤ保護回路の一部の図である。ツェナ・ダイオード２
７は、負のＥＳＤパルスによって順方向バイアスされ
る。過渡電流は、矢印１３１によって示されるように、
順方向バイアスされたツェナ・ダイオード２７を介して
放散される。
加される負のＥＳＤパルスを放散させるための図１のＥ
ＳＤ保護回路の一部の図である。ツェナ・ダイオード２
７は、負のＥＳＤパルスによって順方向バイアスされ
る。過渡電流は、矢印１３１によって示されるように、
順方向バイアスされたツェナ・ダイオード２７を介して
放散される。
【００４０】図１０は、パッド１４１とパッド１４２と
の間のＥＳＤイベントを示す図である。各パッドは、図
１に示す回路と同様なＥＳＤ保護回路を有する。正のＥ
ＳＤパルスは、パッド１４１，１４２の両端に印加され
る。ダイオード１４３は図１のダイオード４３に対応
し、パッド１４１上の電圧が電源ラインＶDDを越えると
きに、順方向バイアスされる。ＥＳＤイベントの過渡電
流は、矢印１４７によって示されるように、ダイオード
１４３および寄生容量１４５を介して結合する。寄生容
量１４５は電源ラインＶDDとＶSSとの間で結合する。ダ
イオード１４４は、図１のダイオード３１に対応する。
ダイオード１４４は、パッド１４２に対する電流経路と
なる。
の間のＥＳＤイベントを示す図である。各パッドは、図
１に示す回路と同様なＥＳＤ保護回路を有する。正のＥ
ＳＤパルスは、パッド１４１，１４２の両端に印加され
る。ダイオード１４３は図１のダイオード４３に対応
し、パッド１４１上の電圧が電源ラインＶDDを越えると
きに、順方向バイアスされる。ＥＳＤイベントの過渡電
流は、矢印１４７によって示されるように、ダイオード
１４３および寄生容量１４５を介して結合する。寄生容
量１４５は電源ラインＶDDとＶSSとの間で結合する。ダ
イオード１４４は、図１のダイオード３１に対応する。
ダイオード１４４は、パッド１４２に対する電流経路と
なる。
【００４１】ツェナ・ダイオード１４６は、図１のツェ
ナ・ダイオード２７に対応する。ツェナ・ダイオード１
４６は、電源ラインＶDDおよびＶSS両端の電圧が破壊電
圧を越えるときに破壊する。ＥＳＤイベントからの過渡
電流は、矢印１４８によって示される。
ナ・ダイオード２７に対応する。ツェナ・ダイオード１
４６は、電源ラインＶDDおよびＶSS両端の電圧が破壊電
圧を越えるときに破壊する。ＥＳＤイベントからの過渡
電流は、矢印１４８によって示される。
【００４２】図１１は、パッド１５１とパッド１５２と
の間のＥＳＤイベントを示す図である。各パッドは、図
１に示す回路と同様なＥＳＤ保護回路を有する。負のＥ
ＳＤパルスは、ダイオード１５３およびダイオード１５
４を順方向バイアスする。ダイオード１５３およびダイ
オード１５４は、図１のダイオード３１および４３にそ
れぞれ対応する。寄生容量１５５は、電源ラインＶDDと
ＶSSとの間で結合する。ＥＳＤイベントからの過渡電流
は、矢印１５７によって示される。
の間のＥＳＤイベントを示す図である。各パッドは、図
１に示す回路と同様なＥＳＤ保護回路を有する。負のＥ
ＳＤパルスは、ダイオード１５３およびダイオード１５
４を順方向バイアスする。ダイオード１５３およびダイ
オード１５４は、図１のダイオード３１および４３にそ
れぞれ対応する。寄生容量１５５は、電源ラインＶDDと
ＶSSとの間で結合する。ＥＳＤイベントからの過渡電流
は、矢印１５７によって示される。
【００４３】ＳＣＲ１５６は、図１のＳＣＲ３０に対応
する。ＳＣＲ１５６は、パッド１５２を電源ラインＶSS
にショートさせるＥＳＤイベントによってトリガされ
る。ＥＳＤ１５６の低インピーダンスは、負のＥＳＤパ
ルスを放散させる。
する。ＳＣＲ１５６は、パッド１５２を電源ラインＶSS
にショートさせるＥＳＤイベントによってトリガされ
る。ＥＳＤ１５６の低インピーダンスは、負のＥＳＤパ
ルスを放散させる。
【００４４】以上より、パッドからいずれかの電源ライ
ンへの破損，パッドから別のパッドへの破損または電源
ライン間の破損を防ぐＥＳＤ保護回路を有するＩ／Ｏ回
路が提供されたことが理解される。トランジスタ・ゲー
トは、高速で低リークのツェナ・ダイオードによってＥ
ＳＤイベントから保護される。また、ツェナ・ダイオー
ドは、電源ライン間で結合される。ＳＣＲは、低インピ
ーダンスを与えるため各パッドに結合され、破壊電圧が
発生する前にＥＳＤイベントを放散させる。ＳＣＲは、
Ｉ／Ｏ回路の出力トランジスタの破壊メカニズムを追跡
するトランジスタによってイネーブルされる。ＳＣＲト
リガは、トランジスタを利用することによってプロセス
から独立される。なぜならば、ＳＣＲは、ＥＳＤイベン
ト中に、対応する出力トランジスタより前にあるいは実
質的に同時に、必ずトリガするためである。
ンへの破損，パッドから別のパッドへの破損または電源
ライン間の破損を防ぐＥＳＤ保護回路を有するＩ／Ｏ回
路が提供されたことが理解される。トランジスタ・ゲー
トは、高速で低リークのツェナ・ダイオードによってＥ
ＳＤイベントから保護される。また、ツェナ・ダイオー
ドは、電源ライン間で結合される。ＳＣＲは、低インピ
ーダンスを与えるため各パッドに結合され、破壊電圧が
発生する前にＥＳＤイベントを放散させる。ＳＣＲは、
Ｉ／Ｏ回路の出力トランジスタの破壊メカニズムを追跡
するトランジスタによってイネーブルされる。ＳＣＲト
リガは、トランジスタを利用することによってプロセス
から独立される。なぜならば、ＳＣＲは、ＥＳＤイベン
ト中に、対応する出力トランジスタより前にあるいは実
質的に同時に、必ずトリガするためである。
【００４５】本発明の特定の実施例を図説してきたが、
更なる修正や改善は当業者に想起される。従って、本発
明は図示の特定の形式に限定されず、特許請求の範囲は
本発明の精神および範囲から逸脱しない一切の修正を網
羅するものとする。
更なる修正や改善は当業者に想起される。従って、本発
明は図示の特定の形式に限定されず、特許請求の範囲は
本発明の精神および範囲から逸脱しない一切の修正を網
羅するものとする。
【図１】本発明による静電放電（ＥＳＤ）保護回路を含
む集積回路の入出力（Ｉ／Ｏ）回路の概略図である。
む集積回路の入出力（Ｉ／Ｏ）回路の概略図である。
【図２】本発明による図１のＩ／Ｏ回路用のシリコン制
御整流器（ＳＣＲ：Silicon Controlled Rectifier）の
断面図である。
御整流器（ＳＣＲ：Silicon Controlled Rectifier）の
断面図である。
【図３】本発明による図１のＩ／Ｏ回路用のツェナ・ダ
イオードの断面図である。
イオードの断面図である。
【図４】正のＥＳＤパルスを放散させるＥＳＤ保護回路
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド４３とＳＣＲ３０からなる。
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド４３とＳＣＲ３０からなる。
【図５】負のＥＳＤパルスを放散させるＥＳＤ保護回路
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド３１からなる。
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド３１からなる。
【図６】正のＥＳＤパルスを放散させるＥＳＤ保護回路
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド４３からなる。
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド４３からなる。
【図７】負のＥＳＤパルスを放散させるＥＳＤ保護回路
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド３１およびツェナ・ダイオード２７からなる。
を示す図であり、このＥＳＤ保護回路は図１のダイオー
ド３１およびツェナ・ダイオード２７からなる。
【図８】正のＥＳＤパルスを放散させるＥＳＤ保護回路
を示す図であり、このＥＳＤ保護回路は図１のツェナ・
ダイオード２７からなる。
を示す図であり、このＥＳＤ保護回路は図１のツェナ・
ダイオード２７からなる。
【図９】負のＥＳＤパルスを放散させるＥＳＤ保護回路
を示す図であり、このＥＳＤ保護回路は図１のツェナ・
ダイオード２７からなる。
を示す図であり、このＥＳＤ保護回路は図１のツェナ・
ダイオード２７からなる。
【図１０】２つのパッド間に印加される正のＥＳＤパル
スを示す図である。
スを示す図である。
【図１１】２つのパッド間に印加される負のＥＳＤパル
スを示す図である。
スを示す図である。
１１ 入出力（Ｉ／Ｏ）回路 １２ パッド １３ 出力 １４，１６ 入力 １７，１８，２１，２４，３６ トランジスタ（ＭＯＳ
ＦＥＴ） １９，２２，２３ 抵抗器 ２６〜２９ ツェナ・ダイオード ３０ ＳＣＲ ３１，４３ ダイオード ３２，３３ トランジスタ（バイポーラ・トランジス
タ） ３４，３７ 抵抗器 ３８，３９，４１，４２ ノード ４３ 寄生ダイオード（図４） ５１ ＳＣＲ構造 ５３ Ｐ−基板 ５４ Ｎ＋領域 ５６ Ｎ−ウェル ５７ Ｐ＋領域 ５８ Ｎ＋領域 ５９ Ｎ＋領域 ６１ Ｐ＋領域 ６２ Ｎ＋領域 ６３ Ｐ＋領域 ７１ ツェナ・ダイオード構造 ７２，７３ 端子 ７４ Ｐ＋領域 ７５ Ｐ−基板 ７６ Ｎ領域 ７７ Ｎ＋領域 ８２ 寄生容量 １４１，１４２ パッド １４３，１４４ ダイオード １４５ 寄生容量 １４６ ツェナ・ダイオード １５１，１５２ パッド １５３，１５４ ダイオード １５５ 寄生容量 １５６ ＳＣＲ
ＦＥＴ） １９，２２，２３ 抵抗器 ２６〜２９ ツェナ・ダイオード ３０ ＳＣＲ ３１，４３ ダイオード ３２，３３ トランジスタ（バイポーラ・トランジス
タ） ３４，３７ 抵抗器 ３８，３９，４１，４２ ノード ４３ 寄生ダイオード（図４） ５１ ＳＣＲ構造 ５３ Ｐ−基板 ５４ Ｎ＋領域 ５６ Ｎ−ウェル ５７ Ｐ＋領域 ５８ Ｎ＋領域 ５９ Ｎ＋領域 ６１ Ｐ＋領域 ６２ Ｎ＋領域 ６３ Ｐ＋領域 ７１ ツェナ・ダイオード構造 ７２，７３ 端子 ７４ Ｐ＋領域 ７５ Ｐ−基板 ７６ Ｎ領域 ７７ Ｎ＋領域 ８２ 寄生容量 １４１，１４２ パッド １４３，１４４ ダイオード １４５ 寄生容量 １４６ ツェナ・ダイオード １５１，１５２ パッド １５３，１５４ ダイオード １５５ 寄生容量 １５６ ＳＣＲ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｆ 3/02
Claims (5)
- 【請求項１】 集積回路のパッド（１２）用の静電放電
（ＥＳＤ）保護回路であって：シリコン制御整流器（Ｓ
ＣＲ）（３０）であって：第１電極と、制御電極と、前
記パッド（１２）に結合された第２電極を有する第１ト
ランジスタ（３２）；前記第１トランジスタ（３２）の
前記制御電極に結合された第１電極と、前記第１トラン
ジスタ（３２）の前記第１電極に結合された制御電極
と、第１電源電圧を受けるために結合された第２電極と
を有する第２トランジスタ（３３）；前記パッド（１
２）に結合された第１端子と、前記第１トランジスタ
（３２）の前記制御電極に結合された第２端子とを有す
る第１抵抗器（３７）；前記第１トランジスタ（３２）
の前記第１電極に結合された第１端子と、前記第１電源
電圧を受けるために結合された第２端子とを有する第２
抵抗器（３４）；および前記第１トランジスタ（３２）
の前記制御電極に結合された第１電極と、前記第１電源
電圧を受けるために結合された制御電極と、前記第１ト
ランジスタ（３２）の前記第１電極に結合された第２電
極とを有する、前記ＳＣＲをトリガするための第３トラ
ンジスタ（３６）；からなるＳＣＲ（３０）；によって
構成されることを特徴とする静電放電（ＥＳＤ）保護回
路。 - 【請求項２】 ＥＳＤイベントは、前記ＳＣＲ（３０）
をイネーブルするための前記第３トランジスタ（３６）
を破壊することを特徴とする請求項３記載の静電放電
（ＥＳＤ）保護回路。 - 【請求項３】 前記第３トランジスタ（３６）は、金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）で
あることを特徴とする請求項４記載の静電放電（ＥＳ
Ｄ）保護回路。 - 【請求項４】 集積回路の入出力（Ｉ／Ｏ）段のゲート
を保護する静電放電（ＥＳＤ）保護回路）であって：ツ
ェナ・ダイオード（７１）であって：前記ツェナ・ダイ
オード（７１）の陽極を形成するＰ＋ホウ素注入（７
４）；および前記ツェナ・ダイオード（７１）の陰極を
形成するＮ型リン注入であって、前記Ｎ型リン注入（７
６）は、５．０Ｅ１８／立方センチメートル以下のドー
ピングを有する、Ｎ型リン注入（７６）；からなるツェ
ナ・ダイオード（７１）；によって構成される静電放電
（ＥＳＤ）保護回路。 - 【請求項５】 パッドに結合されたシリコン制御整流器
（３０）（ＳＣＲ）をイネーブルするためプロセスに依
存しないトリガ・メカニズムを提供する方法であって、
前記ＳＣＲ（３０）は静電放電（ＥＳＤ）イベントが集
積回路の回路を破損することを防ぐ、方法であって：前
記ＳＣＲ（３０）をイネーブルするトランジスタ（３
６）を設ける段階；前記パッドに結合された出力トラン
ジスタ（２４）と同様な前記トランジスタ（３６）を形
成する段階であって、前記トランジスタおよび前記出力
トランジスタは、ＥＳＤイベントにおいて同様な破壊特
性を有する、段階；および前記ＥＳＤイベントが前記ト
ランジスタ（３６）を破壊するように前記トランジスタ
（３６）をディセーブルし、それにより前記ＳＣＲをイ
ネーブルする電流を与えて、ＥＳＤイベントを放散さ
せ、かつ回路が破損するのを防ぐ段階；によって構成さ
れることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/384,047 US5610425A (en) | 1995-02-06 | 1995-02-06 | Input/output electrostatic discharge protection circuit for an integrated circuit |
| US384047 | 1995-02-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293583A true JPH08293583A (ja) | 1996-11-05 |
Family
ID=23515810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8038909A Pending JPH08293583A (ja) | 1995-02-06 | 1996-01-31 | 集積回路の入出力静電放電保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5610425A (ja) |
| JP (1) | JPH08293583A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487413B1 (ko) * | 1998-04-22 | 2006-04-21 | 주식회사 하이닉스반도체 | 이에스디(esd)보호회로 |
| US7256976B2 (en) | 2004-05-25 | 2007-08-14 | Kabushiki Kaisha Toshiba | Electrostatic discharge protective circuit and semiconductor integrated circuit using the same |
| JP2008182239A (ja) * | 2007-01-23 | 2008-08-07 | Samsung Electronics Co Ltd | 静電気放電保護装置 |
| JP2010067741A (ja) * | 2008-09-10 | 2010-03-25 | Fuji Electric Systems Co Ltd | 半導体装置 |
| WO2011015903A1 (en) * | 2009-08-06 | 2011-02-10 | Freescale Semiconductor, Inc. | Electronic device with protection circuit |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602046A (en) * | 1996-04-12 | 1997-02-11 | National Semiconductor Corporation | Integrated zener diode protection structures and fabrication methods for DMOS power devices |
| US5818086A (en) * | 1996-06-11 | 1998-10-06 | Winbond Electronics Corporation | Reinforced ESD protection for NC-pin adjacent input pin |
| US5781388A (en) | 1996-09-03 | 1998-07-14 | Motorola, Inc. | Non-breakdown triggered electrostatic discharge protection circuit for an integrated circuit and method therefor |
| JP3082720B2 (ja) * | 1997-09-05 | 2000-08-28 | 日本電気株式会社 | 半導体集積回路の保護回路 |
| TW359025B (en) * | 1997-10-07 | 1999-05-21 | Winbond Electronics Corp | Static discharge protection circuit having silicon control rectifier |
| JP3111943B2 (ja) * | 1997-10-16 | 2000-11-27 | 日本電気株式会社 | 半導体集積回路 |
| US6225143B1 (en) * | 1998-06-03 | 2001-05-01 | Lsi Logic Corporation | Flip-chip integrated circuit routing to I/O devices |
| ITTO980556A1 (it) * | 1998-06-26 | 1999-12-26 | St Microelectronics Srl | Procedimento di fabbricazione di dispositivi integrati con protezione dell'ossido di porta da danni di processo e relativa struttura di |
| JP4573963B2 (ja) * | 2000-08-08 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6556409B1 (en) * | 2000-08-31 | 2003-04-29 | Agere Systems Inc. | Integrated circuit including ESD circuits for a multi-chip module and a method therefor |
| JP3531808B2 (ja) * | 2000-10-31 | 2004-05-31 | シャープ株式会社 | 保護回路および半導体装置 |
| US7589944B2 (en) * | 2001-03-16 | 2009-09-15 | Sofics Bvba | Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies |
| ATE520186T1 (de) | 2001-03-16 | 2011-08-15 | Sofics Bvba | Strukturen zum schutz vor elektrostatischen entladungen für schnelle technologien mit gemischten und ultraniedrigen spannungsversorgungen |
| US6437961B1 (en) * | 2001-03-30 | 2002-08-20 | Koninklijke Philips Electronics N.V. | Electrostatic discharge circuit having power-up and power-down protection |
| JP3780896B2 (ja) * | 2001-10-12 | 2006-05-31 | 松下電器産業株式会社 | 半導体集積回路装置 |
| US20050111150A1 (en) * | 2003-11-25 | 2005-05-26 | King Billion Electronics Co., Ltd. | Electrostatic discharge protection circuit |
| US7649726B2 (en) * | 2004-08-16 | 2010-01-19 | National Instruments Corporation | Protection circuit for general-purpose digital I/O lines |
| DE102004040973A1 (de) * | 2004-08-24 | 2006-03-02 | Infineon Technologies Ag | Integrierte Schaltkreis-Anordnung und Schaltkreis-Array |
| US7667491B2 (en) * | 2006-02-24 | 2010-02-23 | Freescale Semiconductor, Inc. | Low voltage output buffer and method for buffering digital output data |
| WO2007124079A2 (en) * | 2006-04-21 | 2007-11-01 | Sarnoff Corporation | Esd clamp control by detection of power state |
| JP2008263068A (ja) * | 2007-04-12 | 2008-10-30 | Nec Electronics Corp | 静電気保護回路 |
| US7834378B2 (en) * | 2007-08-28 | 2010-11-16 | Fairchild Korea Semiconductor Ltd | SCR controlled by the power bias |
| US8704454B2 (en) * | 2009-10-13 | 2014-04-22 | National Semiconductor Corporation | Integrated driver system architecture for light emitting diodes (LEDs) |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| CN102456685B (zh) * | 2010-10-19 | 2013-09-11 | 上海华虹Nec电子有限公司 | 高压静电保护器件 |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| CN102487278B (zh) * | 2010-12-01 | 2017-08-04 | 晨星软件研发(深圳)有限公司 | 低漏电的输出入电路与相关装置 |
| TWI508448B (zh) * | 2010-12-13 | 2015-11-11 | Mstar Semiconductor Inc | 低漏電之輸出入電路與相關裝置 |
| US8816389B2 (en) | 2011-10-21 | 2014-08-26 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US8742455B2 (en) * | 2011-05-11 | 2014-06-03 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US8803193B2 (en) | 2011-05-11 | 2014-08-12 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US9882375B2 (en) * | 2013-03-15 | 2018-01-30 | Sofics Bvba | High holding voltage clamp |
| CN103606548B (zh) * | 2013-12-09 | 2016-07-20 | 江南大学 | 一种齐纳击穿的小回滞scr结构的高压esd保护器件 |
| US9484739B2 (en) | 2014-09-25 | 2016-11-01 | Analog Devices Global | Overvoltage protection device and method |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
| US20190198493A1 (en) * | 2017-12-21 | 2019-06-27 | Nxp B.V. | Device and method for electrostatic discharge (esd) protection |
| TWI661530B (zh) * | 2018-02-13 | 2019-06-01 | 力晶積成電子製造股份有限公司 | 靜電放電保護元件 |
| FR3079348B1 (fr) | 2018-03-22 | 2023-08-11 | St Microelectronics Tours Sas | Circuit de protection contre les décharges électrostatiques |
| WO2020093228A1 (en) * | 2018-11-06 | 2020-05-14 | Shenzhen Xpectvision Technology Co., Ltd. | Packaging methods of semiconductor devices |
| US11368016B2 (en) * | 2020-03-18 | 2022-06-21 | Mavagail Technology, LLC | ESD protection for integrated circuit devices |
| US20240170959A1 (en) * | 2022-11-18 | 2024-05-23 | Nxp B.V. | Semiconductor device with fast turn-on esd protection circuit and method therefor |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595941A (en) * | 1980-12-03 | 1986-06-17 | Rca Corporation | Protection circuit for integrated circuit devices |
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| US4484244A (en) * | 1982-09-22 | 1984-11-20 | Rca Corporation | Protection circuit for integrated circuit devices |
| US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
| US5157573A (en) * | 1989-05-12 | 1992-10-20 | Western Digital Corporation | ESD protection circuit with segmented buffer transistor |
| US5072273A (en) * | 1990-05-04 | 1991-12-10 | David Sarnoff Research Center, Inc. | Low trigger voltage SCR protection device and structure |
| GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
| US5465189A (en) * | 1990-03-05 | 1995-11-07 | Texas Instruments Incorporated | Low voltage triggering semiconductor controlled rectifiers |
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
| US5416494A (en) * | 1991-12-24 | 1995-05-16 | Nippondenso Co., Ltd. | Electroluminescent display |
| US5287241A (en) * | 1992-02-04 | 1994-02-15 | Cirrus Logic, Inc. | Shunt circuit for electrostatic discharge protection |
| US5182220A (en) * | 1992-04-02 | 1993-01-26 | United Microelectronics Corporation | CMOS on-chip ESD protection circuit and semiconductor structure |
| US5400202A (en) * | 1992-06-15 | 1995-03-21 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
| US5452171A (en) * | 1992-06-15 | 1995-09-19 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
| JPH06151737A (ja) * | 1992-10-30 | 1994-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5442220A (en) * | 1993-03-10 | 1995-08-15 | Nec Corporation | Constant voltage diode having a reduced leakage current and a high electrostatic breakdown voltage |
-
1995
- 1995-02-06 US US08/384,047 patent/US5610425A/en not_active Expired - Fee Related
-
1996
- 1996-01-31 JP JP8038909A patent/JPH08293583A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487413B1 (ko) * | 1998-04-22 | 2006-04-21 | 주식회사 하이닉스반도체 | 이에스디(esd)보호회로 |
| US7256976B2 (en) | 2004-05-25 | 2007-08-14 | Kabushiki Kaisha Toshiba | Electrostatic discharge protective circuit and semiconductor integrated circuit using the same |
| US7457087B2 (en) | 2004-05-25 | 2008-11-25 | Kabushiki Kaisha Toshiba | Electrostatic discharge protective circuit and semiconductor integrated circuit using the same |
| JP2008182239A (ja) * | 2007-01-23 | 2008-08-07 | Samsung Electronics Co Ltd | 静電気放電保護装置 |
| JP2010067741A (ja) * | 2008-09-10 | 2010-03-25 | Fuji Electric Systems Co Ltd | 半導体装置 |
| WO2011015903A1 (en) * | 2009-08-06 | 2011-02-10 | Freescale Semiconductor, Inc. | Electronic device with protection circuit |
| US8605398B2 (en) | 2009-08-06 | 2013-12-10 | Freescale Semiconductor, Inc. | Electronic device with protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5610425A (en) | 1997-03-11 |
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