JP3780896B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、静電放電（ＥＳＤ）保護回路を備えた半導体集積回路装置に関するものであり、特に入出力回路のＥＳＤ保護能力が向上されたＥＳＤ保護回路を有するものに関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称す）によってもたらされるダメージに弱くなってきている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊されたり、素子の性能が低下する可能性が大きくなっている。そのため、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。
【０００３】
図３は、従来の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図３に示すように、この半導体集積回路装置は、外部接続用パッド１０１と、静電放電保護回路１０２と、出力回路１０３と、出力プリバッファ回路１０４と、内部回路１２１とを備えており、静電放電保護回路１０２によって外部接続用パッド１０１から侵入するサージから出力回路１０３を保護するように構成されている。
【０００４】
静電放電保護回路１０２は、外部接続用パッド１０１と出力回路１０３との間に設けられており、ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ１０６と、第１の抵抗体１０７及び第２の抵抗体１０８とを有している。そして、ＰＭＩＳトランジスタ１０５は、電源電圧ＶＤＤを供給するための電源ライン１１９に接続されるソースと、第１の抵抗体１０７を介在させて電源ライン１１９に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ１０６は、接地電圧ＶＳＳを供給するための接地ライン１２０に接続されるソースと、第２の抵抗体１０８を介在させて接地ライン１２０に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００５】
出力回路１０３は、静電放電保護回路１０２と出力プリバッファ回路１０４との間に設けられており、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジスタ１１２とを有している。そして、ＰＭＩＳトランジスタ１１１は、電源ライン１１９に接続されるソースと、出力プリバッファ回路１０４の第１のプリバッファ１１５の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ１１２は、接地ライン１２０に接続されるソースと、出力プリバッファ回路１０４の第２のプリバッファ１１７の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００６】
出力プリバッファ回路１０４は、内部回路１２１からの出力信号を増幅するためのものであり、内部回路１２１と出力回路１０３との間に設けられており、最終段に第１のプリバッファ１１５を備えた第１のプリバッファ回路１１６と、最終段に第２のプリバッファ１１７を備えた第２のプリバッファ回路１１８とを有している。第１のプリバッファ１１５には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＰＭＩＳトランジスタ１１１のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。また、第２のプリバッファ１１７には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＮＭＩＳトランジスタ１１２のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１１６及び第２のプリバッファ回路１１８には、内部回路１２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１１６内の最終段の第１のプリバッファ１１５の出力端子と、第２のプリバッファ回路１１８内の最終段の第２のプリバッファ１１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように構成されている。
【０００７】
以上のように構成された従来の半導体集積回路装置によれば、電源ライン１１９と外部接続用パッド１０１との間に加わるサージは、ＰＭＩＳトランジスタ１０５がブレークダウンすることにより吸収され、接地ライン１２０と出力外部接続用パッド１０１との間に加わるサージは、ＮＭＩＳトランジスタ１０６がブレークダウンすることにより吸収される。従って、外部から外部接続用パッド１０１を通じて侵入するサージから出力回路１０３を効果的に保護することができる。
【０００８】
ところで、半導体集積回路装置は、ユーザーに対してサージ破壊耐圧を保証する必要があるため、ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試験規格として、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）のＥＳＤ試験が世界標準になってきており、このＨＢＭ試験規格をクリアする必要がある。
【０００９】
図４（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【００１０】
図４（ａ）に示すように、評価回路は、容量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に対して並列に設けられた２つの回路（図４（ａ）に示す左側の回路及び右側の回路）に、充電用電源１５０と、抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配置している。そして、充放電用キャパシタ１５１の一方の電極に接続された切り換えスイッチ１５２を備え、この切り換えスイッチ１５２によって、充放電用キャパシタ１５１の一方の電極との接続を電圧可変型の充電用電源１５０の高電圧部と放電用抵抗体１５３とに交互に切り換えるように構成されている。また、充放電用キャパシタ１５１の他方の電極は、図４（ａ）に示す左側の回路においては充電用電源１５０の低電圧部に接続され、図４（ａ）に示す右側の回路においては、放電用抵抗体１５３に接続されている。そして、図４（ａ）に示す右側の回路において、充放電用キャパシタ１５１の他方の電極と放電用抵抗体１５３との間に、被試験デバイス１５４を介在させて、被試験デバイスのＥＳＤ試験を行うように構成されている。
【００１１】
この評価回路を用いたＥＳＤ試験では、まず切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を充電用電源１５０に接続すると、図４（ａ）に示す左側の回路が閉回路になり、充電用電源１５０によって充放電用キャパシタ１５１の充電電圧が例えば４０００Ｖになるように電荷が蓄積される。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続すると、図４（ｂ）に示す右側の回路が閉回路になり、充放電用キャパシタ１５１に蓄積されている電荷が放電用抵抗体１５３を経て被試験デバイス１５４である半導体集積回路装置に印加される。
【００１２】
このとき、図４（ｂ）に示すようなＨＢＭ放電波形規定に基づいて試験が行われる。図４（ｂ）において、横軸はストレス印加時間、縦軸はサージ電流（Ａ）、Ｔｒは立ち上がり時間（ｎｓ）、Ｔｄは減衰時間（ｎｓ）を表している。
【００１３】
図３に示す従来の半導体集積回路装置において、通常使用状態では、電源ライン１１９及び接地ライン１２０には、それぞれ電源電圧ＶＤＤ及び接地電圧ＶＳＳが接続されている。一方、ＨＢＭ試験規格によるＥＳＤ試験は、電源ライン１１９は、電位を固定せずオープン状態にし、接地ライン１２０は、接地電圧ＶＳＳに固定した状態で行なわれる。つまり、図４（ａ）に示す評価回路の右側の回路において、充放電用キャパシタ１５１の２つの電極間の電圧が、放電用抵抗体１５３と、半導体集積回路装置（被試験デバイス１５４）とに印加される。このとき、入力回路と出力回路との外部接続用パッド（入力回路及び入力回路の外部接続用回路は図示せず）とには、放電用抵抗体１５３によって電圧降下した電圧が印加される。なお、図３に示す出力回路の外部接続用パッド１０１には、正又は負の電荷が印加され、ＥＳＤ規格を満足するか否かが判定される。
【００１４】
【発明が解決しようとする課題】
ところが、図３に示す従来の半導体集積回路装置に対して、ＨＢＭ試験規格（ＶＳＳ接地）によるＥＳＤ試験をした場合、出力回路１０３のＮＭＩＳトランジスタ１１２が集中的に破壊されたり、耐圧低下が生じるという不具合があった。
【００１５】
このＮＭＩＳトランジスタ１１２の破壊や耐圧低下は、以下の要因によるものであると思われる。
【００１６】
すなわち、電源ライン１１９をオープン状態にし、接地ライン１２０を接地電圧ＶＳＳに固定した状態で、外部接続用パッド１０１に正電荷を印加した場合、外部接続用パッド１０１から電源ライン１１９に至る回路において、ＰＭＩＳトランジスタ１０５のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１０９となり、ＰＭＩＳトランジスタ１１１のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１１３となる。一方、外部接続用パッド１０１から接地ライン１２０に至る回路において、ＮＭＩＳトランジスタ１０６のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１０となり、ＮＭＩＳトランジスタ１１２のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１４となる。
【００１７】
このため、外部接続用パッド１０１に印加された正電荷は、寄生順方向ダイオード１０９及び１１３を通って電源ライン１１９に流れ込み、電源ライン１１９の電位が上昇し、それに伴って第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇する。このとき、静電放電保護回路１０２のＮＭＩＳトランジスタ１０６のゲートの電位は接地電位に固定されＯＦＦ状態で、内部回路１２１の出力が不定状態となるため、第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇することにより、第２のプリバッファ１１７は“Ｈ”レベルを出力する場合があり、出力回路１０３のＮＭＩＳトランジスタ１１２がＯＮ状態になる。このように、ＮＭＩＳトランジスタ１０６に比べてＮＭＩＳトランジスタ１１２の方が先にトランジスタがＯＮ状態となると、静電放電電流（サージ電流）がＮＭＩＳトランジスタ１１２に集中して流れるため、ＮＭＩＳトランジスタ１１２が集中的に破壊され、耐圧低下が生じると考えられる。
【００１８】
本発明の目的は、ＨＢＭ試験規格によるサージ試験を満足することができるＥＳＤ保護能力を有する静電放電保護回路を備えた半導体集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路装置は、外部接続用パッドと、外部接続用パッドに接続された静電放電保護回路と、外部接続用パッドに接続された出力回路と、出力回路に接続された出力プリバッファ回路と、出力プリバッファ回路に接続され、出力プリバッファ回路からの出力信号を“Ｌ”レベルに固定するための出力信号固定用回路と、静電放電保護回路、出力回路及び出力プリバッファ回路に電源電圧を供給するための電源ライン及び接地ラインとを備えている。
【００２０】
この構成によれば、出力プリバッファ回路に接続された出力信号固定用回路により、ＥＳＤ試験において外部接続用パッドに正電荷を印加することで電源ラインの電位が上昇しても、出力プリバッファ回路の出力からは“Ｈ”レベルが出力されず、“Ｌ”レベルを出力する。これにより、ＥＳＤ試験において外部接続用パッドに正電荷を印加された時に、出力回路のＮＭＩＳトランジスタがＯＦＦ状態となり、印加された正電荷は静電放電保護回路のＮＭＩＳトランジスタを介して接地ラインへと流れる。よって、出力回路内のいずれかの素子のみに電流が集中することによるサージ破壊を抑制することができ、サージ耐圧の高い半導体集積回路装置が得られる。
【００２１】
上記半導体集積回路装置において、出力信号固定用回路は、第１の容量と第２の容量を有し、第１の容量は、一端がプリバッファ回路のプリバッファの出力端子に接続され、他端が接地ラインに接続されており、第２の容量は、一端がプリバッファの入力端子に接続され、他端が電源ラインに接続されている。この構成によってプリバッファ回路の出力信号を“Ｌ”レベルにすることができる。
【００２２】
また、上記半導体集積回路装置において、静電放電保護回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ｎ型基板領域が電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ｐ型基板領域が接地ラインに接続されている第１のＮＭＩＳトランジスタとを有し、出力プリバッファ回路は、最終段に電源供給用端子が電源ラインに接続された第１のプリバッファを有する第１のプリバッファ回路と、最終段に電源供給用端子が電源ラインに接続された第２のプリバッファを有する第２のプリバッファ回路とを有し、出力回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第１のプリバッファの出力端子に接続され、ｎ型基板領域が電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第２のプリバッファの出力端子に接続され、ｐ型基板領域が接地ラインに接続されている第２のＮＭＩＳトランジスタとを有し、出力信号固定用回路は、一端が出力プリバッファ回路の第２のプリバッファの出力端子に接続され、他端は接地ラインに接続されている第１の容量と、一端が出力プリバッファ回路の第２のプリバッファの入力端子に接続され、他端は電源ラインに接続されている第２の容量を有していることにより、ＥＳＤ試験中に、第２のプリバッファ回路の出力を“Ｌ”レベルにすることができ、第２のＮＭＩＳトランジスタをＯＦＦ状態にすることができる。よって、第２のＮＭＩＳトランジスタにサージ電流が集中してサージ耐圧が低下するのを抑制することができる。
【００２３】
また、上記半導体集積回路装置において、出力信号固定用回路は、ＮＯＲ型プリバッファと第３の容量と抵抗体を有し、ＮＯＲ型プリバッファは、出力端子が出力回路に接続され、第１の入力端子がプリバッファ回路のプリバッファの出力端子に接続され、第２の入力端子が第３の容量及び抵抗体の各一端に接続されており、第３の容量は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が電源ラインに接続されており、抵抗体は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が接地ラインに接続されている。この構成によってプリバッファ回路の出力信号を“Ｌ”レベルにすることができる。
【００２４】
また、半導体集積回路装置において、静電放電保護回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ｎ型基板領域が電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ｐ型基板領域が接地ラインに接続されている第１のＮＭＩＳトランジスタとを有し、出力プリバッファ回路は、最終段に電源供給用端子が電源ラインに接続された第１のプリバッファを有する第１のプリバッファ回路と、最終段に電源供給用端子が電源ラインに接続された第２のプリバッファを有する第２のプリバッファ回路とを有し、出力回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第１のプリバッファの出力端子に接続され、ｎ型基板領域が電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第２のプリバッファの出力端子に接続され、ｐ型基板領域が接地ラインに接続されている第２のＮＭＩＳトランジスタとを有し、出力信号固定用回路は、ＮＯＲ型プリバッファと第３の容量と抵抗体を有し、ＮＯＲ型プリバッファは、第２のＮＭＩＳトランジスタと第２のプリバッファとの間に配置され、出力端子が第２のＭＩＳトランジスタのゲートに接続され、第１の入力端子が第２のプリバッファの出力端子に接続され、第２の入力端子が第３の容量及び抵抗体の各一端に接続されており、第３の容量は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が電源ラインに接続されており、抵抗体は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が接地ラインに接続されている。これにより、ＥＳＤ試験中に、第２のプリバッファ回路の出力を“Ｌ”レベルにすることができ、第２のＮＭＩＳトランジスタをＯＦＦ状態にすることができる。よって、第２のＮＭＩＳトランジスタにサージ電流が集中してサージ耐圧が低下するのを抑制することができる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図１に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、出力信号固定用回路１９を備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから出力回路３を保護するように構成されている。本実施形態の特徴は、ＥＳＤ試験時に出力プリバッファ４の出力信号を制御する出力信号固定用回路１９が設けられている点である。
【００２６】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗体７及び第２の抵抗体８とを有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、第１の抵抗体７を介在させて電源ライン２２に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、第２の抵抗体８を介在させて接地ライン２０に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００２７】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、Ｈ側出力回路となるＰＭＩＳトランジスタ１１と、Ｌ側出力回路となるＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン２２に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００２８】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００２９】
出力信号固定用回路１９は、ＥＳＤ試験中にＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートに接続されている第２のプリバッファ回路１８の出力信号を“Ｌ”レベルに固定するためのものであり、第１の容量１９ａと第２の容量１９ｂとを有している。そして、第１の容量１９ａは、一端が第２のプリバッファ１７の出力端子に接続され、他端が接地ライン２０に接続されている。また、第２の容量１９ｂは、一端が第２のプリバッファ１７の入力端子に接続され、他端が電源ライン２２に接続されている。なお、出力信号固定用回路１９は、ＥＳＤ試験時に第２のプリバッファ回路１８の出力信号を“Ｌ”に固定することができれば良いため、容量の個数及び第２のプリバッファ回路１８内での接続場所は上記した個数及び場所に限定するものではない。
【００３０】
第１の実施形態における半導体集積回路装置によれば、出力信号固定用回路１９によって、内部回路２１からの信号が不定状態になっても、第２のプリバッファ回路１８の出力信号は“Ｌ”レベルに固定されるため、出力回路３のＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートは“Ｌ”レベルとなり、ＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、図４（ａ）に示す評価回路を用いて、図４（ｂ）に示すようなＨＢＭ放電波形規定に基づいてＥＳＤ試験を行った場合、第２のプリバッファ１７の電源電圧供給用端子が接続されている電源ライン２２の電位が上昇しても、出力回路３のＮＭＩＳトランジスタ１２のゲートは、出力信号固定用回路１９によって“Ｌ”レベルに固定することができるので、ＮＭＩＳトランジスタ１２のサージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００３１】
以上の作用について、さらに詳しく説明する。図１に示す半導体集積回路装置において、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン２２に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００３２】
このため、外部接続用パッド１に印加された正電荷は、寄生順方向ダイオード９及び１３を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。
【００３３】
これにより、出力プリバッファ回路４はあたかも電源が投入された状態となる。また、この時、内部回路２１からの信号は不定状態である。しかし、出力信号固定用回路１９により、第２のプリバッファ回路１８の出力信号は“Ｌ”レベルに固定され、出力回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、出力回路３のＮＭＩＳトランジスタ１２が静電放電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ状態になるのを防止することができるので、サージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００３４】
（第２の実施形態）
図２は、本発明の第２の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図２に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、出力信号固定用回路２６を備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから出力回路３を保護するように構成されている。本実施形態の特徴は、ＥＳＤ試験時に出力プリバッファ４の出力信号を制御する出力信号固定用回路２６が設けられている点である。
【００３５】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗体７及び第２の抵抗体８とを有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、第１の抵抗体７を介在させて電源ライン２２に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、第２の抵抗体８を介在させて接地ライン２０に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３６】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン２２に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４のＮＯＲ型プリバッファ２３の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３７】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、本実施形態では、第２のプリバッファ１７の出力端子は、出力信号固定用回路２６のＮＯＲ型プリバッファ２３を介在させて出力回路３のＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートに接続されている。
【００３８】
出力信号固定用回路２６は、ＥＳＤ試験中に第２のプリバッファ回路１８の出力信号を“Ｌ”レベルに固定するものであり、ＮＯＲ型プリバッファ２３と容量２４と第３の抵抗体２５とを有している。そして、ＮＯＲ型プリバッファ２３には、電源ライン２２に接続される電源電圧供給用端子（図示せず）と、接地ライン２０に接続される接地端子（図示せず）と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される第１の入力端子と、容量２４及び第３の抵抗体２５の各一端に接続される第２の入力端子が設けられている。また、容量２４は、一端がＮＯＲ型プリバッファ２３の第２の入力端子に接続され、他端が電源ライン２２に接続されている。また、第３の抵抗体２５は、一端がＮＯＲ型プリバッファ２３の第２の入力端子に接続され、他端が接地ライン２０に接続されている。なお、本実施形態では、出力信号固定用回路２６のＮＯＲ型プリバッファ２３を第２のプリバッファ回路１８の最終段に設けたため、出力端子はＮＭＩＳトランジスタのゲートに接続され、第１の入力端子は第２のプリバッファ１７の出力端子が接続された構成になっているが、第２のプリバッファ回路１８を構成する複数のプリバッファの間に設け、出力信号が“Ｌ”レベルになるように構成してもよい。従って、ＮＯＲ型プリバッファ２３は、第２のプリバッファ回路１８中の１つのバッファとして作用するため、入出力回路の機能を満足するように考慮すれば第２のプリバッファ回路１８内の配置位置は最終段に限られるものではない。また、ＮＯＲ型プリバッファの代わりにＮＡＮＤ型プリバッファを用いて出力信号を“Ｌ”レベルに固定するように構成してもよい。
【００３９】
なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内で最終段となるＮＯＲ型プリバッファ２３の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００４０】
第２の実施形態における半導体集積回路装置によれば、出力信号固定用回路２６によって、内部回路２１からの信号が不定状態になっても、第２のプリバッファ回路１８の出力信号が“Ｌ”レベルに固定されるため、出力回路３のＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートは“Ｌ”レベルとなり、ＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、図４（ａ）に示す評価回路を用いて、図４（ｂ）に示すようなＨＢＭ放電波形規定に基づいてＥＳＤ試験を行った場合、第２のプリバッファ１７の電源電圧供給用端子が接続されている電源ライン２２の電位が上昇しても、出力回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となるため、ＮＭＩＳトランジスタ１２のサージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００４１】
以上の作用について、さらに詳しく説明する。図２に示す半導体集積回路装置において、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン２２に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００４２】
このため、外部接続用パッド１に印加された正電荷は、寄生順方向ダイオード９及び１３を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。
【００４３】
これにより、出力プリバッファ回路４はあたかも電源が投入された状態となる。また、この時、内部回路２１からの信号は不定状態である。しかし、出力信号固定用回路２６により、第２のプリバッファ回路１８からの出力信号は“Ｌ”レベルに固定され、出力回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、出力回路３のＮＭＩＳトランジスタ１２が静電放電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ状態になるのを防止することができるので、サージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００４４】
【発明の効果】
以上述べてきたように、本発明の半導体集積回路装置によれば、ＥＳＤ試験時には、出力信号固定用回路により、第２のプリバッファ回路の出力信号は“Ｌ”レベルに固定され、出力回路のＮＭＩＳトランジスタはＯＦＦ状態となるため、出力回路のＮＭＩＳトランジスタが静電放電保護回路のＮＭＩＳトランジスタよりも先にＯＮ状態になるのを防止することができ、サージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図
【図２】本発明の第２の実施形態に係る半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図
【図３】従来の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図
【図４】（ａ）は、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の回路図
（ｂ）は、ＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図
【符号の説明】
１ 外部接続用パッド
２ 静電放電保護回路
３ 出力回路
４ 出力プリバッファ回路
５、１１ ＰＭＩＳトランジスタ
６、１２ ＮＭＩＳトランジスタ
７ 第１の抵抗体
８ 第２の抵抗体
９，１３ 寄生順方向ダイオード
１０，１４ 寄生逆方向ダイオード
１５ 第１のプリバッファ
１６ 第１のプリバッファ回路
１７ 第２のプリバッファ
１８ 第２のプリバッファ回路
１９ 出力信号固定用回路
１９ａ 第１の容量
１９ｂ 第２の容量
２０ 接地ライン
２１ 内部回路
２２ 電源ライン
２３ ＮＯＲ型プリバッファ
２４ 容量
２５ 第３の抵抗体
２６ 出力信号固定用回路
３２ 保護抵抗体
３３ 入力バッファ回路
【発明の属する技術分野】
本発明は、静電放電（ＥＳＤ）保護回路を備えた半導体集積回路装置に関するものであり、特に入出力回路のＥＳＤ保護能力が向上されたＥＳＤ保護回路を有するものに関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称す）によってもたらされるダメージに弱くなってきている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊されたり、素子の性能が低下する可能性が大きくなっている。そのため、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。
【０００３】
図３は、従来の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図３に示すように、この半導体集積回路装置は、外部接続用パッド１０１と、静電放電保護回路１０２と、出力回路１０３と、出力プリバッファ回路１０４と、内部回路１２１とを備えており、静電放電保護回路１０２によって外部接続用パッド１０１から侵入するサージから出力回路１０３を保護するように構成されている。
【０００４】
静電放電保護回路１０２は、外部接続用パッド１０１と出力回路１０３との間に設けられており、ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ１０６と、第１の抵抗体１０７及び第２の抵抗体１０８とを有している。そして、ＰＭＩＳトランジスタ１０５は、電源電圧ＶＤＤを供給するための電源ライン１１９に接続されるソースと、第１の抵抗体１０７を介在させて電源ライン１１９に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ１０６は、接地電圧ＶＳＳを供給するための接地ライン１２０に接続されるソースと、第２の抵抗体１０８を介在させて接地ライン１２０に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００５】
出力回路１０３は、静電放電保護回路１０２と出力プリバッファ回路１０４との間に設けられており、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジスタ１１２とを有している。そして、ＰＭＩＳトランジスタ１１１は、電源ライン１１９に接続されるソースと、出力プリバッファ回路１０４の第１のプリバッファ１１５の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ１１２は、接地ライン１２０に接続されるソースと、出力プリバッファ回路１０４の第２のプリバッファ１１７の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００６】
出力プリバッファ回路１０４は、内部回路１２１からの出力信号を増幅するためのものであり、内部回路１２１と出力回路１０３との間に設けられており、最終段に第１のプリバッファ１１５を備えた第１のプリバッファ回路１１６と、最終段に第２のプリバッファ１１７を備えた第２のプリバッファ回路１１８とを有している。第１のプリバッファ１１５には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＰＭＩＳトランジスタ１１１のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。また、第２のプリバッファ１１７には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＮＭＩＳトランジスタ１１２のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１１６及び第２のプリバッファ回路１１８には、内部回路１２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１１６内の最終段の第１のプリバッファ１１５の出力端子と、第２のプリバッファ回路１１８内の最終段の第２のプリバッファ１１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように構成されている。
【０００７】
以上のように構成された従来の半導体集積回路装置によれば、電源ライン１１９と外部接続用パッド１０１との間に加わるサージは、ＰＭＩＳトランジスタ１０５がブレークダウンすることにより吸収され、接地ライン１２０と出力外部接続用パッド１０１との間に加わるサージは、ＮＭＩＳトランジスタ１０６がブレークダウンすることにより吸収される。従って、外部から外部接続用パッド１０１を通じて侵入するサージから出力回路１０３を効果的に保護することができる。
【０００８】
ところで、半導体集積回路装置は、ユーザーに対してサージ破壊耐圧を保証する必要があるため、ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試験規格として、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）のＥＳＤ試験が世界標準になってきており、このＨＢＭ試験規格をクリアする必要がある。
【０００９】
図４（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【００１０】
図４（ａ）に示すように、評価回路は、容量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に対して並列に設けられた２つの回路（図４（ａ）に示す左側の回路及び右側の回路）に、充電用電源１５０と、抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配置している。そして、充放電用キャパシタ１５１の一方の電極に接続された切り換えスイッチ１５２を備え、この切り換えスイッチ１５２によって、充放電用キャパシタ１５１の一方の電極との接続を電圧可変型の充電用電源１５０の高電圧部と放電用抵抗体１５３とに交互に切り換えるように構成されている。また、充放電用キャパシタ１５１の他方の電極は、図４（ａ）に示す左側の回路においては充電用電源１５０の低電圧部に接続され、図４（ａ）に示す右側の回路においては、放電用抵抗体１５３に接続されている。そして、図４（ａ）に示す右側の回路において、充放電用キャパシタ１５１の他方の電極と放電用抵抗体１５３との間に、被試験デバイス１５４を介在させて、被試験デバイスのＥＳＤ試験を行うように構成されている。
【００１１】
この評価回路を用いたＥＳＤ試験では、まず切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を充電用電源１５０に接続すると、図４（ａ）に示す左側の回路が閉回路になり、充電用電源１５０によって充放電用キャパシタ１５１の充電電圧が例えば４０００Ｖになるように電荷が蓄積される。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続すると、図４（ｂ）に示す右側の回路が閉回路になり、充放電用キャパシタ１５１に蓄積されている電荷が放電用抵抗体１５３を経て被試験デバイス１５４である半導体集積回路装置に印加される。
【００１２】
このとき、図４（ｂ）に示すようなＨＢＭ放電波形規定に基づいて試験が行われる。図４（ｂ）において、横軸はストレス印加時間、縦軸はサージ電流（Ａ）、Ｔｒは立ち上がり時間（ｎｓ）、Ｔｄは減衰時間（ｎｓ）を表している。
【００１３】
図３に示す従来の半導体集積回路装置において、通常使用状態では、電源ライン１１９及び接地ライン１２０には、それぞれ電源電圧ＶＤＤ及び接地電圧ＶＳＳが接続されている。一方、ＨＢＭ試験規格によるＥＳＤ試験は、電源ライン１１９は、電位を固定せずオープン状態にし、接地ライン１２０は、接地電圧ＶＳＳに固定した状態で行なわれる。つまり、図４（ａ）に示す評価回路の右側の回路において、充放電用キャパシタ１５１の２つの電極間の電圧が、放電用抵抗体１５３と、半導体集積回路装置（被試験デバイス１５４）とに印加される。このとき、入力回路と出力回路との外部接続用パッド（入力回路及び入力回路の外部接続用回路は図示せず）とには、放電用抵抗体１５３によって電圧降下した電圧が印加される。なお、図３に示す出力回路の外部接続用パッド１０１には、正又は負の電荷が印加され、ＥＳＤ規格を満足するか否かが判定される。
【００１４】
【発明が解決しようとする課題】
ところが、図３に示す従来の半導体集積回路装置に対して、ＨＢＭ試験規格（ＶＳＳ接地）によるＥＳＤ試験をした場合、出力回路１０３のＮＭＩＳトランジスタ１１２が集中的に破壊されたり、耐圧低下が生じるという不具合があった。
【００１５】
このＮＭＩＳトランジスタ１１２の破壊や耐圧低下は、以下の要因によるものであると思われる。
【００１６】
すなわち、電源ライン１１９をオープン状態にし、接地ライン１２０を接地電圧ＶＳＳに固定した状態で、外部接続用パッド１０１に正電荷を印加した場合、外部接続用パッド１０１から電源ライン１１９に至る回路において、ＰＭＩＳトランジスタ１０５のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１０９となり、ＰＭＩＳトランジスタ１１１のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１１３となる。一方、外部接続用パッド１０１から接地ライン１２０に至る回路において、ＮＭＩＳトランジスタ１０６のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１０となり、ＮＭＩＳトランジスタ１１２のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１４となる。
【００１７】
このため、外部接続用パッド１０１に印加された正電荷は、寄生順方向ダイオード１０９及び１１３を通って電源ライン１１９に流れ込み、電源ライン１１９の電位が上昇し、それに伴って第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇する。このとき、静電放電保護回路１０２のＮＭＩＳトランジスタ１０６のゲートの電位は接地電位に固定されＯＦＦ状態で、内部回路１２１の出力が不定状態となるため、第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇することにより、第２のプリバッファ１１７は“Ｈ”レベルを出力する場合があり、出力回路１０３のＮＭＩＳトランジスタ１１２がＯＮ状態になる。このように、ＮＭＩＳトランジスタ１０６に比べてＮＭＩＳトランジスタ１１２の方が先にトランジスタがＯＮ状態となると、静電放電電流（サージ電流）がＮＭＩＳトランジスタ１１２に集中して流れるため、ＮＭＩＳトランジスタ１１２が集中的に破壊され、耐圧低下が生じると考えられる。
【００１８】
本発明の目的は、ＨＢＭ試験規格によるサージ試験を満足することができるＥＳＤ保護能力を有する静電放電保護回路を備えた半導体集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路装置は、外部接続用パッドと、外部接続用パッドに接続された静電放電保護回路と、外部接続用パッドに接続された出力回路と、出力回路に接続された出力プリバッファ回路と、出力プリバッファ回路に接続され、出力プリバッファ回路からの出力信号を“Ｌ”レベルに固定するための出力信号固定用回路と、静電放電保護回路、出力回路及び出力プリバッファ回路に電源電圧を供給するための電源ライン及び接地ラインとを備えている。
【００２０】
この構成によれば、出力プリバッファ回路に接続された出力信号固定用回路により、ＥＳＤ試験において外部接続用パッドに正電荷を印加することで電源ラインの電位が上昇しても、出力プリバッファ回路の出力からは“Ｈ”レベルが出力されず、“Ｌ”レベルを出力する。これにより、ＥＳＤ試験において外部接続用パッドに正電荷を印加された時に、出力回路のＮＭＩＳトランジスタがＯＦＦ状態となり、印加された正電荷は静電放電保護回路のＮＭＩＳトランジスタを介して接地ラインへと流れる。よって、出力回路内のいずれかの素子のみに電流が集中することによるサージ破壊を抑制することができ、サージ耐圧の高い半導体集積回路装置が得られる。
【００２１】
上記半導体集積回路装置において、出力信号固定用回路は、第１の容量と第２の容量を有し、第１の容量は、一端がプリバッファ回路のプリバッファの出力端子に接続され、他端が接地ラインに接続されており、第２の容量は、一端がプリバッファの入力端子に接続され、他端が電源ラインに接続されている。この構成によってプリバッファ回路の出力信号を“Ｌ”レベルにすることができる。
【００２２】
また、上記半導体集積回路装置において、静電放電保護回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ｎ型基板領域が電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ｐ型基板領域が接地ラインに接続されている第１のＮＭＩＳトランジスタとを有し、出力プリバッファ回路は、最終段に電源供給用端子が電源ラインに接続された第１のプリバッファを有する第１のプリバッファ回路と、最終段に電源供給用端子が電源ラインに接続された第２のプリバッファを有する第２のプリバッファ回路とを有し、出力回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第１のプリバッファの出力端子に接続され、ｎ型基板領域が電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第２のプリバッファの出力端子に接続され、ｐ型基板領域が接地ラインに接続されている第２のＮＭＩＳトランジスタとを有し、出力信号固定用回路は、一端が出力プリバッファ回路の第２のプリバッファの出力端子に接続され、他端は接地ラインに接続されている第１の容量と、一端が出力プリバッファ回路の第２のプリバッファの入力端子に接続され、他端は電源ラインに接続されている第２の容量を有していることにより、ＥＳＤ試験中に、第２のプリバッファ回路の出力を“Ｌ”レベルにすることができ、第２のＮＭＩＳトランジスタをＯＦＦ状態にすることができる。よって、第２のＮＭＩＳトランジスタにサージ電流が集中してサージ耐圧が低下するのを抑制することができる。
【００２３】
また、上記半導体集積回路装置において、出力信号固定用回路は、ＮＯＲ型プリバッファと第３の容量と抵抗体を有し、ＮＯＲ型プリバッファは、出力端子が出力回路に接続され、第１の入力端子がプリバッファ回路のプリバッファの出力端子に接続され、第２の入力端子が第３の容量及び抵抗体の各一端に接続されており、第３の容量は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が電源ラインに接続されており、抵抗体は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が接地ラインに接続されている。この構成によってプリバッファ回路の出力信号を“Ｌ”レベルにすることができる。
【００２４】
また、半導体集積回路装置において、静電放電保護回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ｎ型基板領域が電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ｐ型基板領域が接地ラインに接続されている第１のＮＭＩＳトランジスタとを有し、出力プリバッファ回路は、最終段に電源供給用端子が電源ラインに接続された第１のプリバッファを有する第１のプリバッファ回路と、最終段に電源供給用端子が電源ラインに接続された第２のプリバッファを有する第２のプリバッファ回路とを有し、出力回路は、ソースが電源ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第１のプリバッファの出力端子に接続され、ｎ型基板領域が電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが外部接続用パッドに接続され、ゲートが第２のプリバッファの出力端子に接続され、ｐ型基板領域が接地ラインに接続されている第２のＮＭＩＳトランジスタとを有し、出力信号固定用回路は、ＮＯＲ型プリバッファと第３の容量と抵抗体を有し、ＮＯＲ型プリバッファは、第２のＮＭＩＳトランジスタと第２のプリバッファとの間に配置され、出力端子が第２のＭＩＳトランジスタのゲートに接続され、第１の入力端子が第２のプリバッファの出力端子に接続され、第２の入力端子が第３の容量及び抵抗体の各一端に接続されており、第３の容量は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が電源ラインに接続されており、抵抗体は、一端がＮＯＲ型プリバッファの第２の入力端子に接続され、他端が接地ラインに接続されている。これにより、ＥＳＤ試験中に、第２のプリバッファ回路の出力を“Ｌ”レベルにすることができ、第２のＮＭＩＳトランジスタをＯＦＦ状態にすることができる。よって、第２のＮＭＩＳトランジスタにサージ電流が集中してサージ耐圧が低下するのを抑制することができる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図１に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、出力信号固定用回路１９を備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから出力回路３を保護するように構成されている。本実施形態の特徴は、ＥＳＤ試験時に出力プリバッファ４の出力信号を制御する出力信号固定用回路１９が設けられている点である。
【００２６】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗体７及び第２の抵抗体８とを有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、第１の抵抗体７を介在させて電源ライン２２に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、第２の抵抗体８を介在させて接地ライン２０に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００２７】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、Ｈ側出力回路となるＰＭＩＳトランジスタ１１と、Ｌ側出力回路となるＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン２２に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００２８】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００２９】
出力信号固定用回路１９は、ＥＳＤ試験中にＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートに接続されている第２のプリバッファ回路１８の出力信号を“Ｌ”レベルに固定するためのものであり、第１の容量１９ａと第２の容量１９ｂとを有している。そして、第１の容量１９ａは、一端が第２のプリバッファ１７の出力端子に接続され、他端が接地ライン２０に接続されている。また、第２の容量１９ｂは、一端が第２のプリバッファ１７の入力端子に接続され、他端が電源ライン２２に接続されている。なお、出力信号固定用回路１９は、ＥＳＤ試験時に第２のプリバッファ回路１８の出力信号を“Ｌ”に固定することができれば良いため、容量の個数及び第２のプリバッファ回路１８内での接続場所は上記した個数及び場所に限定するものではない。
【００３０】
第１の実施形態における半導体集積回路装置によれば、出力信号固定用回路１９によって、内部回路２１からの信号が不定状態になっても、第２のプリバッファ回路１８の出力信号は“Ｌ”レベルに固定されるため、出力回路３のＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートは“Ｌ”レベルとなり、ＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、図４（ａ）に示す評価回路を用いて、図４（ｂ）に示すようなＨＢＭ放電波形規定に基づいてＥＳＤ試験を行った場合、第２のプリバッファ１７の電源電圧供給用端子が接続されている電源ライン２２の電位が上昇しても、出力回路３のＮＭＩＳトランジスタ１２のゲートは、出力信号固定用回路１９によって“Ｌ”レベルに固定することができるので、ＮＭＩＳトランジスタ１２のサージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００３１】
以上の作用について、さらに詳しく説明する。図１に示す半導体集積回路装置において、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン２２に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００３２】
このため、外部接続用パッド１に印加された正電荷は、寄生順方向ダイオード９及び１３を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。
【００３３】
これにより、出力プリバッファ回路４はあたかも電源が投入された状態となる。また、この時、内部回路２１からの信号は不定状態である。しかし、出力信号固定用回路１９により、第２のプリバッファ回路１８の出力信号は“Ｌ”レベルに固定され、出力回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、出力回路３のＮＭＩＳトランジスタ１２が静電放電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ状態になるのを防止することができるので、サージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００３４】
（第２の実施形態）
図２は、本発明の第２の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図２に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、出力信号固定用回路２６を備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから出力回路３を保護するように構成されている。本実施形態の特徴は、ＥＳＤ試験時に出力プリバッファ４の出力信号を制御する出力信号固定用回路２６が設けられている点である。
【００３５】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗体７及び第２の抵抗体８とを有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、第１の抵抗体７を介在させて電源ライン２２に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳ型トランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、第２の抵抗体８を介在させて接地ライン２０に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３６】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン２２に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４のＮＯＲ型プリバッファ２３の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３７】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、本実施形態では、第２のプリバッファ１７の出力端子は、出力信号固定用回路２６のＮＯＲ型プリバッファ２３を介在させて出力回路３のＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートに接続されている。
【００３８】
出力信号固定用回路２６は、ＥＳＤ試験中に第２のプリバッファ回路１８の出力信号を“Ｌ”レベルに固定するものであり、ＮＯＲ型プリバッファ２３と容量２４と第３の抵抗体２５とを有している。そして、ＮＯＲ型プリバッファ２３には、電源ライン２２に接続される電源電圧供給用端子（図示せず）と、接地ライン２０に接続される接地端子（図示せず）と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される第１の入力端子と、容量２４及び第３の抵抗体２５の各一端に接続される第２の入力端子が設けられている。また、容量２４は、一端がＮＯＲ型プリバッファ２３の第２の入力端子に接続され、他端が電源ライン２２に接続されている。また、第３の抵抗体２５は、一端がＮＯＲ型プリバッファ２３の第２の入力端子に接続され、他端が接地ライン２０に接続されている。なお、本実施形態では、出力信号固定用回路２６のＮＯＲ型プリバッファ２３を第２のプリバッファ回路１８の最終段に設けたため、出力端子はＮＭＩＳトランジスタのゲートに接続され、第１の入力端子は第２のプリバッファ１７の出力端子が接続された構成になっているが、第２のプリバッファ回路１８を構成する複数のプリバッファの間に設け、出力信号が“Ｌ”レベルになるように構成してもよい。従って、ＮＯＲ型プリバッファ２３は、第２のプリバッファ回路１８中の１つのバッファとして作用するため、入出力回路の機能を満足するように考慮すれば第２のプリバッファ回路１８内の配置位置は最終段に限られるものではない。また、ＮＯＲ型プリバッファの代わりにＮＡＮＤ型プリバッファを用いて出力信号を“Ｌ”レベルに固定するように構成してもよい。
【００３９】
なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内で最終段となるＮＯＲ型プリバッファ２３の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００４０】
第２の実施形態における半導体集積回路装置によれば、出力信号固定用回路２６によって、内部回路２１からの信号が不定状態になっても、第２のプリバッファ回路１８の出力信号が“Ｌ”レベルに固定されるため、出力回路３のＬ側出力回路となるＮＭＩＳトランジスタ１２のゲートは“Ｌ”レベルとなり、ＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、図４（ａ）に示す評価回路を用いて、図４（ｂ）に示すようなＨＢＭ放電波形規定に基づいてＥＳＤ試験を行った場合、第２のプリバッファ１７の電源電圧供給用端子が接続されている電源ライン２２の電位が上昇しても、出力回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となるため、ＮＭＩＳトランジスタ１２のサージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００４１】
以上の作用について、さらに詳しく説明する。図２に示す半導体集積回路装置において、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン２２に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００４２】
このため、外部接続用パッド１に印加された正電荷は、寄生順方向ダイオード９及び１３を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。
【００４３】
これにより、出力プリバッファ回路４はあたかも電源が投入された状態となる。また、この時、内部回路２１からの信号は不定状態である。しかし、出力信号固定用回路２６により、第２のプリバッファ回路１８からの出力信号は“Ｌ”レベルに固定され、出力回路３のＮＭＩＳトランジスタ１２はＯＦＦ状態となる。従って、出力回路３のＮＭＩＳトランジスタ１２が静電放電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ状態になるのを防止することができるので、サージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【００４４】
【発明の効果】
以上述べてきたように、本発明の半導体集積回路装置によれば、ＥＳＤ試験時には、出力信号固定用回路により、第２のプリバッファ回路の出力信号は“Ｌ”レベルに固定され、出力回路のＮＭＩＳトランジスタはＯＦＦ状態となるため、出力回路のＮＭＩＳトランジスタが静電放電保護回路のＮＭＩＳトランジスタよりも先にＯＮ状態になるのを防止することができ、サージ電流の集中による破壊やサージ耐圧の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図
【図２】本発明の第２の実施形態に係る半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図
【図３】従来の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図
【図４】（ａ）は、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の回路図
（ｂ）は、ＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図
【符号の説明】
１ 外部接続用パッド
２ 静電放電保護回路
３ 出力回路
４ 出力プリバッファ回路
５、１１ ＰＭＩＳトランジスタ
６、１２ ＮＭＩＳトランジスタ
７ 第１の抵抗体
８ 第２の抵抗体
９，１３ 寄生順方向ダイオード
１０，１４ 寄生逆方向ダイオード
１５ 第１のプリバッファ
１６ 第１のプリバッファ回路
１７ 第２のプリバッファ
１８ 第２のプリバッファ回路
１９ 出力信号固定用回路
１９ａ 第１の容量
１９ｂ 第２の容量
２０ 接地ライン
２１ 内部回路
２２ 電源ライン
２３ ＮＯＲ型プリバッファ
２４ 容量
２５ 第３の抵抗体
２６ 出力信号固定用回路
３２ 保護抵抗体
３３ 入力バッファ回路
Claims (5)
- 外部接続用パッドと、
上記外部接続用パッドに接続された静電放電保護回路と、
上記外部接続用パッドに接続された出力回路と、
上記出力回路に接続された出力プリバッファ回路と、
上記出力プリバッファ回路に接続され、上記出力プリバッファ回路からの出力信号を“Ｌ”レベルに固定するための出力信号固定用回路と、
上記静電放電保護回路、上記出力回路及び上記出力プリバッファ回路に電源電圧を供給するための電源ライン及び接地ラインとを備え、
上記出力信号は、上記出力回路のＮＭＩＳトランジスタのゲートに入力されることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記出力信号固定用回路は、第１の容量と第２の容量を有し、
上記第１の容量は、一端が上記プリバッファ回路のプリバッファの出力端子に接続され、他端が上記接地ラインに接続されており、
上記第２の容量は、一端が上記プリバッファの入力端子に接続され、他端が上記電源ラインに接続されていることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｐ型基板領域が上記接地ラインに接続されている第１のＮＭＩＳトランジスタとを有し、
上記出力プリバッファ回路は、最終段に電源供給用端子が上記電源ラインに接続された第１のプリバッファを有する第１のプリバッファ回路と、最終段に電源供給用端子が上記電源ラインに接続された第２のプリバッファを有する第２のプリバッファ回路とを有し、
上記出力回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ゲートが上記第１のプリバッファの出力端子に接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが上記外部接続用パッドに接続され、ゲートが上記第２のプリバッファの出力端子に接続され、ｐ型基板領域が上記接地ラインに接続されている上記ＮＭＩＳトランジスタとを有し、
上記出力信号固定用回路は、一端が上記出力プリバッファ回路の第２のプリバッファの出力端子に接続され、他端は接地ラインに接続されている第１の容量と、一端が上記出力プリバッファ回路の第２のプリバッファの入力端子に接続され、他端は上記電源ラインに接続されている第２の容量を備えていることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記出力信号固定用回路は、ＮＯＲ型プリバッファと第３の容量と抵抗体を有し、
上記ＮＯＲ型プリバッファは、出力端子が上記出力回路に接続され、第１の入力端子が上記プリバッファ回路のプリバッファの出力端子に接続され、第２の入力端子が上記第３の容量及び抵抗体の各一端に接続されており、
上記第３の容量は、一端が上記ＮＯＲ型プリバッファの第２の入力端子に接続され、他端が上記電源ラインに接続されており、
上記抵抗体は、一端が上記ＮＯＲ型プリバッファの第２の入力端子に接続され、他端が上記接地ラインに接続されていることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｐ型基板領域が上記接地ラインに接続されている第１のＮＭＩＳトランジスタとを有し、
上記出力プリバッファ回路は、最終段に電源供給用端子が上記電源ラインに接続された第１のプリバッファを有する第１のプリバッファ回路と、最終段に電源供給用端子が上記電源ラインに接続された第２のプリバッファを有する第２のプリバッファ回路とを有し、
上記出力回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ゲートが上記第１のプリバッファの出力端子に接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが接地ラインに接続され、ドレインが上記外部接続用パッドに接続され、ゲートが上記第２のプリバッファの出力端子に接続され、ｐ型基板領域が上記接地ラインに接続されている上記ＮＭＩＳトランジスタとを有し、
上記出力信号固定用回路は、ＮＯＲ型プリバッファと第３の容量と抵抗体を有し、
上記ＮＯＲ型プリバッファは、上記ＮＭＩＳトランジスタと上記第２のプリバッファとの間に配置され、出力端子が上記ＮＭＩＳトランジスタのゲートに接続され、第１の入力端子が上記第２のプリバッファの出力端子に接続され、第２の入力端子が上記第３の容量及び抵抗体の各一端に接続されており、
上記第３の容量は、一端が上記ＮＯＲ型プリバッファの第２の入力端子に接続され、他端が上記電源ラインに接続されており、
上記抵抗体は、一端が上記ＮＯＲ型プリバッファの第２の入力端子に接続され、他端が上記接地ラインに接続されていることを特徴とする半導体集積回路装置。
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