JP2008182239A - 静電気放電保護装置 - Google Patents

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Abstract

【課題】静電気放電保護装置を提供する。
【解決手段】入出力端子部及び電流放電部を備え、前記電流放電部はゲート電極によりブリッジ（Ｂｉｒｄｇｅ）領域に区分される伝導性領域、前記伝導性領域下に形成されるウェル（ｗｅｌｌ）領域と、他の伝導性領域により前記ウェル領域に区分される他のウェル領域と、他のウェル領域を介して二重電流の放電経路を具現する多重追加伝導性領域とを備える。
【選択図】図８

Description

本発明は静電気放電（ＥＳＤ）保護装置に関し、特に、より低いトリガ電圧とより高いホールディング電圧を有する静電気放電保護装置（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ（ＥＳＤ）ｐｒｏｔｅｃｔｉｏｎ ｄｅｖｉｃｅ）に関するものである。
今般半導体集積回路の内部回路は、一般的に静電気により誘導される高電圧または高電流に対して非常に敏感であって、損傷を受けやすい。静電気により誘導された高電圧または高電流が半導体集積回路の内部回路を形成する物質層に達する場合に、電圧／電流インパルスによって一つまたは多数の絶縁膜が破壊されたり、多くの伝導性要素が短絡されたりすることがある。このような損傷はたびたび半導体集積回路を破壊する。
このような現象を防止するために、あらゆる半導体集積回路は入出力回路に静電気放電保護装置を備える。一般的に静電気放電保護装置は静電気による高電圧（その結果である高電流）を放電するように設計され、高電圧または高電流が集積回路の内部回路に到達して発生する潜在的な損傷を防止する。接地ゲートＮＭＯＳ（ＧＧＮＭＯＳ）またはシリコン制御整流器（ＳＣＲ：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｅｄ Ｒｅｃｔｉｆｉｅｒ）は静電気放電保護装置を具現するために一般に用いられる。
図１は従来の静電気放電保護装置の１種類として用いられる接地ゲートＮＭＯＳの構造を示す。２つのｎ＋領域１１、１２はｐ型基板１０に形成され、２つのｎ＋領域１１、１２を横切るゲート電極１４によって区分される。ｐ＋領域１３はｎ＋領域１２とｐ＋領域１３との間に挿入される隔離領域１５とともに、ｎ＋領域１２から間隔を置いて形成される。入出力端子ＤＱはｎ＋領域１１に接続され、ｎ＋領域１２、ｐ＋領域１３、及びゲート電極１４は電源電圧（例えば、接地電圧Ｖｓｓ）に接続される。
図１に示す接地ゲートＮＭＯＳの動作を説明する。
静電気放電現象の結果として、入出力端子ＤＱに高電圧が印加されると、ｎ＋領域１１とｐ型基板１０との間のｐｎ接合を横切って降伏現象（ｂｒｅａｋｄｏｗｎ）が惹起され、印加された高電圧による電流はｎ＋領域１１、ｐ型基板１０、及びｐ＋領域１３を介して流れる。その結果、ｐ型基板１０とｎ＋領域１２との間に順方向バイアスが印加されるので、電流はｎ＋領域１１、ｐ型基板１０、及びｎ＋領域１２を介して入出力端子ＤＱから接地電圧Ｖｓｓに流れるようになる。
図２は、図１の接地ゲートＮＭＯＳの等価回路を示す図である。２つのｎ＋領域１１、１２及びゲート電極１４はそれぞれＮＭＯＳトランジスタＮ１のドレイン、ソース、及びゲートを形成する。ｎ＋領域１１、１２及びｐ型基板１０は、それぞれ第１接合トランジスタＱ１のコレクタ、エミッタ、及びベースを形成する。図２において抵抗Ｒｐはｐ型基板１０による抵抗を示す。
図２に示す等価回路の動作を説明する。
ｎ＋領域１１とｐ型基板１０との間のｐｎ接合において降伏現象が発生する所定電圧（トリガ電圧）よりも高い電圧が入出力端子ＤＱに印加されると、電流は第１接合トランジスタＱ１のコレクタ、ベースと抵抗Ｒｐを介して流れるようになる。この電流により第１接合トランジスタＱ１のベース電圧が上昇して第１接合トランジスタＱ１がターンオンされることによって、多量の電流が第１接合トランジスタＱ１を介して入出力端子ＤＱから接地電圧に流れるようになる。
多くの電流が流れるようにするためには、接地ゲートＮＭＯＳの占める面積が相対的に大きくなければならない。しかしながら、さらに高密度に素子が集積されている半導体集積回路内に、相対的に大きい接地ゲートＮＭＯＳを具現することが難しい。このような理由で、シリコン制御整流器（ＳＣＲ：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｅｄ Ｒｅｃｔｉｆｉｅｒ）が接地ゲートＮＭＯＳを代替することができる類似の静電気放電保護回路として提案された。
図３は、一般に用いられる従来の静電気放電保護装置として、シリコン制御整流器の構造を示す図である。ｎウェル２１はｐ型基板２０内に形成され、ｎ＋領域３１とｐ＋領域３２はｎウェル２１内に互いに間隔を置いて形成される。ｎ＋領域３３はｐ＋領域３２と間隔を置いて、ｎウェル２１とｐ型基板２０に同時に接合されるように形成される。隔離領域３０はｎ＋領域３１とｐ＋領域３２との間及びｐ＋領域３２とｎ＋領域３３との間に挿入される。ｎ＋領域３４はｎ＋領域３３と間隔を置いて形成され、ゲート電極４０はｎ＋領域３３とｎ＋領域３４との間のｐ型基板２０上に形成される。ｐ＋領域３５はｎ＋領域３４と間隔を置いて形成され、隔離領域３０は前記ｎ＋領域３４とｐ＋領域３５との間に挿入される。入出力端子ＤＱはｎ＋領域３１及びｐ＋領域３２に接続され、ｎ＋領域３４、ｐ＋領域３５、及びゲート電極４０は接地電圧Ｖｓｓに接続される。
図３に示すシリコン制御整流器の動作を説明する。
静電気により入出力端子ＤＱに高電圧が印加されると、ｎウェル２１とｐ型基板２０との間のｐｎ接合を横切って降伏現象が発生し、電流がｎ＋領域３１、ｎウェル２１、ｐ型基板２０及びｐ＋領域３５を介して流れる。結果的に、ｐ＋領域３２とｎウェル２１との間に順方向バイアスが印加されて、電流がｐ＋領域３２、ｎウェル２１及びｐ型基板２０を介して電流が流れる。したがって、ｐ型基板２０とｎ＋領域３４との間にも順方向バイアスが印加されて、電流がｎウェル２１、ｐ型基板２０及びｎ＋領域３４を介して流れる。
図４は、図３のシリコン制御整流器の等価回路を示す。ここで、ｎウェル２１、ｐ型基板２０及びｎ＋領域３４は、それぞれ第１接合トランジスタＱ１のコレクタ、ベース、及びエミッタを形成する。ｐ＋領域３２、ｎウェル２１、及びｐ型基板２０は、それぞれ第２接合トランジスタＱ２のコレクタ、ベース、及びエミッタを形成する。ｎ＋領域３３、ゲート電極４０、及びｎ＋領域３４は、それぞれＮＭＯＳトランジスタＮ１のドレイン、ゲート、及びソースを形成する。図４において第１抵抗Ｒｎはｎウェル２１によって形成される等価抵抗を示し、第２抵抗Ｒｐ１はｐ型基板２０によって形成される等価抵抗を示す。第１接合トランジスタＱ１は第１抵抗Ｒｎと接地電圧Ｖｓｓとの間に接続され、第２接合トランジスタＱ２は入出力端子ＤＱと第２抵抗Ｒｐ１との間に接続され、第１接合トランジスタＱ１のベースは第２接合トランジスタＱ２のコレクタに接続され、第２接合トランジスタＱ２のベースは第１接合トランジスタＱ１のコレクタに接続され、ＮＭＯＳトランジスタＮ１は第１接合トランジスタＱ１と並列に接続され、接地電圧ＶｓｓがＮＭＯＳトランジスタＮ１のゲートに印加される。第１抵抗Ｒｎは入出力端子ＤＱに接続され、第２抵抗Ｒｐ１は接地電圧Ｖｓｓに接続される。
図５は、図３及び図４のシリコン制御整流器の動作を説明するために追加されたグラフである。入出力端子ＤＱに印加される電圧がトリガ電圧Ｖｔ以下である場合に、シリコン制御整流器が高い抵抗値を有するので、電流がほとんど流れない（図５の（１）区間）。静電気によりトリガ電圧Ｖｔ以上の電圧が印加されると、ｎウェル２１とｐ型基板２０との間に、ｐｎ接合で降伏現象が発生して電流がＡノードとＢノード（図４に図示）との間に流れるようになって、入出力端子ＤＱの電圧はスナップバック（ｓｎａｐｂａｃｋ）現象により急激に減少する（図５の（２）区間）。シリコン制御整流器を介して流れる電流がホールディング電流Ｉｈ以上に増加すると、接合トランジスタＱ１、Ｑ２が多くの電流を放電するためにすべてターンオンされる（図５の（３）区間）。したがって、接合トランジスタＱ１、Ｑ２がすべてターンオンされる場合、入出力端子ＤＱの電圧はホールディング電圧Ｖｈと同一である。
図３及び図４のシリコン制御整流器は、同一面積で具現した場合に、図１及び図２の接地ゲートＮＭＯＳよりさらに多い電流を放電することができるが、高いトリガ電圧Ｖｔと低いホールディング電圧Ｖｈによる損失が発生する。
米国特許第６，０６６，８７９号明細書 特開２００６−０４０９２３号公報
本発明の目的は、従来の装置に比べてトリガ電圧は減少し、ホールディング電圧は増加する静電気放電保護装置を提供することにある。
本発明の一実施形態において、静電気放電保護装置は第１伝導性基板内に形成され、入出力端子部と電流放電部とを備える。前記入出力端子部は、第１伝導性の基板内に形成される第２伝導性の第１ウェル領域と、前記第１ウェル領域内に形成されて入出力端子に接続される第２伝導性の第１領域と、前記第２伝導性の第１領域と離隔されて前記第１ウェル領域内に形成され、前記入出力端子に接続される第１伝導性の第１領域と、前記第２伝導性の第１領域、及び前記第１ウェル領域と前記基板に接触して形成される第２伝導性のブリッジ領域を備える。前記電流放電部は、ゲート電極により前記ブリッジ領域に区分され、前記基板内に形成される第２伝導性の第２領域と、前記第２伝導性の第２領域下の、前記基板内に形成される第２伝導性の第２ウェル領域と、前記基板内に形成される第１伝導性の第２領域により前記第２ウェル領域に区分され、前記基板内に形成される第２伝導性の第３ウェル領域と、前記第３ウェル領域内にそれぞれ離隔されて形成される、第２伝導性の第３領域、第１伝導性の第３領域、第２伝導性の第４領域、及び前記第３ウェルの側面に前記第１伝導性の第２領域の反対側の前記基板内に形成される第１伝導性の第４領域を備える。
本発明の他の実施形態において、マルチフィンガー静電気放電保護装置は第１伝導性の基板内に形成され、第１電流放電部と第２電流放電部間の中間に共通入出力端子部を備える。前記共通入出力端子部は、前記基板内に形成される第２伝導性の第１ウェル領域と、前記第１ウェル領域内に形成され、入出力端子に接続される第２伝導性の第１領域と、第２伝導性の第１領域の両側面に離隔されて前記第１ウェル領域内に形成され、前記入出力端子に接続される２つの第１伝導性の第１領域、及び前記２つの第１伝導性の第１領域のうちのいずれか１つによって前記第２伝導性の第１領域からそれぞれ区分され、前記第１ウェル領域と前記基板に接触して形成される２つのブリッジ領域を備える。前記第１電流放電部と第２電流放電部は、それぞれゲート電極により前記２つのブリッジ領域のうちのいずれか１つにそれぞれ区分され、前記基板内に形成される２つの第２伝導性の第２領域と、前記第２伝導性の第２領域下の、前記基板内に形成される第２伝導性の第２ウェル領域と、前記基板内に形成される第１伝導性の第２領域により前記第２ウェル領域に区分され、前記基板内に形成される第２伝導性の第３ウェル領域と、前記第３ウェル領域内に互いに離隔されて形成される第２伝導性の第３領域、第１伝導性の第３領域、及び第２伝導性の第４領域、前記第３ウェル領域の側面に前記第１伝導性の第２領域の反対側の前記基板内に形成される第１伝導性の第４領域を備える。接続手段は前記第１電流放電部及び第２電流放電部の前記第１伝導性の第２領域それぞれを電気的に接続する。
本発明の他の実施形態において、静電気放電保護装置は、第１接合トランジスタと、前記第１接合トランジスタのコレクタにベースが接続され、前記第１接合トランジスタのベースにコレクタが接続される第２接合トランジスタと、第２接合トランジスタのエミッタに接続される入出力端子と前記第１接合トランジスタのコレクタ間に接続される第１抵抗と、ゲートが電源電圧に接続され、前記第１接合トランジスタのコレクタとベースにそれぞれドレインとソースが接続されるＮＭＯＳトランジスタと、前記第２接合トランジスタのコレクタと前記電源電圧との間に直列に接続される第２抵抗及び第３抵抗と、及び前記電源電圧に電流を放電するために前記ＮＭＯＳトランジスタのソースと前記第１接合トランジスタのエミッタに共通に並列に接続する第１電流放電経路及び第２電流放電経路を備える等価回路を有し、半導体基板内で製造されることを特徴とする。
本発明の実施形態において前記第１電流放電経路は、第４抵抗、及び前記第４抵抗と直列に接続される第１接合ダイオードを備えることを特徴とする。
本発明の実施形態において前記第２電流放電経路は、第５抵抗、及び前記第５抵抗と直列に接続される第２接合ダイオードを備えたり、並列抵抗を備えたりすることを特徴とする。
本発明の他の実施形態において、マルチフィンガー静電気放電保護装置は、第１電流放電部及び第２電流放電部、及び前記第１電流放電部及び第２電流放電部に接続される共通入出力端子を備える等価回路を有し、半導体基板内で製造される。前記第１電流放電部及び第２電流放電部それぞれは、第１接合トランジスタと、前記第１接合トランジスタのコレクタにベースが接続され、前記第１接合トランジスタのベースにコレクタが接続される第２接合トランジスタと、第２接合トランジスタのエミッタに接続される前記入出力端子と前記第１接合トランジスタのコレクタとの間に接続される第１抵抗と、ゲートが電源電圧に接続され、前記第１接合トランジスタのコレクタとベースにそれぞれドレインとソースが接続されるＮＭＯＳトランジスタと、前記第２接合トランジスタのコレクタと前記電源電圧との間に直列に接続される第２抵抗及び第３抵抗と、前記電源電圧に電流を放電するために前記ＮＭＯＳトランジスタのソースと前記第１接合トランジスタのエミッタに、共通に並列に接続される第１電流放電経路及び第２電流放電経路と、前記第１電流放電部及び第２電流放電部で前記第２抵抗と第３抵抗との間を電気的に接続する接続手段を備える。
したがって、本発明の静電気放電保護装置は、接合トランジスタの電流利得を増加させ、接合トランジスタと第１電源との間の抵抗を大きくしてトリガ電圧を低くさせる。また、本発明の静電気放電保護装置の構成において追加されるダイオードによってホールディング電圧は高くなる。
以下、添付した図面を参照して本発明の静電気放電保護装置について説明する。
以下の実施形態は、ｐ型基板を背景として説明する。しかしながら、ｎ型基板を用いて静電気放電保護装置を製造することもできることは当然である。以下では、ｐ型伝導性を「第１伝導性」または「ＦＣＴ」として、ｎ型伝導性を「第２伝導性」または「ＳＣＴ」として表現する。
図６は、本発明の実施形態による静電気放電保護装置を示す図である。ここで、ｎウェル２１（第１ウェル領域）はｐ型基板２０内に形成され、ｎ＋領域３１（第１ＳＣＴ領域）とｐ＋領域３２（第１ＦＣＴ領域）はｎウェル２１内に互いに区分されて形成される。ｎ＋領域３３（ＳＣＴブリッジ領域）はｐ＋領域３２と間隔を置いてｎウェル２１とｐ型基板２０との両方に接触されるように形成される。隔離領域３０はｎ＋領域３１とｐ＋領域３２との間及び前記ｐ＋領域３２とｎ＋領域３３との間に挿入される。前記は入出力端子部の実施形態である。
入出力端子部と関係する電流放電部が存在している。図６の実施形態において、電流放電部は次のように構成される。ｎ＋領域３４（第２ＳＣＴ領域）がｎ＋領域３３と間隔を置いて形成され、ゲート電極４０はｎ＋領域３３とｎ＋領域３４との間のｐ型基板２０上に形成される。ｐ＋領域３６（第２ＦＣＴ領域）はｎ＋領域３４とｐ＋領域３６との間に挿入される隔離領域３０とともにｎ＋領域３４と間隔を置いて形成され、ｎウェル２２（第２ウェル領域）はｎ＋領域３４下にｐ型基板２０内に形成される。
ｎウェル２３（第３ウェル領域）はｐ＋領域３６と間隔を置いて形成され、ｎ＋領域３７（第３ＳＣＴ領域）、ｐ＋領域３８（第３ＦＣＴ領域）、及びｎ＋領域３９（第３ＳＣＴ領域）がｎウェル２３内に形成される。ｐ＋領域３５（第４ＦＣＴ領域）はｐ型基板２０内にｎ＋領域３９と間隔を置いて形成される。隔離領域３０はｐ＋領域３６とｎ＋領域３７との間、ｎ＋領域３７とｐ＋領域３８との間、ｐ＋領域３８とｎ＋領域３９との間、そして、ｎ＋領域３９とｐ＋領域３５との間に挿入される。入出力端子ＤＱはｎ＋領域３１とｐ＋領域３２に接続される。ゲート電極４０、ｎ＋領域３７、３９、及びｐ＋領域３５は接地電圧Ｖｓｓに接続される。ｎ＋領域３４はｐ＋領域３８に接続される。
図６に示すように、第１電流経路（１）（図中では丸１と表記）及び第２電流経路（２）（図中では丸２と表記）は、電流が放電する経路を示す。シリコン制御整流器がマルチフィンガー構造に形成された場合、ｐ＋領域３６は各フィンガーを接続するものの、シリコン制御整流器がマルチフィンガー構造ではない場合には接続が省略される。
図６に示すシリコン制御整流器の動作を説明する。
図６のシリコン制御整流器の動作は、図３の説明と基本的に類似する。しかし、ｐ＋領域３５と接地電圧Ｖｓｓとの間にさらに形成されたｎウェル２２を介する電流経路の抵抗が増加することになり、対応する第１接合トランジスタＱ１のエミッタ領域が広くなるので電流利得も増加し、トリガ電圧Ｖｔが低くなる効果が奏する。また、さらに形成されたｎ＋領域３７、３９、ｐ＋領域３８、及びｎウェル２３によってホールディング電圧Ｖｈが高くなる効果を奏する。すなわち、放電電流はｎ＋領域３４、ｐ＋領域３８、ｎウェル２３を経てｎ＋領域３７、３９を介して（第１電流経路（１）及び第２電流経路（２））接地電圧Ｖｓｓに流れる。このとき、ｐｎ接合ダイオードがｐ＋領域３８とｎウェル２３との間に形成されることによって、ホールディング電圧Ｖｈはｐｎ接合ダイオードのスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）によって増加することになる。
図７は、図６に示す静電気放電保護装置の等価回路である。ここで、ｎウェル２１、ｐ型基板２０及びｎ＋領域３４は、それぞれ第１接合トランジスタＱ１のコレクタ、ベース、及びエミッタを形成する。ｐ＋領域３２、ｎウェル２１、及びｐ型基板２０はそれぞれ第２接合トランジスタＱ２のコレクタ、ベース、及びエミッタを形成する。ｎ＋領域３３、ゲート電極４０、及びｎ＋領域３４はそれぞれＮＭＯＳトランジスタＮ１のドレイン、ゲート、及びソースを形成する。ｐ＋領域３８及びｎウェル２３は第１接合ダイオードＤ１及び第２接合ダイオードＤ２を形成する。すなわち、第１接合ダイオードＤ１はｐ＋領域３８からｎ＋領域３９に流れる第１電流経路（１）に存在するダイオードであり、第２接合ダイオードＤ２はｐ＋領域３８からｎ＋領域３７に流れる第２電流経路（２）に存在するダイオードである。図７において第１抵抗Ｒｎはｎウェル２１の抵抗を示し、第２抵抗Ｒｐ１’はｎ＋領域３１とｐ＋領域３６との間のｐ型基板２０部分に対する抵抗を示し、第３抵抗Ｒｐ２はｐ＋領域３６とｐ＋領域３５との間のｐ型基板２０部分の抵抗を示し、第４抵抗Ｒ１は第１電流経路（１）に存在するｎウェル２３の抵抗を示し、第５抵抗Ｒ２は第２電流経路（２）に存在するｎウェル２３の抵抗を示す。
ｎウェル２３の抵抗の大きさがＲｎｗと仮定すれば、各電流経路の長さがｎウェル２３の長さのおおよそ半分であるから、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさはそれぞれＲｎｗ／２である。第１接合トランジスタＱ１は第１抵抗Ｒｎと接地電圧Ｖｓｓとの間に接続され、第２接合トランジスタＱ２は入出力端子ＤＱと第２抵抗Ｒｐ１’との間に接続され、第１接合トランジスタＱ１のベースは第２接合トランジスタＱ２のコレクタに接続され、第２接合トランジスタＱ２のベースは第１接合トランジスタＱ１のコレクタに接続される。ＮＭＯＳトランジスタＮ１は第１接合トランジスタＱ１と並列に接続され、ゲートには接地電圧が印加される。第１抵抗Ｒｎは入出力端子ＤＱに接続され、第２抵抗Ｒｐ１’は第３抵抗Ｒｐ２と直列に接続され、第３抵抗Ｒｐ２は接地電圧に接続される。
図７のシリコン制御整流器の動作は、図４及び図５において説明した動作と基本的に類似する。しかし、第２抵抗Ｒｐ１’の大きさは図６で説明したようにｎウェル２２により図４の抵抗Ｒｐ１の大きさより大きく、第３抵抗Ｒｐ２が第２抵抗Ｒｐ１’と直列に接続されているので、第１接合トランジスタＱ１のベースと接地電圧Ｖｓｓとの間の抵抗が大きくなってトリガ電圧Ｖｔが低くなる。また、ｎウェル２２により第１接合トランジスタＱ１のエミッタ領域が拡張されて第１接合トランジスタＱ１の電流利得が増加するので、トリガ電圧は効果的に低くなる。また、ＮＭＯＳトランジスタＮ１及び第１接合トランジスタＱ１と接地電圧Ｖｓｓとの間に、第１ダイオードＤ１と第４抵抗Ｒ１が２ダイオードＤ２と第５抵抗Ｒ２と並列に接続されている。したがって、第１ダイオードＤ１及び第２ダイオードＤ２と第４抵抗Ｒ１及び第５抵抗Ｒ２の存在によりホールディング電圧が高くなる。
しかし、図６及び図７の静電気放電保護装置は、第１ダイオードＤ１及び第２ダイオードＤ２の追加によってトリガ電圧Ｖｔは多少増加されるという短所を有するとともに、抵抗第４抵抗Ｒ１及び第５抵抗Ｒ２が並列に接続されているので、抵抗の大きさが小さく、ホールディング電圧Ｖｈも充分増加できないという短所を有する。
図８は本発明の他の実施形態による静電気放電保護装置の構造を示す図である。図８に示す領域間のレイアウトの接続関係は、上記の図６の関係と類似する。しかし、図６ではｎ＋領域３７が接地電圧Ｖｓｓとゲート電極４０に接続されているのに対して、図８ではｎ＋領域３４とｐ＋領域３８に接続されている。
したがって、図８において第１電流経路（１）及び第３電流経路（３）（図中では丸３と表記）は電流が放電できる経路を示す。しかし、少なくとも第３電流経路（３）は図６に示すシリコン制御整流器で定義された電流経路と異なる。図６の静電気放電保護回路のように、シリコン制御整流器がマルチフィンガー構造に形成された場合、図８のｐ＋領域３６は各フィンガーを接続することができるが、シリコン制御整流器がマルチフィンガー構造を有しなければ省略することもできる。
図８の静電気放電保護装置の動作は、図３及び図６において説明した動作に類似する。すなわち、入出力端子ＤＱにトリガ電圧Ｖｔ以下の電圧が印加されると、静電気放電保護装置は高いインピーダンスによって電流をほとんど流さないが、静電気の発生によってトリガ電圧以上の電圧が印加されると、電流は半導体装置の内部回路と構成要素を保護するために流れる。また、スナップバックによって入出力端子ＤＱの電圧が減少し、入出力端子ＤＱの電圧がホールディング電圧Ｖｈになると、静電気放電保護装置は多くの電流を放電する。
ｎウェル２２は、図６で説明したように、前記トリガ電圧Ｖｔを減少させるためのものである。ｎウェル２３及びｎウェル２３に形成されたｐ＋領域３８とｎ＋領域３７、３９はホールディング電圧Ｖｈを増加させ、トリガ電圧Ｖｔを減少させる。すなわち、上記過程により発生した電流はｎ＋領域３４を介してｎ＋領域３７及びｐ＋領域３８で流れる。このとき、流れる電流が小さければｎ＋領域３７、ｎウェル２３、及びｎ＋領域３９を介して第３電流経路（３）に電流が流れてトリガ電圧Ｖｔを減少させる。すなわち、流れる電流が小さい場合には電流がｐｎ接合を通さずに流れるからトリガ電圧Ｖｔは減少する。また、流れる電流が大きくなると、電流はｐ＋領域３８、ｎウェル２３、及びｎ＋領域３９を介して第１電流経路（１）に電流が流れてｐ＋領域３８とｎウェル２３との間のｐｎ接合によってホールディング電圧は増加する。
したがって、図６に示す静電気放電保護回路の場合には、放電電流がｎ＋領域３４とｐ＋領域３８及びｎウェル２３を経てｎ＋領域３７、３９を介して（第１電流経路（１）及び第２電流経路（２））接地電圧に流れて、ｐ＋領域３８とｎウェル２３との間のｐｎ接合を通過しなければならない。結果的に、ホールディング電圧は増加したが、トリガ電圧Ｖｔまでも多少増加させた結果を生じた。しかし、図８に示す静電気放電保護回路の場合、放電電流がｐｎ接合を通さずに第３電流経路（３）を介して電流が流れる。したがって、流れる電流が小さい場合、トリガ電圧Ｖｔを減少させることができ、流れる電流が大きい場合にはｐｎ接合を介して第１電流経路（１）に電流が流れるからホールディング電圧Ｖｈを増加させることができる。
図９は、図８の静電気放電保護装置の等価回路である。第２接合ダイオードＤ２と第５抵抗Ｒ２が並列抵抗Ｒ３に代替したことを除けば図７と構成及び動作は類似する。ここで、ｎウェル２１、ｐ型基板２０、及びｎ＋領域３４はそれぞれ第１接合トランジスタＱ１のコレクタ、ベース、エミッタを形成する。ｐ＋領域３２、ｎウェル２１、及びｐ型基板２０はそれぞれ第２接合トランジスタＱ２のコレクタ、ベース、エミッタを形成する。ｎ＋領域３３、ゲート電極４０、及びｎ＋領域３４はそれぞれＮＭＯＳトランジスタＮ１のドレイン、ゲート、ソースを形成する。ｐ＋領域３８とｎウェル２３は第１接合ダイオードＤ１を形成する。
図９において第１抵抗Ｒｎはｎウェル２１の抵抗を、第２抵抗Ｒｐ１’はｎ＋領域３１とｐ＋領域３６との間のｐ型基板２０部分の抵抗を、第３抵抗Ｒｐ２はｐ＋領域３６とｐ＋領域３５との間のｐ型基板２０部分の抵抗を、第４抵抗Ｒ１はｐ＋領域３８とｎ＋領域３９との間に流れる第１電流経路（１）経路に存在するｎウェル２３の抵抗を、並列抵抗Ｒ３はｎ＋領域３７とｎ＋領域３９との間に第３電流経路（３）に存在するｎウェル２３の抵抗をそれぞれ示す。ｎウェル２３の抵抗の大きさがＲｎｗであれば、第４抵抗Ｒ１の大きさはＲｎｗ／２であり、並列抵抗Ｒ３の大きさはＲｎｗである。
図９に示す静電気放電保護装置の動作は、図４、図５、及び図７の動作説明と基本的に類似する。すなわち、静電気発生によって入出力端子ＤＱに印加される電圧がトリガ電圧Ｖｔ以上にあれば電流が流れ始め、ホールディング電圧Ｖｈになると第１接合トランジスタＱ１及び第２接合トランジスタＱ２が多くの電流を放電するのでターンオンされる。
第２抵抗Ｒｐ１’及び第３抵抗Ｒｐ２は、図６の説明と同様にトリガ電圧Ｖｔを減少させる役割をする。
第１接合トランジスタＱ１と接地電圧との間に接続された第１ダイオードＤ１及び第４抵抗Ｒ１と、これらと並列に接続された並列抵抗Ｒ３はトリガ電圧Ｖｔを減少させ、ホールディング電圧Ｖｈを増加させる役割をする。すなわち、図７の静電気放電保護装置の等価回路で電流は、第１ダイオードＤ１及び第２ダイオードＤ２を介して流れて、トリガ電圧Ｖｔが増加する結果を発生した。図９の静電気放電保護装置の等価回路では、電流が小さい場合にダイオードによるトリガ電圧Ｖｔが増加することを防止するために、電流が並列抵抗Ｒ３を介して（図８の第３電流経路（３））流れるように制御されて、トリガ電圧Ｖｔを減少させることができる。電流が大きい場合には、電流が第１ダイオードＤ１と第４抵抗Ｒ１を介して（図８の第１電流経路（１））流れるように制御されて、第１ダイオードＤ１によってホールディング電圧Ｖｈが増加される。また、図７の静電気放電保護装置は大きさがそれぞれＲｎｗ／２である第４抵抗Ｒ１及び第５抵抗Ｒ２が並列に接続されたが、図９ではさらに大きい抵抗値が提供されるのでホールディング電圧Ｖｈが増加する。
図１０は、本発明の実施形態による静電気放電保護装置と従来の静電気放電保護装置の動作結果をシミュレーションしたグラフである。図１０において、（ａ）は図１と同様に従来の接地ゲートＮＭＯＳの動作特性を示し、（ｂ）は図３と同様に従来のシリコン制御整流器の動作特性を示す。対照的に（ｃ）と（ｄ）はそれぞれ図６と図８に示す本発明の静電気放電保護装置の動作特性を示す。
従来のシリコン制御整流器（ｂ）に比べて低いトリガ電圧Ｖｔと高いホールディング電圧Ｖｈを有するシリコン制御整流器を使用して具現した静電気放電保護装置は（ｃ）と（ｄ）によって特性を示す。さらに、上記の本発明の技術を接地ゲートＮＭＯＳに適用する場合（すなわち、低くなったトリガ電圧Ｖｔと高くなったホールディング電圧Ｖｈを有する接地ゲートＮＭＯＳ）にも従来の接地ゲートＮＭＯＳの場合（ａ）よりもより好ましい特性を示すであろう。
図１１は、本発明のさらに他の実施形態による静電気放電保護装置として、マルチフィンガー構造を有するシリコン制御整流器を示す。図１１において各フィンガー（例えば、６１、６２）は図８に示す静電気放電保護装置と同一構造を有する。図示した例において、ｎ＋領域３１とｎウェル２１は共通入出力部としてマージ（ｍｅｒｇｅ）されて、各フィンガー６１、６２はｎ＋領域３１とｎウェル２１を共通に用いる。また、カップリング手段５０はそれぞれのｐ＋領域３６を電気的に接続してフィンガー６１、６２を接続する。カップリング手段５０は、例えば伝導性メタルラインなどとして具現することができる。
図１２は、図１１に示す静電気放電保護装置の等価回路である。各フィンガー６１、６２は図９に示す静電気放電保護装置の等価回路と同一構成を有する。
図１１及び図１２に示す静電気放電保護装置の動作を説明すると、各フィンガー６１、６２は図８及び図９で説明した回路と同様に動作する。
また、１つのフィンガーで降伏現象が発生してｐ型基板２０に電流が流れると、電流のうちの一部がカップリング手段５０を介して降伏現象が発生しないフィンガーのｐ型基板２０に供給される。供給された電流により降伏現象が発生しないフィンガーの第１接合トランジスタＱ１は電流を流すことができ、第１接合トランジスタＱ１を介して流れる電流により降伏現象が発生しないフィンガーの第２接合トランジスタＱ２も電流を流すことができる。よって、電流はますます増加して、接合トランジスタＱ１、Ｑ２はターンオンされて降伏現象が発生しないフィンガーも多くの電流を流すことができる。したがって、２つのフィンガー６１、６２の特性は同一となる。
すなわち、図６の静電気放電保護装置はホールディング電圧を増加させるためにダイオードを追加したが、これによってトリガ電圧までが増加した。しかし、図８の静電気放電保護装置は、電流が小さい場合にはダイオードを通さずに抵抗を介して電流が流れるのでダイオードによるトリガ電圧の増加を防止することができてトリガ電圧を減少する効果を奏する。また電流が大きい場合にはダイオードを介して電流が流れることになる。だから電流が流れる経路の抵抗も増加することになるので、図６に示す静電気放電保護装置に比べて、ホールディング電圧が増加する効果がある。図６、図８及び図１１に示すように、トリガ電圧をさらに減少させるためには、さらなるｎウェル（例えば、図６、図８及び図１１のｎウェル２２）を形成することができる。マルチフィンガーに構成する場合に、カップリング手段（図１１の５０）を備えることによって、各フィンガーが類似の電気的特性を有するように構成される。図１１と図１２では、図８の静電気放電保護装置に対するマルチフィンガー構造を有するシリコン制御整流器の場合を示したが、図６の静電気放電保護装置に対してもマルチフィンガー構造を適用することができることは自明である。
上記では、陽の過渡電圧（ｐｏｓｉｔｉｖｅ ｔｒａｎｓｉｅｎｔ）に対応する静電気放電保護装置について説明したが、陰の過渡電圧（ｎｅｇａｔｉｖｅ ｔｒａｎｓｉｅｎｔ）に対応する静電気放電保護装置の場合にも本発明の技術的思想は同様に適用される。
また、上記の静電気放電保護装置は、シリコン制御整流器を用いて具現したが、他の形態の静電気放電保護装置にも本発明を適用することができる。例えば、図１０で説明したように、図１のような接地ゲートＮＭＯＳ（ＧＧＮＭＯＳ）を用いて具現することができる。すなわち、図１のｎ＋領域１２とｐ＋領域１３との間に、図８に示すｎウェル２３及びｎウェル２３内に形成されたｎ＋領域３７、ｐ＋領域３８、及びｎ＋領域３９を形成し、ｎ＋領域１２はｎ＋領域３７及びｐ＋領域３８に接続し、ｎ＋領域３９及びｐ＋領域１３は接地電圧Ｖｓｓに接続することによって、従来の接地ゲートＮＭＯＳ（ＧＧＮＭＯＳ）よりもトリガ電圧は減少させ、ホールディング電圧は増加させることができる接地ゲートＮＭＯＳを具現することができる。
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
従来の静電気放電保護装置として接地ゲートＮＭＯＳ（ＧＧＮＭＯＳ）の構造を示す図である。 図１の接地ゲートＮＭＯＳ（ＧＧＮＭＯＳ）の等価回路を示す回路図である。 従来の静電気放電保護装置としてシリコン制御整流器ＳＣＲを示す図である。 図３のシリコン制御整流器の等価回路を示す回路図である。 図３及び図４のシリコン制御整流器の動作を示すグラフである。 本発明の一実施形態による静電気放電保護装置を示す図である。 図６の静電気放電保護装置の等価回路を示す回路図である。 本発明の他の実施形態による静電気放電保護装置を示す図である。 図８の静電気放電保護装置の等価回路を示す回路図である。 従来の静電気放電保護装置と本発明の実施形態による静電気放電保護装置との動作特性を比較したグラフである。 本発明のさらに他の実施形態による静電気放電保護装置としてマルチフィンガー構造を有するシリコン制御整流器を示す図である。 図１１の静電気放電保護装置の等価回路を示す回路図である。
符号の説明
２０ ｐ型基板
２１，２２，２３ ｎウェル
３０ 隔離領域
３１，３３，３４，３７，３９ ｎ＋領域
４０ ゲート電極
３２，３５，３６，３８ ｐ＋領域
（１）、（３） 第１電流経路及び第３電流経路
ＤＱ 入出力端子
Ｖｓｓ 接地電圧

Claims (18)

  1. 第１伝導性の基板内に形成される第２伝導性の第１ウェル領域と、
    前記第１ウェル領域内に形成され、入出力端子に接続される第２伝導性の第１領域と、
    前記第２伝導性の第１領域と離隔されて前記第１ウェル領域内に形成され、前記入出力端子に接続される第１伝導性の第１領域と、
    前記第１ウェル領域と前記基板に接触して形成される第２伝導性のブリッジ領域を備える入出力端子部と、
    ゲート電極によって前記ブリッジ領域に区分され、前記基板内に形成される第２伝導性の第２領域と、
    前記第２伝導性の第２領域下の、前記基板内に形成される第２伝導性の第２ウェル領域と、
    前記基板内に形成される第１伝導性の第２領域によって前記第２ウェル領域に区分され、前記基板内に形成される第２伝導性の第３ウェル領域と、
    前記第３ウェル領域内にそれぞれ離隔されて形成される、第２伝導性の第３領域、第１伝導性の第３領域、及び第２伝導性の第４領域と、
    前記第３ウェルの側面に前記第１伝導性の第２領域の反対側の前記基板内に形成される第１伝導性の第４領域を備える電流放電部と、を備え、
    前記基板内に形成されることを特徴とする静電気放電保護装置。
  2. 前記第１伝導性の第３領域と前記第２伝導性の第２領域とは電気的に接続され、
    前記ゲート電極、前記第２伝導性の第３領域及び第４領域、及び前記第１伝導性の第４領域は電源電圧に接続されることを特徴とする請求項１に記載の静電気放電保護装置。
  3. 前記第２伝導性の第２領域及び第３領域と前記第１伝導性の第３領域は電気的に接続され、
    前記ゲート電極、前記第２伝導性の第４領域及び前記第１伝導性の第４領域は電源電圧に接続されることを特徴とする請求項１に記載の静電気放電保護装置。
  4. 前記静電気放電保護装置は、
    前記第２伝導性の第１領域とブリッジ領域とから前記第１伝導性の第１領域を区分するための隔離領域をさらに備えることを特徴とする請求項１に記載の静電気放電保護装置。
  5. 前記静電気放電保護装置は、
    前記第１伝導性の第２領域から前記第２ウェルを区分するための隔離領域と、
    前記第３ウェルから前記第１伝導性の第２領域を区分するための隔離領域と、
    前記第３ウェル内で前記第１伝導性の第３領域から前記第２伝導性の第３領域を区分するための隔離領域と、
    前記第３ウェル内で前記第２伝導性の第４領域から前記第１伝導性の第３領域を区分するための隔離領域と、
    前記第１伝導性の第４領域から前記第２伝導性の第４領域を区分するための隔離領域と、
    をさらに備えることを特徴とする請求項４に記載の静電気放電保護装置。
  6. 第１伝導性の基板内に形成され、第１電流放電部及び第２電流放電部と前記第１電流放電部及び第２電流放電部との間の中間に共通入出力端子部を備え、
    前記共通入出力端子部は、
    前記基板内に形成される第２伝導性の第１ウェル領域と、
    前記第１ウェル領域内に形成され、入出力端子に接続される第２伝導性の第１領域と、
    第２伝導性の第１領域の両側面に離隔されて前記第１ウェル領域内に形成され、前記入出力端子に接続される２つの第１伝導性の第１領域と、
    前記２つの第１伝導性の第１領域のうちのいずれか１つによって前記第２伝導性の第１領域からそれぞれ区分され、前記第１ウェル領域と前記基板に接触して形成される２つのブリッジ領域と、を備え、
    前記第１電流放電部と第２電流放電部のそれぞれは、
    ゲート電極により前記２つのブリッジ領域のうちのいずれか１つにそれぞれ区分され、前記基板内に形成される２つの第２伝導性の第２領域と、
    前記第２伝導性の第２領域下の、前記基板内に形成される第２伝導性の第２ウェル領域と、
    前記基板内に形成される第１伝導性の第２領域により前記第２ウェル領域に区分され、前記基板内に形成される第２伝導性の第３ウェル領域と、
    前記第３ウェル領域内に互いに離隔されて形成される、第２伝導性の第３領域、第１伝導性の第３領域、及び第２伝導性の第４領域と、
    前記第３ウェル領域の側面に前記第１伝導性の第２領域の反対側の前記基板内に形成される第１伝導性の第４領域と、
    前記第１電流放電部及び第２電流放電部の前記第１伝導性の第２領域それぞれを電気的に接続するための接続手段と、
    を備えることを特徴とするマルチフィンガー静電気放電保護装置。
  7. 前記第１電流放電部及び第２電流放電部のそれぞれは、
    前記第１伝導性の第３領域と第２伝導性の第２領域とが電気的に接続され、
    前記ゲート電極、前記第２伝導性の第３領域及び第４領域、及び前記第１伝導性の第４領域が電源電圧に接続されることを特徴とする請求項６に記載のマルチフィンガー静電気放電保護装置。
  8. 前記第１電流放電部及び第２電流放電部のそれぞれは、
    前記第２伝導性の第２領域及び第３領域と前記第１伝導性の第３領域が電気的に接続され、
    前記ゲート電極、前記第２伝導性の第４領域、及び前記第１伝導性の第４領域が電源電圧に接続されることを特徴とする請求項６に記載のマルチフィンガー静電気放電保護装置。
  9. 前記マルチフィンガー静電気放電保護装置は、
    前記２つの第２伝導性の第１領域から前記第１伝導性の第１領域を区分するための隔離領域と、
    前記２つのブリッジ領域それぞれから前記２つの第２伝導性の第１領域それぞれを区分するための隔離領域と、
    をさらに備えることを特徴とする請求項６に記載のマルチフィンガー静電気放電保護装置。
  10. 前記第１電流放電部及び第２電流放電部のそれぞれは、
    前記第１伝導性の第２領域から前記第２ウェル領域を区分するための隔離領域と、
    前記第３ウェル領域から前記第１伝導性の第２領域を区分するための隔離領域と、
    前記第３ウェル領域内で前記第１伝導性の第３領域から前記第２伝導性の第３領域を区分するための隔離領域と、
    前記第３ウェル領域内で前記第２伝導性の第４領域から前記第１伝導性の第３領域を区分するための隔離領域と、
    前記第１伝導性の第４領域から前記第２伝導性の第４領域を区分するための隔離領域と、
    をさらに備えることを特徴とする請求項９に記載のマルチフィンガー静電気放電保護装置。
  11. 第１接合トランジスタと、
    前記第１接合トランジスタのコレクタにベースが接続され、前記第１接合トランジスタのベースにコレクタが接続される第２接合トランジスタと、
    第２接合トランジスタのエミッタに接続される入出力端子と前記第１接合トランジスタのコレクタとの間に接続される第１抵抗と、
    ゲートが電源電圧に接続され、前記第１接合トランジスタのコレクタとベースにそれぞれドレインとソースが接続されるＮＭＯＳトランジスタと、
    前記第２接合トランジスタのコレクタと前記電源電圧との間に直列に接続される第２抵抗及び第３抵抗と、
    前記電源電圧で電流を放電するために前記ＮＭＯＳトランジスタのソースと前記第１接合トランジスタのエミッタに共通に並列に接続される第１電流放電経路及び第２電流放電経路を備える等価回路とを有し、半導体基板内において製造されることを特徴とする静電気放電保護装置。
  12. 前記第１電流放電経路は、
    第４抵抗と、
    前記第４抵抗と直列に接続される第１接合ダイオードと、
    を備えることを特徴とする請求項１１に記載の静電気放電保護装置。
  13. 前記第２電流放電経路は、
    第５抵抗と、
    前記第５抵抗と直列に接続される第２接合ダイオードと、
    を備えることを特徴とする請求項１２に記載の静電気放電保護装置。
  14. 前記第２電流放電経路は、
    並列抵抗を備えることを特徴とする請求項１２に記載の静電気放電保護装置。
  15. 第１電流放電部及び第２電流放電部、及び前記第１電流放電部及び第２電流放電部に接続される共通入出力端子を備える等価回路を有して半導体基板内に製造され、
    前記第１電流放電部及び第２電流放電部のそれぞれは、
    第１接合トランジスタと、
    前記第１接合トランジスタのコレクタにベースが接続され、前記第１接合トランジスタのベースにコレクタが接続される第２接合トランジスタと、
    第２接合トランジスタのエミッタに接続される前記入出力端子と前記第１接合トランジスタのコレクタとの間に接続される第１抵抗と、
    ゲートが電源電圧に接続され、前記第１接合トランジスタのコレクタとベースにそれぞれドレインとソースが接続されるＮＭＯＳトランジスタと、
    前記第２接合トランジスタのコレクタと前記電源電圧との間に直列に接続される第２抵抗及び第３抵抗と、
    前記電源電圧に電流を放電するために前記ＮＭＯＳトランジスタのソースと前記第１接合トランジスタのエミッタに共通に並列に接続される第１電流放電経路及び第２電流放電経路と、
    前記第１電流放電部及び第２電流放電部で前記第２抵抗及び第３抵抗間を電気的に接続する接続手段と、
    を備えることを特徴とするマルチフィンガー静電気放電保護装置。
  16. 前記第１電流放電経路は、
    第４抵抗と、
    前記第４抵抗と直列に接続される第１接合ダイオードと、
    を備えることを特徴とする請求項１５に記載のマルチフィンガー静電気放電保護装置。
  17. 前記第２電流放電経路は、
    第５抵抗と、
    前記第５抵抗と直列に接続される第２接合ダイオードと、
    を備えることを特徴とする請求項１６に記載のマルチフィンガー静電気放電保護装置。
  18. 前記第２電流放電経路は、
    並列抵抗を備えることを特徴とする請求項１６に記載のマルチフィンガー静電気放電保護装置。
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