CN105244349B - 静电保护电路 - Google Patents
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Abstract
本发明公开了一种静电保护电路，静电保护电路包括P型LDMOS器件，P型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅；在体区中形成有由P+区组成的源区和由N+区组成的体区引出区；在漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散区；源区和体区引出区都连接到静电进入端，多晶硅栅、漏端P+扩散区和漏端N+扩散区都接地。本发明通过在P型LDMOS器件的漂移区增加一个N+区，能够在静电泄放过程中形成寄生PNP和NPN三极管组成的正反馈结构，从而能够提高泄流能力，同时能降低骤回电压并实现骤回电压的灵活调节以及能使触发电压保持不变。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种静电保护电路。
背景技术
如图1所示，是静电保护电路的应用电路图；静电保护电路102设置在输入输出焊垫101和地之间，当输入输出焊垫101中出现静电时静电保护电路102被触发并对静电进行泄放，从而实现对内部电路103的保护。
如图2所示，是现有静电保护电路的剖面结构示意图；图2所示电路采用高压PLDMOS结构，在P型半导体衬底如硅衬底201上形成有N型埋层202，在N型埋层202中形成有由高压N阱组成的体区203和由高压P阱组成的漂移区204，栅介质层如栅氧化层206和多晶硅栅207覆盖在体区203表面并延伸到漂移区204表面。形成于体区203中的P+区组成的源区208和多晶硅栅207的第一侧面自对准，形成于体区203中的P+区组成体区引出区210，源区208和体区引出区210之间隔离有场氧化层205。在漂移区204中形成有由P+区组成的漏端P+扩散区209，漏端P+扩散区209和多晶硅栅207之间相隔一定距离且隔离有一个场氧化层205。源区208、体区引出区210和多晶硅栅都连接到静电进入端，漏端P+扩散区209连接到地。
在静电发生下，静电释放(ESD)的正电荷从输入输出焊垫101进入静电保护电路102的源区208和高压N阱即体区203后，抬高高压N阱203的电位，由体区203和漂移区204组成的PN结发生雪崩击穿，击穿电流通过高压P阱即漂移区204中接地的P+扩散区即漏端P+扩散区209引出，同时降低高压N阱203的电位，导致此结构中的寄生三极管PNP导通。该三极管是由源区208、体区203和漂移区204组成的横向三极管,这种横向三极管的骤回电压很高，泄流能力较低。
发明内容
本发明所要解决的技术问题是提供一种静电保护电路，能提高泄流能力，能灵活调节骤回电压。
为解决上述技术问题，本发明提供的静电保护电路包括P型LDMOS器件，所述P型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅。
所述体区和所述漂移区都被N型轻掺杂的埋层包围，所述埋层的掺杂浓度小于所述体区的掺杂浓度，所述体区和所述漂移区直接横向接触或通过所述埋层的掺杂区域实现横向接触。
由所述栅介质层和所述多晶硅栅叠加形成栅极结构，所述多晶硅栅覆盖部分所述体区表面且所述多晶硅栅的第二侧面横向延伸到所述漂移区表面。
在所述体区中形成有由P+区组成的源区和由N+区组成的体区引出区，所述源区和所述多晶硅栅的第一侧面自对准，所述体区引出区在横向上比所述源区更加远离所述多晶硅栅的第一侧面。
在所述漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散区，所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔一定距离，在横向上所述漏端P+扩散区和所述多晶硅栅的第二侧面相隔的距离大于等于所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔的距离。
所述源区和所述体区引出区都连接到静电进入端，所述多晶硅栅、所述漏端P+扩散区和所述漏端N+扩散区都接地。
在静电进入端产生静电时，静电电压大于使所述体区和所述漂移区的PN结雪崩击穿的触发电压时所述体区和所述漂移区的PN结产生雪崩击穿，之后所述体区电压降低使由所述源区、所述体区和所述漂移区组成的寄生PNP三极管导通；所述PNP三极管导通后所述漂移区的电压升高到大于等于使所述漂移区和所述漏端N+扩散区的PN结正向导通的正偏电压后使由所述体区、所述漂移区和所述漏端N+扩散区组成的寄生NPN三极管导通，导通的所述寄生PNP三极管和所述寄生NPN三极管形成正反馈以提高泄流能力。
进一步的改进是，所述埋层形成于P型半导体衬底上。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述体区由高压N阱组成，所述漂移区由高压P阱组成。
进一步的改进是，所述源区和所述体区引出区直接横向接触或隔离有场氧化层。
进一步的改进是，所述漏端P+扩散区和所述漏端N+扩散区直接横向接触或隔离有场氧化层。
进一步的改进是，在俯视面上，所述漏端N+扩散区和所述漏端P+扩散区的面积大小比例为1:10到1之间。
进一步的改进是，在俯视面上，所述漏端P+扩散区由一个以上的条状结构的P+区组成，所述漏端N+扩散区由一个以上的条状结构的N+区组成，所述漏端P+扩散区的各条P+区和所述漏端N+扩散区的各条N+区平行相间交替排列。
进一步的改进是，所述静电保护电路由一个所述P型LDMOS器件形成或由2个以上的所述P型LDMOS器件并联形成。
本发明通过在P型LDMOS器件的漂移区增加一个N+区，该N+区和P型掺杂的漂移区组成的PN结能够在静电产生并触发寄生PNP三极管导通时得到正向偏置而导通一个能和寄生PNP三极管形成正反馈的寄生NPN三极管，正反馈能够使得寄生PNP三极管和寄生NPN三极管的电流互相放大，从而能够提高泄流能力，同时能降低骤回电压以及能使触发电压保持不变。
本发明通过调节漏端N+扩散区和所述漏端P+扩散区的面积大小比例，能灵活调节寄生NPN三极管的发射极大小和基极电阻，从而能调节寄生NPN三极管的电流放大倍率(Beta)，而骤回电压和电流放大倍率的改变成反比，漏端N+扩散区和所述漏端P+扩散区的面积大小比例越大、电流放大倍率会越大、骤回电压会越小，所以本发明通过漏端N+扩散区和所述漏端P+扩散区的面积大小比例的调整能灵活调节骤回电压。
另外，本发明通过将漏端P+扩散区设置为由一个以上的条状结构的P+区组成，将漏端N+扩散区设置为由一个以上的条状结构的N+区组成，且将漏端P+扩散区的各条P+区和漏端N+扩散区的各条N+区平行相间交替排列，通过对各条状结构的尺寸设置就能实现对漏端N+扩散区和所述漏端P+扩散区的面积大小比例的调节，能更有效的调节骤回电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是静电保护电路的应用电路图；
图2是现有静电保护电路的剖面结构示意图；
图3是本发明实施例静电保护电路的剖面结构示意图；
图4是本发明实施例静电保护电路的平面版图。
具体实施方式
如图3所示，是本发明实施例静电保护电路的剖面结构示意图；对应于图4所示的平面版图中沿AA虚线处的剖面图。本发明实施例静电保护电路包括P型LDMOS器件，所述P型LDMOS器件包括：N型轻掺杂的体区3，P型轻掺杂的漂移区4，栅介质层如栅氧化层6，多晶硅栅7。
所述体区3和所述漂移区4都被N型轻掺杂的埋层2包围，所述埋层2的掺杂浓度小于所述体区3的掺杂浓度，所述体区3和所述漂移区4直接横向接触或通过所述埋层2的掺杂区域实现横向接触，图3中所述体区3和所述漂移区4之间间隔有所述埋层2。
由所述栅介质层6和所述多晶硅栅7叠加形成栅极结构，所述多晶硅栅7覆盖部分所述体区3表面且所述多晶硅栅7的第二侧面横向延伸到所述漂移区4表面。
在所述体区3中形成有由P+区组成的源区8和由N+区组成的体区引出区9，所述源区8和所述多晶硅栅7的第一侧面自对准，所述体区引出区9在横向上比所述源区8更加远离所述多晶硅栅7的第一侧面。
在所述漂移区4中形成有由P+区组成的漏端P+扩散区10和由N+区组成的漏端N+扩散区11，所述漏端N+扩散区11和所述多晶硅栅7的第二侧面相隔一定距离。在横向上所述漏端P+扩散区10和所述多晶硅栅7的第二侧面相隔的距离大于等于所述漏端N+扩散区11和所述多晶硅栅7的第二侧面相隔的距离；如图4中虚线圈100所示区域中为所述漏端P+扩散区10的凸出部分，该凸出部分的所述漏端P+扩散区10和所述多晶硅栅7的第二侧面相隔的距离即横向距离等于所述漏端N+扩散区11和所述多晶硅栅7的第二侧面相隔的横向距离；所述漏端P+扩散区10其它区域和所述多晶硅栅7的第二侧面相隔的横向距离大于所述漏端N+扩散区11和所述多晶硅栅7的第二侧面相隔的横向距离。
所述源区8和所述体区引出区9都连接到静电进入端，所述多晶硅栅7、所述漏端P+扩散区10和所述漏端N+扩散区11都接地。
在静电进入端产生静电时，静电电压大于使所述体区3和所述漂移区4的PN结雪崩击穿的触发电压时所述体区3和所述漂移区4的PN结产生雪崩击穿，之后所述体区3电压降低使由所述源区8、所述体区3和所述漂移区4组成的寄生PNP三极管导通；所述PNP三极管导通后所述漂移区4的电压升高到大于等于使所述漂移区4和所述漏端N+扩散区11的PN结正向导通的正偏电压后使由所述体区3、所述漂移区4和所述漏端N+扩散区11组成的寄生NPN三极管导通，导通的所述寄生PNP三极管和所述寄生NPN三极管形成正反馈以提高泄流能力。
较佳选择为，所述埋层2形成于P型半导体衬底如硅衬底1上。所述体区3由高压N阱组成，所述漂移区4由高压P阱组成。
所述源区8和所述体区引出区9直接横向接触或隔离有场氧化层5。场氧化层5为浅沟槽隔离场氧(STI)或局部场氧(LOCOS)。
所述漏端P+扩散区10和所述漏端N+扩散区11直接横向接触或隔离有场氧化层5。
如图4所示，在俯视面上，所述漏端N+扩散区11和所述漏端P+扩散区10的面积大小比例为1:10到1之间。
在俯视面上，所述漏端P+扩散区10由一个以上的条状结构的P+区组成，所述漏端N+扩散区11由一个以上的条状结构的N+区组成，所述漏端P+扩散区10的各条P+区和所述漏端N+扩散区11的各条N+区平行相间交替排列。
所述静电保护电路由一个所述P型LDMOS器件形成或由2个以上的所述P型LDMOS器件并联形成。
由图3可以看出，所述寄生NPN三极管的集电区3作为所述寄生PNP三极管的基区3，当所述寄生NPN三极管的集电区3的电流增加后也即所述寄生PNP三极管的基区3电流增加后，这会放大所述寄生PNP三极管的电流；所述寄生PNP三极管的集电区4作为所述寄生NPN三极管的基区4，当所述寄生PNP三极管的集电区4的电流增加后也即所述寄生NPN三极管的基区4电流增加后，这会放大所述寄生NPN三极管的电流，所以实现了正反馈。这种正反馈结构大大提高了泄流能力，同时骤回电压会降低，还能保持触发电压和现有器件相同。
本发明实施例通过对漏端P+扩散区10和漏端N+扩散区11的长度和距离包括和多晶硅栅7之间的距离可有效的调节LDMOS结构的触发电压和骤回电压，有利于保护住内部电路不受静电损伤，有利于提高此静电保护器件的泄流能力。本发明实施例器件结构能运用于BCD工艺的高压端口的静电保护应用上。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (9)
1.一种静电保护电路，其特征在于，静电保护电路包括P型LDMOS器件，所述P型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅；
所述体区和所述漂移区都被N型轻掺杂的埋层包围，所述埋层的掺杂浓度小于所述体区的掺杂浓度，所述体区和所述漂移区直接横向接触或通过所述埋层的掺杂区域实现横向接触；
由所述栅介质层和所述多晶硅栅叠加形成栅极结构，所述多晶硅栅覆盖部分所述体区表面且所述多晶硅栅的第二侧面横向延伸到所述漂移区表面；
在所述体区中形成有由P+区组成的源区和由N+区组成的体区引出区，所述源区和所述多晶硅栅的第一侧面自对准，所述体区引出区在横向上比所述源区更加远离所述多晶硅栅的第一侧面；
在所述漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散区，所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔一定距离，在横向上所述漏端P+扩散区和所述多晶硅栅的第二侧面相隔的距离大于等于所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔的距离；
所述源区和所述体区引出区都连接到静电进入端，所述多晶硅栅、所述漏端P+扩散区和所述漏端N+扩散区都接地；
在静电进入端产生静电时，静电电压大于使所述体区和所述漂移区的PN结雪崩击穿的触发电压时所述体区和所述漂移区的PN结产生雪崩击穿，之后所述体区电压降低使由所述源区、所述体区和所述漂移区组成的寄生PNP三极管导通；所述PNP三极管导通后所述漂移区的电压升高到大于等于使所述漂移区和所述漏端N+扩散区的PN结正向导通的正偏电压后使由所述体区、所述漂移区和所述漏端N+扩散区组成的寄生NPN三极管导通，导通的所述寄生PNP三极管和所述寄生NPN三极管形成正反馈以提高泄流能力。
2.如权利要求1所述的静电保护电路，其特征在于：所述埋层形成于P型半导体衬底上。
3.如权利要求2所述的静电保护电路，其特征在于：所述半导体衬底为硅衬底。
4.如权利要求1所述的静电保护电路，其特征在于：所述体区由高压N阱组成，所述漂移区由高压P阱组成。
5.如权利要求1所述的静电保护电路，其特征在于：所述源区和所述体区引出区直接横向接触或隔离有场氧化层。
6.如权利要求1所述的静电保护电路，其特征在于：所述漏端P+扩散区和所述漏端N+扩散区直接横向接触或隔离有场氧化层。
7.如权利要求1所述的静电保护电路，其特征在于：在俯视面上，所述漏端N+扩散区和所述漏端P+扩散区的面积大小比例为1:10到1之间。
8.如权利要求1或7所述的静电保护电路，其特征在于：在俯视面上，所述漏端P+扩散区由一个以上的条状结构的P+区组成，所述漏端N+扩散区由一个以上的条状结构的N+区组成，所述漏端P+扩散区的各条P+区和所述漏端N+扩散区的各条N+区平行相间交替排列。
9.如权利要求1所述的静电保护电路，其特征在于：所述静电保护电路由一个所述P型LDMOS器件形成或由2个以上的所述P型LDMOS器件并联形成。
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