CN104253123B - 静电放电保护结构 - Google Patents
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Abstract
一种静电放电保护结构，包括：位于衬底内的阱区，阱区内具有第一导电类型的掺杂离子，阱区与接地端电连接；位于衬底内的第二掺杂区，第二掺杂区位于阱区表面，第二掺杂区内具有第二导电类型的掺杂离子，第二掺杂区的掺杂浓度高于阱区的掺杂浓度；位于衬底内的第一掺杂区，第一掺杂区位于第二掺杂区表面，且第一掺杂区的表面与衬底表面齐平，第一掺杂区内具有第一导电类型的掺杂离子，第一掺杂区与静电放电输入端电连接，第一掺杂区的掺杂浓度高于第二掺杂区的掺杂浓度，且第一掺杂区和第二掺杂区之间的掺杂浓度差小于第二掺杂区和阱区之间的掺杂浓度差。该静电放电保护结构的击穿电压低，保护能力提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电（ESD，Electrostatic Discharge）保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路、可控硅（Silicon Controlled Rectifier，SCR）保护电路、横向扩散场效应晶体管（Laterally Diffused MOS，LDMOS）保护电路等。
图1是现有的栅接地的N型场效应晶体管保护结构的剖面结构示意图，包括：衬底10；位于衬底10内的P型阱区11；位于P型阱区11表面的栅极结构12；位于栅极结构12两侧的P型阱区11内的N型的源极13和N型的漏极14。所述N型源极13、P型阱区11和N型漏极14构成一寄生NPN三极管；其中，所述源极13为寄生三极管的发射极，所述漏极14为寄生三极管的集电极，所述阱区11为寄生三极管的基区；所述源极13、阱区11和栅极结构12的栅极接地，外部电路的静电电压输入漏极14，所述外部电路与芯片内部电路电连接，用于驱动芯片内部电路工作。
请参考图1和图2，图2是现有技术中的栅接地的N型场效应晶体管的漏极电流和漏极电压的I/V特性图。所述N型漏极14、P型阱区11和N型源极13构成的NPN三极管，当漏极14输入的漏极电压（即静电电压）持续升高，直至达到所述NPN三极管的击穿电压Vt（triggervoltage）时，由所述N型漏极14、P型阱区11和N型源极13构成的NPN三极管导通，在N型漏极14产生击穿电流It，使积累于N型漏极14的静电电荷能够自N型源极13流走，即静电电流通过栅接地的N型场效应晶体管进行放电；当漏极电压下降至保持电压Vh（holding voltage）时，漏极电流达到Ih；之后，所述栅接地的N型场效应晶体管的沟道区进入低阻状态，直至静电电荷完全释放，从而保护芯片内部电路不会受到静电损伤。
然而，随着半导体技术的发展，半导体器件的尺寸不断缩小，使芯片的能耗不断降低，其工作电压不断下降，而现有的栅接地的N型场效应晶体管的击穿电压过高，已无法保护低工作电压的芯片或半导体器件免受静电损伤。
发明内容
本发明解决的问题是提供一种静电放电保护结构，所述静电放电保护结构的击穿电压降低，提高所述静电放电保护结构的保护能力。
为解决上述问题，本发明提供一种静电放电保护结构，包括：衬底；位于衬底内的阱区，所述阱区内具有第一导电类型的掺杂离子，所述阱区与接地端电连接；位于衬底内的第二掺杂区，所述第二掺杂区位于阱区表面，所述第二掺杂区内具有第二导电类型的掺杂离子，所述第二掺杂区的掺杂浓度高于阱区的掺杂浓度；位于衬底内的第一掺杂区，所述第一掺杂区位于第二掺杂区表面，且第一掺杂区的表面与衬底表面齐平，所述第一掺杂区内具有第一导电类型的掺杂离子，所述第一掺杂区与静电放电输入端电连接，所述第一掺杂区的掺杂浓度高于第二掺杂区的掺杂浓度，且第一掺杂区和第二掺杂区之间的掺杂浓度差小于第二掺杂区和阱区之间的掺杂浓度差；位于衬底内的隔离结构，所述隔离结构包围所述第一掺杂区和第二掺杂区，且所述隔离结构的底部低于第二掺杂区底部、或与第二掺杂区底部齐平。
可选的，所述第二掺杂区内掺杂离子的浓度为6E13原子/平方厘米～6E14原子/平方厘米，所述第一掺杂区内掺杂离子的浓度为1E15原子/平方厘米～1E16原子/平方厘米，所述阱区内掺杂离子的浓度为1E12原子/平方厘米～1E13原子/平方厘米。
可选的，所述第一掺杂区的深度约为80纳米～120纳米，所述第二掺杂区底部到第一掺杂区底部的距离为20纳米～50纳米。
可选的，还包括：位于衬底内的第三掺杂区，所述第三掺杂区位于阱区表面，所述第三掺杂区内具有第一导电类型的掺杂离子，所述第三掺杂区通过隔离结构与第一掺杂区和第二掺杂区电隔离，所述第三掺杂区的掺杂浓度大于阱区的掺杂浓度。
可选的，所述第三掺杂区与第一掺杂区相邻，并通过隔离结构相互电隔离，所述接地端与第三掺杂区电连接。
可选的，所述第三掺杂区的表面与衬底表面齐平，所述第三掺杂区的掺杂浓度和第一掺杂区的掺杂浓度相同，所述第三掺杂区的深度和第一掺杂区的深度相同。
可选的，所述第一掺杂区和第三掺杂区位于衬底表面的图形为形状相同的两个矩形，所述两个矩形平行排列。
可选的，所述第一掺杂区投影于衬底表面的图形位于所述第二掺杂区投影于衬底表面的图形范围内。
可选的，所述阱区与所述第二掺杂区整个底部相接触。
可选的，所述第二掺杂区的一部分底部与阱区相接触、另一部分底部与衬底相接触。
可选的，所述第一掺杂区的导电类型为N型，所述第二掺杂区的导电类型为P型，所述阱区的导电类型为N型，所述第一掺杂区、第二掺杂区和阱区构成垂直于衬底表面方向的NPN双极结型晶体管。
可选的，所述第二掺杂区内的掺杂离子包括硼离子或铟离子，所述第一掺杂区的掺杂离子包括磷离子或砷离子，所述阱区的掺杂离子包括磷离子或砷离子。
可选的，所述第一掺杂区的导电类型为P型，所述第二掺杂区的导电类型为N型，所述阱区的导电类型为P型，所述第一掺杂区、第二掺杂区和阱区构成垂直于衬底表面方向的PNP双极结型晶体管。
与现有技术相比，本发明的技术方案具有以下优点：
衬底内具有阱区，第二掺杂区位于阱区表面，第一掺杂区位于第二掺杂区表面，阱区和第一掺杂区内具有第一导电类型的掺杂离子，第二掺杂区内具有第二导电类型的掺杂离子。所述第一掺杂区与静电放电输入端电连接，所述阱区与接地端电连接，则所述静电放电输入端与接地端之间的第一掺杂区、第二掺杂区和阱区构成与衬底表面垂直的双极结型晶体管。其中，所述第二掺杂区的掺杂浓度低于第一掺杂区的掺杂浓度，且第一掺杂区和第二掺杂区之间的掺杂浓度差小于第二掺杂区和阱区之间的掺杂浓度差，第一掺杂区和第二掺杂区之间击穿电压较小，能够使所述双极结型晶体管的击穿电压也相应较小，从而满足保护低工作电压的芯片或半导体器件的技术需求。此外，由静电放电输入端流入、并从接地端流出的静电电流方向与衬底表面垂直，并流向阱区底部，由于衬底的散热能力好，能够消除因电荷积聚引起的热量聚集，避免了所述静电放电结构因为过热而烧毁，提高了保护能力和安全性。
进一步，所述第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，电荷自第一掺杂区向第二掺杂区迁移，直至第一掺杂区和第二掺杂区击穿，因此，所述第一掺杂区和第二掺杂区之间的击穿电压主要由第二掺杂区的掺杂浓度决定；由于第一掺杂区和第二掺杂区之间的掺杂浓度差较小，因此所述第一掺杂区和第二掺杂区之间的击穿电压较小，使第一掺杂区、第二掺杂区和阱区构成的双极结型晶体管击穿电压较小；尤其是当所述第一掺杂区内掺杂离子的浓度为1E15原子/平方厘米～1E16原子/平方厘米，第二掺杂区内掺杂离子的浓度为6E13原子/平方厘米～6E14原子/平方厘米时，能够使所述双极结型晶体管击穿电压降低至4.0伏～4.5伏，能够满足保护低工作电压芯片或半导体器件的要求。
进一步，所述第一掺杂区投影于衬底表面的图形位于所述第二掺杂区投影于衬底表面的图形范围内，则自第一掺杂区向第二掺杂区迁移的静电电荷能够完全进入第二掺杂区内，避免静电电荷向阱区或半导体衬底内扩散而形成漏电流，因此所述静电放电保护结构的保护能力更佳。
附图说明
图1是现有的栅接地的N型场效应晶体管保护结构的剖面结构示意图；
图2是现有技术中的栅接地的N型场效应晶体管的漏极电流和漏极电压的I/V特性图；
图3至图7是本发明的实施例的静电放电保护结构的示意图；
图8是现有晶体管的栅极电流和栅极电压的I/V特性图。
具体实施方式
如背景技术所述，现有的静电放电保护结构的击穿电压过高，无法满足保护低工作电压芯片或器件的技术需求。
现有的栅接地的N型场效应晶体管击穿电压Vt通常为5.8V。随着芯片或半导体器件的尺寸减小，其工作电压也相应降低，能够对芯片或半导体器件造成损伤的电压也相应降低。以工作电压降低至1.2V的晶体管为例，请参考图8，为所述工作电压为1.2V的晶体管栅极电流和栅极电压的I/V特性图，由于所述晶体管的尺寸缩小，晶体管中的栅氧化层的厚度也相应降低，导致所述晶体管中的栅氧化层的击穿电压Vb（breakdown voltage）降低至5.9V，当栅极电压持续升高时，载流子隧穿栅氧化层产生的栅极电流也相应升高，当栅极电压升高至5.9V时，晶体管的栅氧化层被击穿，则栅极和衬底之间呈负阻状态，使栅极电流持续增大，而栅极电压相应降低。由于所述栅氧化层的击穿电压与栅接地的N型场效应晶体管的击穿电压Vt接近，当静电电压能够击穿栅接地的N型场效应晶体管时，容易造成所述晶体管的栅氧化层也同时被击穿，则所述晶体管失效，所述静电放电保护结构失去保护能力。因此，随着芯片与半导体器件的尺寸减小、集成度提高，现有的静电放电保护结构已不满足技术发展的需求。
而且，请继续参考图1和图2，开启栅接地的N型场效应晶体管的击穿电压Vt由漏区14与阱区11之间的击穿电压决定；所述漏区14与阱区11之间的击穿电压由漏区14与阱区11的掺杂浓度差决定，当漏区14与阱区11的掺杂浓度差越大，漏区14与阱区11之间的击穿电压越大。然而，由于场效应晶体管的源区13、漏区14为重掺杂区，而阱区11为轻掺杂区，因此源区13和阱区11之间、或漏区14和阱区11之间的掺杂浓度差较大，导致所述栅接地的N型场效应晶体管的击穿电压无法降低；因此栅接地的N型场效应晶体管的静电放电保护能力不能满足技术发展的需求。
此外，请继续参考图1和图2，当静电电压升高至开启所述栅接地的N型场效应晶体管的沟道区并进行放电时，受到漏极电流驱动的静电电荷容易积聚在沟道区内，造成沟道区发生热量聚集，容易导致所述栅接地的N型场效应晶体管被烧毁，使所述静电放电结构失效，其保护能力有限。
本发明的发明人提出了一种由垂直双极结型晶体管（Vertical BipolarJunction Transistor）构成的静电放电保护结构：衬底内具有阱区，第二掺杂区位于阱区表面，第一掺杂区位于第二掺杂区表面，阱区和第一掺杂区内具有第一导电类型的掺杂离子，第二掺杂区内具有第二导电类型的掺杂离子。所述第一掺杂区与静电放电输入端电连接，所述阱区与接地端电连接，则所述静电放电输入端与接地端之间的第一掺杂区、第二掺杂区和阱区构成与衬底表面垂直的双极结型晶体管（BJT）。其中，由于第一掺杂区和第二掺杂区之间的掺杂浓度差小于第二掺杂区和阱区之间的掺杂浓度差，第一掺杂区和第二掺杂区之间的掺杂浓度差较小，第一掺杂区和第二掺杂区之间击穿电压较小，因此所述双极结型晶体管的击穿电压也相应较小，能够满足保护低工作电压的芯片或半导体器件的技术需求。此外，由静电放电输入端流入、并从接地端流出的静电电流方向与衬底表面垂直，并流向阱区底部的衬底，由于衬底的散热能力好，能够消除因此电荷积聚而热量聚集，避免了所述静电放电结构因为过热而烧毁，提高了保护能力和安全性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图7是本发明的实施例的静电放电保护结构的示意图。
请参考图3，图3是本实施例的静电放电保护结构的剖面结构示意图，包括：
衬底200；
位于衬底200内的阱区204，所述阱区204内具有第一导电类型的掺杂离子，所述阱区204与接地端电连接；
位于衬底200内的第二掺杂区203，所述第二掺杂区203位于阱区204表面，所述第二掺杂区203内具有第二导电类型的掺杂离子，所述第二掺杂区203的掺杂浓度高于阱区200的掺杂浓度；
位于衬底内的第一掺杂区202，所述第一掺杂区202位于第二掺杂区202表面，且第一掺杂区202的表面与衬底200表面齐平，所述第一掺杂区202内具有第一导电类型的掺杂离子，所述第一掺杂区202与静电放电输入端电连接，所述第一掺杂区202的掺杂浓度高于第二掺杂区203的掺杂浓度，且第一掺杂区202和第二掺杂区203之间的掺杂浓度差小于第二掺杂区203和阱区204之间的掺杂浓度差；
位于衬底200内的隔离结构201，所述隔离结构201包围所述第一掺杂区202和第二掺杂区203，且所述隔离结构201的底部低于第二掺杂区203底部、或与第二掺杂区203底部齐平。
所述衬底200为硅衬底、锗衬底、绝缘体上硅衬底、硅锗衬底或碳化硅衬底，所述衬底200内具有轻掺杂的N型或P型离子。在本实施例中，所述衬底200为P型硅衬底，即硅衬底内轻掺杂有硼（B）离子或铟（In）离子。
所述隔离结构201用于将第一掺杂区202和第二掺杂区203与衬底200内除第一掺杂区202和第二掺杂区203以外的区域相互隔离。在本实施例中，所述隔离结构201为浅沟槽隔离结构（STI），材料为氧化硅，所述隔离结构201的深度大于或等于第一掺杂区202和第二掺杂区203的总深度，以保证第一掺杂区202和第二掺杂区203与衬底200其他区域电隔离，阱区204仅能够与第二掺杂区203底部接触，使静电放电输入端积累的静电电荷能够以垂直于衬底200表面的方向进入阱区204，保证静电放电保护结构的保护能力；在本实施例中，所述阱区204与所述第二掺杂区203整个底部相接触，则静电电荷完全进入阱区204并自接地端流走。在其他实施例中，所述第二掺杂区的一部分底部与阱区相接触、另一部分底部与衬底相接触。此外，本实施例中，所述第一掺杂区204表面与衬底200表面齐平，与第一掺杂区202重叠设置的第二掺杂区203仅与第一掺杂区204的底部相接触，则所述隔离结构201将第一掺杂区202和第二掺杂区203与衬底200的其他区域电隔离。
本实施例中，所述第一掺杂区202的导电类型为N型，所述第二掺杂区203的导电类型为P型，所述阱区204的导电类型为N型；所述第一掺杂区204、第二掺杂区203和阱区204构成垂直于衬底200表面方向的NPN双极结型晶体管；所述第二掺杂区203内的掺杂离子包括硼离子或铟离子，所述第一掺杂区的掺杂离子包括磷离子或砷离子，所述阱区的掺杂离子包括磷离子或砷离子；所述第一掺杂区202内掺杂离子的浓度为1E15原子/平方厘米～1E16原子/平方厘米，所述第二掺杂区203内掺杂离子的浓度为6E13原子/平方厘米～6E14原子/平方厘米，所述阱区204内掺杂离子的浓度为1E12原子/平方厘米～1E13原子/平方厘米。
首先，由于第一掺杂区202和第二掺杂区203的导电类型相反，则所述第一掺杂区202和第二掺杂区203构成PN结，且所述PN结的击穿电压由第一掺杂区202和第二掺杂区203的掺杂离子浓度差决定。由于第一掺杂区202和第二掺杂区203皆为重掺杂区，则所述第一掺杂区202和第二掺杂区203之间的掺杂离子浓度差较小，使第一掺杂区202和第二掺杂区203之间的击穿电压较小；相应的，所述第一掺杂区204、第二掺杂区203和阱区204构成的NPN双极结型晶体管的击穿电压较小。在本实施例中，所述NPN双极结型晶体管的击穿电压为4.0伏～4.5伏。
其次，所述第一掺杂区202的深度为80纳米～120纳米，所述第二掺杂区203底部到第一掺杂区202底部的距离为20纳米～50纳米，即第一掺杂区202和第二掺杂区203的总深度为120纳米～170纳米；所述隔离结构201的深度为300纳米～400纳米，所述隔离结构201的深度大于第一掺杂区202和第二掺杂区203的总深度，所述隔离结构201能够使第一掺杂区202和第二掺杂区203与衬底200的其他区域电隔离。
所述第一掺杂区202位于第二掺杂区203表面，则静电电压击穿第一掺杂区202和第二掺杂区203之间的PN结所产生的击穿电流方向与衬底200表面垂直；而所述第一掺杂区202和第二掺杂区203通过隔离结构201与衬底200的其他区域隔离，且所述隔离结构201的深度大于第一掺杂区202和第二掺杂区203的总深度，使所述阱区204仅能够与第二掺杂区203的底部相接处，则所述第二掺杂区203和阱区204之间所产生的电流也与衬底200表面垂直。因此，由静电电压击穿所述双极结型晶体管所产生的击穿电流相对于衬底200表面垂直，且自静电放电输入端流向接地端，即击穿电流的方向自第一掺杂区202向阱区204流动；由于阱区204与衬底200相接触，而衬底200具有优良的散热特性，当静电电荷受到击穿电流驱动而发生迁移时，静电电荷自第一掺杂区202向阱区204移动，电荷较易积聚于阱区204，即使由于电荷积聚而产生热效应，与阱区204相接处的衬底200也能够及时地进行散热；因此，所述垂直于衬底200表面的双极结型晶体管能够防止因电荷积聚而过热烧毁，提高了静电放电保护结构的耐用性和安全性。
再次，所述第一掺杂区202投影于衬底200表面的图形与所述第二掺杂区203投影于衬底200表面的图形重叠。在其他实施例中，所述第一掺杂区投影于衬底表面的图形位于所述第二掺杂区投影于衬底表面的图形范围内，从而保证受到击穿电流驱动的静电电荷能够完全由第一掺杂区202进入第二掺杂区203内，避免漏电流的产生，提高了静电放电保护结构的保护能力和精确度。在本实施例中，所述第一掺杂区202投影于衬底200表面的图形与所述第二掺杂区203投影于衬底200表面的图形重叠。
在其他实施例中，所述第一掺杂区202的导电类型为P型，所述第二掺杂区203的导电类型为N型，所述阱区204的导电类型为P型，衬底为N型衬底；所述第一掺杂区204、第二掺杂区203和阱区204构成垂直于衬底200表面方向的PNP双极结型晶体管。
在另一实施例中，所述衬底内还具有第三掺杂区，所述第三掺杂区与阱区204相接触，所述第三掺杂区为重掺杂区，用于使阱区与接地端电连接，所述重掺杂的第三掺杂区能够降低接地端与阱区之间的接触电阻，提高电连接性能。以下将结合附图进行详细说明。
请参考图4和图5，图5是本实施例的静电放电保护结构的俯视图，图4是图5沿AA’方向的剖面结构示意图。
相较于图3所示的静电放电保护结构，图4和图5的静电放电结构还包括：位于衬底200内的第三掺杂区205，所述第三掺杂区205位于阱区204表面，所述第三掺杂区205内具有第一导电类型的掺杂离子，所述第三掺杂区205通过隔离结构201与第一掺杂区202和第二掺杂区203电隔离，所述第三掺杂区205的掺杂浓度大于阱区204的掺杂浓度，所述接地端与第三掺杂区205电连接。而且，所述第一掺杂区202投影于衬底200表面的图形位于所述第二掺杂区203投影于衬底200表面的图形范围内。
本实施例中，所述第三掺杂区205内的掺杂离子类型为N型，所述第三掺杂区205的导电类型与阱区204相同，且所述第三掺杂区205为重掺杂区，使所述第三掺杂区205用于将阱区204与接地端电连接，以降低阱区204与接地端之间的接触电阻和接触电容；所述第三掺杂区205的深度为80纳米～120纳米，所述第三掺杂区205的掺杂离子浓度为1E15原子/平方厘米～1E16原子/平方厘米。
所述第三掺杂区205的表面与衬底200表面齐平，所述第三掺杂区205与第一掺杂区202相邻，并通过隔离结构201相互电隔离。由于所述第一掺杂区202和第三掺杂区205的表面均与衬底200表面齐平，所述第三掺杂区205的掺杂浓度和第一掺杂区202的掺杂浓度相同，所述第三掺杂区205的深度和第一掺杂区202的深度相同，因此，所述第三掺杂区205和第一掺杂区202在形成所述静电放电保护结构的过程中，能够在同一离子注入工艺过程中形成，其形成工艺得到简化。
在本实施例中，所述第一掺杂区202和第三掺杂区205投影于衬底200表面的图形为形状相同的两个矩形，所述两个矩形平行排列，且两个矩形的长度边界相对设置。
其中，相邻两个矩形之间的距离为b，两个矩形相对平行的长度边界边长为w，两个矩形与长度边界垂直的宽度边界长度均为a；通过调整所述第一掺杂区202和第三掺杂区205投影于衬底200表面的两个矩形的图形、以及相对位置，能够对本实施例的静电放电保护结构的保护能力进行调整；具体的，当提高相邻两个矩形之间的距离为b时，能够提高静电放电保护结构的保持电压Vh（如图2所示），以此满足更广泛的芯片电路设计需求；当提高长度边界长度w，或提高宽度边界长度a，即增大第一掺杂区202和第三掺杂区205位于衬底200表面的图形面积，使允许静电电荷通过的横截面积增大，从而使双极结型晶体管的击穿电流增大，能够使所述静电放电保护结构的放电能力提高，其保护效果更好。
在其他实施例中，所述第一掺杂区和第三掺杂区投影于衬底表面的图形为形状不相同，所述第一掺杂区和第三掺杂区投影于衬底表面的图形能够根据具体的技术需求进行调整，不做过多限制。
需要说明的是，在另一实施例中，请参考图6，与图4所示的静电放电保护结构不同，所述第二掺杂区203的一部分底部与阱区204相接处、另一部分底部与衬底200相接触；由于衬底200为P型硅衬底，所述第二掺杂区203也为P型，当对衬底200施加偏压时，能够使所述第二掺杂区203具有偏压；由于所述第一掺杂区202、第二掺杂区203和阱区204构成垂直于衬底200表面方向的NPN双极结型晶体管，其中，第一掺杂区202为集电极，所述第二掺杂区203为基极，所述阱区204为发射极，因此对所述第二掺杂区203施加偏压即对基极施加偏压，使所述双极结型晶体管的静电放电结构能够针对具体的芯片电路的设计需求。
请参考图7，为采用如图4所述的静电放电保护结构对晶体管器件进行保护的示意图，在图4的基础上，还包括：衬底200还具有器件区II，所述器件区II通过隔离结构201与第一掺杂区202和第二掺杂区203电隔离，且所述阱区204还位于器件区II内；位于所述器件区II的衬底表面的晶体管，所述晶体管包括：位于衬底200表面的栅介质层（未标示），位于栅介质层表面的栅极210，位于栅介质层和栅极210两侧的侧墙（未标示），位于栅极210和侧墙两侧的阱区204内的源区211和漏区212；所述静电放电输入端ESD与第一掺杂区202和栅极210电连接。其中，所述晶体管的工作电压为1.2V，所述栅介质层的击穿电压为5.9V。
所述静电放电输入端用于输入外部电路的电信号，当所述静电放电输入端具有静电电荷累积，且所形成的静电电压足以击穿第一掺杂区202、第二掺杂区203和阱区204构成的双极结型晶体管时，所述静电电荷受到双极结型晶体管内产生的击穿电流的驱动，从与第三掺杂区205电连接的接地端流出；由于本实施例的双极结型晶体管的击穿电压为4.0伏～4.5伏，小于栅介质层的击穿电压，从而避免了晶体管受到静电电压的破坏，保护了芯片或半导体器件。
综上所述，衬底内具有阱区，第二掺杂区位于阱区表面，第一掺杂区位于第二掺杂区表面，阱区和第一掺杂区内具有第一导电类型的掺杂离子，第二掺杂区内具有第二导电类型的掺杂离子。所述第一掺杂区与静电放电输入端电连接，所述阱区与接地端电连接，则所述静电放电输入端与接地端之间的第一掺杂区、第二掺杂区和阱区构成与衬底表面垂直的双极结型晶体管。其中，所述第二掺杂区的掺杂浓度低于第一掺杂区的掺杂浓度，且第一掺杂区和第二掺杂区之间的掺杂浓度差小于第二掺杂区和阱区之间的掺杂浓度差，第一掺杂区和第二掺杂区之间击穿电压较小，能够使所述双极结型晶体管的击穿电压也相应较小，从而满足保护低工作电压的芯片或半导体器件的技术需求。此外，由静电放电输入端流入、并从接地端流出的静电电流方向与衬底表面垂直，并流向阱区底部，由于衬底的散热能力好，能够消除因电荷积聚引起的热量聚集，避免了所述静电放电结构因为过热而烧毁，提高了保护能力和安全性。
进一步，所述第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，电荷自第一掺杂区向第二掺杂区迁移，直至第一掺杂区和第二掺杂区击穿，因此，所述第一掺杂区和第二掺杂区之间的击穿电压主要由第二掺杂区的掺杂浓度决定；由于第一掺杂区和第二掺杂区之间的掺杂浓度差较小，因此所述第一掺杂区和第二掺杂区之间的击穿电压较小，使第一掺杂区、第二掺杂区和阱区构成的双极结型晶体管击穿电压较小；尤其是当所述第一掺杂区内掺杂离子的浓度为1E15原子/平方厘米～1E16原子/平方厘米，第二掺杂区内掺杂离子的浓度为6E13原子/平方厘米～6E14原子/平方厘米时，能够使所述双极结型晶体管击穿电压降低至4.0伏～4.5伏，能够满足保护低工作电压芯片或半导体器件的要求。
进一步，所述第一掺杂区投影于衬底表面的图形位于所述第二掺杂区投影于衬底表面的图形范围内，则自第一掺杂区向第二掺杂区迁移的静电电荷能够完全进入第二掺杂区内，避免静电电荷向阱区或半导体衬底内扩散而形成漏电流，因此所述静电放电保护结构的保护能力更佳。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种静电放电保护结构，其特征在于，包括：
衬底；
位于衬底内的阱区，所述阱区内具有第一导电类型的掺杂离子，所述阱区与接地端电连接；
位于衬底内的第二掺杂区，所述第二掺杂区位于阱区表面，所述第二掺杂区内具有第二导电类型的掺杂离子，所述第二掺杂区的掺杂浓度高于阱区的掺杂浓度；
位于衬底内的第一掺杂区，所述第一掺杂区位于第二掺杂区表面，且第一掺杂区的表面与衬底表面齐平，所述第一掺杂区内具有第一导电类型的掺杂离子，所述第一掺杂区与静电放电输入端电连接，所述第一掺杂区的掺杂浓度高于第二掺杂区的掺杂浓度，且第一掺杂区和第二掺杂区之间的掺杂浓度差小于第二掺杂区和阱区之间的掺杂浓度差，第二掺杂区和与静电放电输入端电连接的第一掺杂区构成PN结，构成PN结的第一掺杂区和第二掺杂区皆为重掺杂区，第一掺杂区和第二掺杂区之间的击穿电压决定了第一掺杂区、第二掺杂区和阱区构成的NPN双极结型晶体管的击穿电压；
位于衬底内的隔离结构，所述隔离结构包围所述第一掺杂区和第二掺杂区，且所述隔离结构的底部低于第二掺杂区底部、或与第二掺杂区底部齐平。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述第二掺杂区内掺杂离子的浓度为6E13原子/平方厘米～6E14原子/平方厘米，所述第一掺杂区内掺杂离子的浓度为1E15原子/平方厘米～1E16原子/平方厘米，所述阱区内掺杂离子的浓度为1E12原子/平方厘米～1E13原子/平方厘米。
3.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂区的深度为80纳米～120纳米，所述第二掺杂区底部到第一掺杂区底部的距离为20纳米～50纳米。
4.如权利要求1所述的静电放电保护结构，其特征在于，还包括：位于衬底内的第三掺杂区，所述第三掺杂区位于阱区表面，所述第三掺杂区内具有第一导电类型的掺杂离子，所述第三掺杂区通过隔离结构与第一掺杂区和第二掺杂区电隔离，所述第三掺杂区的掺杂浓度大于阱区的掺杂浓度。
5.如权利要求4所述的静电放电保护结构，其特征在于，所述第三掺杂区与第一掺杂区相邻，并通过隔离结构相互电隔离，所述接地端与第三掺杂区电连接。
6.如权利要求4所述的静电放电保护结构，其特征在于，所述第三掺杂区的表面与衬底表面齐平，所述第三掺杂区的掺杂浓度和第一掺杂区的掺杂浓度相同，所述第三掺杂区的深度和第一掺杂区的深度相同。
7.如权利要求6所述的静电放电保护结构，其特征在于，所述第一掺杂区和第三掺杂区位于衬底表面的图形为形状相同的两个矩形，所述两个矩形平行排列。
8.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂区投影于衬底表面的图形位于所述第二掺杂区投影于衬底表面的图形范围内。
9.如权利要求1所述的静电放电保护结构，其特征在于，所述阱区与所述第二掺杂区整个底部相接触。
10.如权利要求1所述的静电放电保护结构，其特征在于，所述第二掺杂区的一部分底部与阱区相接触、另一部分底部与衬底相接触。
11.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂区的导电类型为N型，所述第二掺杂区的导电类型为P型，所述阱区的导电类型为N型，所述第一掺杂区、第二掺杂区和阱区构成垂直于衬底表面方向的NPN双极结型晶体管。
12.如权利要求11所述的静电放电保护结构，其特征在于，所述第二掺杂区内的掺杂离子包括硼离子或铟离子，所述第一掺杂区的掺杂离子包括磷离子或砷离子，所述阱区的掺杂离子包括磷离子或砷离子。
13.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂区的导电类型为P型，所述第二掺杂区的导电类型为N型，所述阱区的导电类型为P型，所述第一掺杂区、第二掺杂区和阱区构成垂直于衬底表面方向的PNP双极结型晶体管。
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