CN104766881A - 半导体装置 - Google Patents

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Abstract

本发明公开了一种半导体装置，包含一基板、一第一阱区(well)及一第二阱区，形成在基板之中。第一阱区具有一第一导电类型(conductivity type)。第二阱区具有不同于第一导电类型的一第二导电类型。半导体装置包含具有第一导电类型的一第一重掺杂区(heavily-doped region)，及具有第一导电类型的一第二重掺杂区。第一重掺杂区的一部分形成在第一阱区之中。第二重掺杂区形成在第二阱区之中。此装置更包含一绝缘层，绝缘层形成在第一重掺杂区与第二重掺杂区之间的基板的一通道区的上方。此装置更包含一栅极电极，形成在绝缘层的上方。此装置更包含一端点，用以耦接至欲保护的一外部电路。此装置更包含一切换电路，耦接在端点与第一重掺杂区之间，以及在端点与栅极电极之间。

Description

半导体装置
技术领域
本发明是有关于一种半导体装置，且特别是有关于用于静电放电(electrostatic discharge，ESD)保护的一种包含硅控整流器(silicon-controlledrectifier，SCR)结构的半导体装置。
背景技术
静电放电(ESD)是在日常生活中时常发生的一种自然现象。静电放电会在短时间内产生大电流。当静电放电产生的大电流在短时间内通过一集成电路时，可能会造成高于此集成电路所能承受的功率消耗，导致此集成电路的物理损坏并且可能造成电路失效。事实上，静电放电已经成为导致集成电路在工艺上及使用上失效的一个主要因素。
一种减低或避免静电放电导致的损坏的方法是使用一个静电放电保护装置或电路来保护集成电路。由于硅控整流器(SCR)具有高电流耐受力(current capability)及小布局面积，是适合用于静电放电保护的其中一种装置。然而，传统的SCR有几个缺点，例如，高触发电压(trigger voltage，Vtr，高于SCR导通的电压)、低保持电压(holding voltage，Vh，低于SCR关闭的电压)及慢的导通速度(turn-on speed)。
发明内容
根据本发明内容，提供一种半导体装置，包含一基板、一第一阱区(well)及一第二阱区，形成在基板之中。第一阱区具有一第一导电类型(conductivity type)，而第二阱区具有不同于第一导电类型的一第二导电类型。此半导体装置更包含具有第一导电类型的一第一重掺杂区(heavily-doped region)，及具有第一导电类型的一第二重掺杂区。第一重掺杂区的一部分形成在第一阱区之中。第二重掺杂区形成在第二阱区之中。此装置更包含一绝缘层，绝缘层形成在第一重掺杂区与第二重掺杂区之间的基板的一通道区的上方。此装置更包含一栅极电极，形成在绝缘层的上方。栅极电极、绝缘层、通道区、第一重掺杂区及第二重掺杂区形成一嵌入式场效晶体管(embedded field-effect transistor)。此装置更包含一端点，用以耦接至欲保护的一外部电路。此装置更包含一切换电路，耦接在端点与第一重掺杂区之间，以及在端点与栅极电极之间。
本发明的特征及优点会在以下的说明中部分地说明，而部分地从描述中为显而易见的，或者可由实践本发明而得知。可通过所附的权利要求的明确指出的元件及组合而了解并获得这些特征和优点。
但是应当理解的是，上述的概括描述及以下的详细描述都只是示范的和解释的，并不用来限制本发明。
包含在说明书并构成说明书的一部分的所附的图式，说明了本发明的多个实施例发明，并配合描述用于解释本发明的原理。
附图说明
图1A及图1B绘示一实施例的半导体装置。
图1C及图1D绘示图1A及图1B的半导体装置的修改版。
图2绘示一实施例的半导体装置分别在正常操作期间及当静电放电发生时之电流-电压曲线。
图3绘示一实施例的半导体装置的栅极耦合硅控整流器的布局的平面图。
图4绘示另一实施例的半导体装置的栅极耦合硅控整流器的布局的平面图。
图5A及图5B绘示一实施例的半导体装置。
图6A及图6B绘示一实施例的半导体装置。
图6C及图6D绘示图6A及图6B的半导体装置的修改版。
图7A及图7B绘示一实施例的半导体装置。
【符号说明】
100、100a、500、600、600a、700：半导体装置
102、102a、302、402、502、602、602a、702：栅极耦合硅控整流器
104、604：切换电路
106：端点
108：电路接地
110：基板
112：N阱区
114：P阱区
116：界面
118、124、126、326、426、526：重掺杂N型区
120、122、726：重掺杂P型区
126-1、126-2、126-3、526-1、526-2、526-3、626-1、626-2、626-3、726-1、726-2、726-3：子区
127-1、127-2、127-3、127-4及127-5：绝缘隔离层
128、128a：绝缘层
130、130a：栅极电极
132、132a、532：嵌入式n通道场效晶体管
134：通道区
135、137、635、637、639：连接
136：p通道场效晶体管
136-1、636-1：源极电极
136-2、636-2：漏极电极
136-3、636-3：栅极电极
138：电容
140：电阻
428：耦合区
632、632a、732：嵌入式p通道场效晶体管
636：n通道场效晶体管
具体实施方式
本发明的实施例包含用于静电放电(ESD)保护的一种包含硅控整流器(SCR)结构的半导体装置。
下文配合所附图式详细说明本发明的实施例。在可能的情况下，同样的参考符号会在图式中使用作为相同或相似的部件。
硅控整流器(SCR)是一种可用于静电放电保护的装置。在本文中，硅控整流器包含邻近彼此形成的N阱区及P阱区。重掺杂P型(P+)区及重掺杂N型(N+)区分别形成在N阱区及P阱区之中。因此，硅控整流器的基本结构包含PNPN结构，其中P+区、N阱区及P阱区形成一PNP晶体管，而N阱区、P阱区及N+区形成一NPN晶体管。
在操作中，硅控整流器通常与欲保护的外部电路并联。为了符合硅控整流器连接到欲保护的外部电路的一种典型设置，硅控整流器的阳极连接至外部电路可能发生静电放电的一个地方。硅控整流器的阴极连接至电路接地，电路接地也是外部电路的接地。当没有静电放电时，硅控整流器为一高阻抗状态，以使硅控整流器不会干扰外部电路的操作。当发生静电放电时，静电放电会在硅控整流器的阳极产生过多的电荷，会增加施加到硅控整流器的阳极的电压。当施加到硅控整流器的电压变成高于硅控整流器的触发电压Vtr时，会在N阱区和P阱区形成的N-P接面发生累增崩溃(avalanche breakdown)。崩溃产生的电流会导通PNP晶体管或NPN晶体管其中之一。PNP晶体管和NPN晶体管都会趋于饱和。因此，硅控整流器进入低电阻状态，也就是被导通，并且开始传导静电放电所产生的过多电荷的主要部分。所以，欲保护的外部电路只会承受一小部分的静电放电，而可避免发生损坏。在硅控整流器进入低电阻状态且静电放电的电荷被硅控整流器传导之后，施加到硅控整流器的电压减少。当施加到硅控整流器的电压变成小于保持电压Vh之后，硅控整流器就会关掉。
图1A绘示本发明的一实施例的半导体装置100的剖视图。半导体装置100包含一栅极耦合硅控整流器102及一切换电路104。图1A绘示栅极耦合硅控整流器102的横截面。半导体装置100更包含端点106，用以耦接至欲保护的外部电路。端点106作为硅控整流器102的阳极。半导体装置100也包含一电路接地108，用以提供一参考电位给半导体装置100，且耦接至欲保护的外部电路的一接地。或者，电路接地108耦接至地(earth)。电路接地108作为硅控整流器102的阴极。
栅极耦合硅控整流器102包含一基板110，以及形成在基板之中的一N阱区112及一P阱区114。如图1A所示，N阱区112及P阱区114被并排设置且相交于一界面116。
在一些实施例中，可经由例如注入或扩散以掺杂N型杂质及P型杂质到基板110之中而分别形成N阱区112及P阱区114。在一些实施例中，例如图1A所示，基板110为P型基板。在此实施例中，可掺杂N型杂质进入P型基版110的一部份而形成N阱区112，而P型基版110未被掺杂N型杂质的另一部份可作为P阱区114。
或者，在一些实施例中，基板110为N型基板。在此实施例中，可掺杂P型杂质进入N型基版110的一部份而形成P阱区114，而N型基版110未被掺杂P型杂质的另一部份可作为N阱区112。
在一些实施例中，基板110，不论是P型或N型，可以是一硅基版或者一硅晶绝缘体(silicon-on-insulator，SOI)基板。用以形成N阱区112的N型杂质以及作为N型基板110之中的物质，包含磷、砷、或锑。用以形成P阱区114的P型杂质以及作为P型基板110之中的物质，包含硼、或铝。这些N阱区112的杂质浓度大约为1e17cm-3～1e18cm-3之间，P阱区114的杂质浓度大约为1e17cm-3～1e18cm-3之间。
如图1A所示，重掺杂N型区118(在本文中称为N+区)及重掺杂P型区120(在本文中称为P+区)形成在N阱区112之中。相似地，P+区122及N+区124形成在P阱区114之中。N+区118作为一N阱区拾取(N-wellpickup)以与N阱区112形成良好的欧姆接触。同样地，P+区122作为一P阱区拾取(P-well pickup)以与P阱区114形成良好的欧姆接触。在如图1A所示的半导体装置100中，N阱区112更包含作为另外的N阱区拾取的另一N+区126。在半导体装置100中，N+区126完整地形成在N阱区112之中。
重掺杂区118、120、122、124及126具有高于N阱区112及P阱区114的一掺杂位准(杂质浓度)。在一些实施例中，重掺杂区118、120、122、124及126的掺杂位准比N阱区112或P阱区114的掺杂位准高两个数量级以上，例如三到四个数量级。N+区118、124及126被掺杂N型杂质，例如磷、砷、或锑。P+区120及122被掺杂P型杂质，例如硼、或铝。在一些实施例中，重掺杂区118、120、122、124及126的杂质浓度大约为1e20cm-3～1e21cm-3之间。这些重掺杂区的杂质浓度可能是相似或者不同于彼此。
如图1A所示，绝缘隔离层127-1、127-2、127-3、127-4及127-5形成在基板110之中且邻近于基板110的表面。这些绝缘隔离层分隔重掺杂区与邻近的重掺杂区，用于在半导体装置100受到高电压、或者邻近的重掺杂区之间的距离小的时候，减少邻近的重掺杂区之间会发生损坏的机会。有了这些绝缘隔离层，邻近的重掺杂区之间的距离可以做得比没有绝缘隔离层的情况要小。因此，半导体装置100可以做得比较小。绝缘隔离层127-1、127-2、127-3、127-4及127-5可例如包含场氧化物层或浅沟道隔离层(shallow trench isolations)。
绝缘层128形成在基板110的上方。栅极电极130形成在绝缘层128的上方。如图1A所示，绝缘层128与栅极电极130形成在P阱区114及N阱区112的上方。N+区124及126、绝缘层128、栅极电极130及基板110中的一区，特别是P阱区114之中的N+区124与126之间，形成一嵌入式n通道场效晶体管(FET)132，其中基板110中的一区，特别是P阱区114之中的N+区124与126之间，作为通道区134。在图1A中，以及以下讨论的图1C、图5A、图6A、图6C及图7A，通道区是示意图描绘。这些图中的虚线并不定义通道区实际的边界。
在一些实施例中，可由CMOS工艺制造半导体装置100，在此期间，在形成嵌入式n通道场效晶体管的绝缘层128与栅极电极130之后进行用于形成重掺杂区的离子注入。因此，在图1A中，绝缘层128的边缘与栅极电极130的边缘对齐N+区124的边缘。以下描述的图式也绘示绝缘层128的边缘与栅极电极130的边缘之间相似的对齐排列。然而，在一些实施例中，半导体装置100可能使用不同的工艺制造，可能就不需要这种对齐排列。此外，图1A中，绝缘层128的另一边缘与栅极电极130的另一边缘形成在绝缘隔离层127-4的上方。在一些实施例中，这些边缘可与一边缘例如为绝缘隔离层127-4的右边缘对齐。
如图1A所示，N+区118及126由图所示的连接135电性耦接彼此。P+区120电性耦接至端点106。P+区122及N+区124由图所示的连接137电性耦接彼此，并电性耦接至电路接地108。符合本发明的实施例的半导体装置的不同部份的耦接可使用例如金属线、多晶硅层或基板110中的嵌入式重掺杂区来实现。
图1B绘示栅极耦合硅控整流器102的布局的平面图。在图1B中，未绘示绝缘隔离层127-1、127-2、127-3、127-4及127-5。如图1B所示，每个重掺杂区118、120、122及124都具有细长的形状，此形状以实质上平行于界面116的方向延伸。N+区126包含多个子区126-1、126-2及126-3，沿着实质上平行于界面116的方向设置，亦即，实质上平行于沿着重掺杂区118、120、122及124延伸的方向。
再参考图1A，切换电路104包含一p通道场效晶体管136、一电容138及一电阻140。p通道场效晶体管136包含电性耦接至端点106的源极电极136-1、电性耦接至N+区118及126的漏极电极136-2及电性耦接至嵌入式n通道场效晶体管132的栅极电极130的栅极电极136-3。
电容138及电阻140电性耦接至彼此以形成电阻电容耦合(RCcoupling)。嵌入式n通道场效晶体管132的栅极电极130及p通道场效晶体管136的栅极电极136-3经由电容138耦接至端点106，且经由电阻140电性耦接至P+区122及N+区124以及电路接地108。
图1C及图1D分别绘示半导体装置100的修改版，即半导体装置100a的剖面图及平面图。半导体装置100a与半导体装置100的区别在于，半导体装置100a的栅极耦合硅控整流器102a没有在其中形成绝缘隔离层127-4。并且，在半导体装置100a之中，形成一嵌入式n通道场效晶体管132a而非嵌入式n通道场效晶体管132。其中绝缘层128a的左边缘与栅极电极130a的左边缘对齐N+区126的右边缘。在半导体装置100a中，由于N+区124与126之间，即嵌入式n通道场效晶体管132的源极/漏极区，并没有绝缘隔离层，因此当静电放电发生时，更多电流可通过嵌入式n通道场效晶体管132及半导体装置100a。
在一正常操作期间，由于端点106的电位为一正常位准，所以p通道场效晶体管136被导通且嵌入式n通道场效晶体管132被关闭。也就是说，在正常操作期间，p通道场效晶体管136能够传导源极电极136-1与漏极电极136-2之间的电流。因此，N+区118，即N阱区拾取，以及N+区126，即另外的N阱区拾取，都经由p通道场效晶体管136电性连接至端点106。由于存在N+区126，即另外的N阱区拾取，与只有N+区118作为N阱区拾取的方案相比，N+区作为N阱区拾取的总宽度增加了。因此，栅极耦合硅控整流器102在正常操作期间的Vtr及Vh(分别称为“正常Vtr”及“正常Vh”)与只有N+区118作为N阱区拾取的方案相比都是比较高的。
在本实施例中，可通过调整N+区126，即另外的N阱区拾取的宽度或者调整p通道晶体管136的宽度而调整栅极耦合硅控整流器102的正常Vh。如本发明所述，N+区126的宽度是N+区126在实质上平行于接口116的方向的尺寸。p通道晶体管136的宽度为栅极电极136-3的宽度，即栅极电极136-3在实质上垂直于源极电极136-1至漏极电极136-2的方向的尺寸。在本发明中，正常Vh随着N+区126的宽度增加或随着p通道晶体管136的宽度增加而增加。可通过例如调整N+区126的子区126-1、126-2及126-3的数目而调整N+区126的宽度。
通过上述的调整，正常Vh可被设为高于半导体装置100欲保护的外部电路的操作电压Vop，也就是在正常操作期间施加至端点106的电压。如上所述，在正常操作期间，由于P通道场效晶体管136为导通且嵌入式n通道场效晶体管132为关闭，正常Vh会决定栅极耦合硅控整流器102的保持电压。并且，在正常操作期间，施加至端点106的电压会在大约相等于操作电压Vop的高电压电平与大约相等于0V的低电压电平之间切换。也就是说，在正常操作期间，即使施加高电压电平至端点106，此电压仍然会低于栅极耦合硅控整流器102的保持电压，而因此不会发生闩锁效应(latch-up)。
当发生静电放电时，由于端点106的电位增加，p通道场效晶体管136被关闭，且因此N+区118也就是N阱区拾取，及N+区126也就是另外的N阱区拾取会变成浮接(floating)。在这种情况下，保持电压Vh(在这里称为ESD Vh)为小于当N+区118及126耦接至端点106时的保持电压，也就是小于正常Vh。在另一方面，当发生静电放电时，嵌入式n通道场效晶体管132为导通。由P+区120(射极)、N阱区112(基极)及P阱区114(集极)形成的PNP晶体管的基极-射极接面为正向偏压。静电放电电流从端点106经过P+区120、N阱区112、通道区134之中形成的通道、N+区124流到电路接地108。由于N+区118及126为浮接，且嵌入式n通道晶体管为导通，当发生静电放电时，Vtr(在这称为“ESD Vtr”)相较于正常Vtr减小了。因此，当发生静电放电时，栅极耦合硅控整流器102可以较低的电压导通，且栅极耦合硅控整流器102的导通时间也降低了。
图2绘示符合本发明的一实施例的半导体装置在正常操作期间(虚线)及当静电放电发生时(实线)的电流-电压曲线。在图2中，垂直虚线代表Vop。由图2可看出，正常Vh高于Vop，且ESD Vtr低于正常Vtr。因此，符合本发明的实施例的半导体装置可在发生静电放电时更容易地被导通，并且可避免在正常操作期间发生闩锁效应。
图3及图4分别绘示依据本发明的不同实施例示范的栅极耦合硅控整流器302及402的布局的平面图。如图3所示的栅极耦合硅控整流器302相似于如图1B所示的栅极耦合硅控整流器102，除了栅极耦合硅控整流器302包含作为栅极耦合硅控整流器302的另外的N阱区拾取的N+区326，且N+区326具有细长的形状，此形状以实质上平行于接口116(由于被栅极电极130覆盖，所以用一虚线描绘)的方向延伸，且实质上平行于沿着其他重掺杂区118、120、122及124的方向延伸。
如图4所示的栅极耦合硅控整流器402包含作为另外的N阱区拾取的N+区426，且N+区426具有细长的形状，此形状以实质上平行于接口116(由于被栅极电极130覆盖，所以用一虚线描绘)的方向延伸。耦合区形成在N阱区112之中。栅极耦合硅控整流器402之中的耦合区428也是N+区形成以电性耦接至N+区118及426。
图5A绘示符合本发明的一实施例的示范的半导体装置500的剖面图。半导体装置500相似于半导体装置100，除了在半导体装置500的栅极耦合硅控整流器502之中包含作为栅极耦合硅控整流器502的另外的N阱区拾取的N+区526，且N+区526并不是完整的形成在N阱区112之中。相反地，N+区526的一部份形成在N阱区112之中，而N+区526的另一部份形成在P阱区114之中。并且，栅极耦合硅控整流器502并没有在其中形成绝缘隔离层127-4。与半导体装置100相似，在半导体装置500之中，N+区124及526、绝缘层128、栅极电极130及基板110之中的一区，特别是P阱区114之中的N+区124与526之间，形成一嵌入式n通道场效晶体管532。其中基板110中的一区，特别是P阱区114之中的N+区124与526之间，作为通道区134。
图5B绘示栅极耦合硅控整流器502的布局的平面图，且N+区526包含多个子区526-1、526-2及526-3。然而，半导体装置500的布局并不限制为图5B所示出的。举例来说，N+区526亦可具有像图3所示的N+区326的细长的形状，也可经由像图4所示的耦合区428电性耦接至N+区118。
图6A绘示符合本发明的一实施例的示范的半导体装置600布局的剖面图。半导体装置600包含一栅极耦合硅控整流器602及一切换电路604。与半导体装置100不同的是，在半导体装置600的栅极耦合硅控整流器602之中，没有在N阱区112之中形成N阱区拾取。相反地，在P阱区114之中形成附加的P+区626以作为另外的P阱区拾取。
如图6A所示，绝缘隔离层627-3形成在N+区124与P+区626之间的基板110之中，且邻近于基板110的表面。并且，绝缘隔离层627-4形成在基板110之中P+区626的左边，且邻近于基板110的表面。与绝缘隔离层127-1、127-2及127-5相似的是，绝缘隔离层627-3及627-4可例如包含氧化物层或浅沟道隔离层。如图6A所示，绝缘层128的右边缘与栅极电极130的右边缘对齐绝缘隔离层627-4的左边缘。然而，在一些实施例中，绝缘层128的右边缘与栅极电极130的右边缘形成在绝缘隔离层627-4的上方。
在半导体装置600之中，绝缘层128与栅极电极130形成在P+区120与626之间的基板的上方。P+区120及626、绝缘层128、栅极电极130基板110之中的一区，特别是N阱区112之中的P+区120与626之间，形成一嵌入式p通道场效晶体管632。其中基板110中的一区，特别是N阱区112之中的P+区120与626之间，作为通道区634。
如图6A所示，P+区122及6266由图所示的连接635电性耦接彼此。N+区124由图所示的连接637电性耦接至电路接地108。N+区118及P+区120由图所示的连接639电性耦接彼此，并电性耦接至端点106。
图6B绘示栅极耦合硅控整流器602的布局的平面图。如图6B所示，P+区626包含多个子区626-1、626-2及626-3，沿着实质上平行于界面116的方向设置。然而，半导体装置600的布局并不限制为图6B所示出的。举例来说，P+区626亦可具有像图3所示的N+区326的细长的形状，也可经由像图4所示的作为P+区的耦合区428电性耦接至P+区122。
再参考图6A，切换电路604包含n通道场效晶体管636、电容138及电阻140。n通道场效晶体管636包含电性耦接至电路接地108的源极电极636-1、电性耦接至P+区122及626的漏极电极636-2及电性耦接至嵌入式p通道场效晶体管632的栅极电极130的栅极电极636-3。
嵌入式p通道场效晶体管632的栅极电极130及n通道场效晶体管636的栅极电极636-3经由电阻140耦接至端点106，且经由电容138电性耦接至电路接地108。
图6C及图6D分别绘示半导体装置600的修改版，即半导体装置600a的剖面图及平面图。半导体装置600a与半导体装置600的区别在于，半导体装置600a的栅极耦合硅控整流器602a没有在其中形成绝缘隔离层627-4。并且，在半导体装置600a之中，形成一嵌入式p通道场效晶体管632a而非嵌入式p通道场效晶体管632。其中绝缘层128a的右边缘与栅极电极130a的右边缘对齐P+区626的左边缘。
图7A绘示符合本发明的一实施例的示范的半导体装置700的剖面图。半导体装置700相似于半导体装置600，除了在半导体装置700的栅极耦合硅控整流器702之中包含作为栅极耦合硅控整流器702的另外的P阱区拾取的P+区726，且P+区726并不是完整的形成在P阱区114之中。相反地，P+区726的一部份形成在P阱区114之中，而P+区726的另一部份形成在N阱区112之中。并且，栅极耦合硅控整流器702并没有在其中形成绝缘隔离层627-4。与半导体装置600相似，在半导体装置700之中，P+区120及726、绝缘层128、栅极电极130及基板110之中的一区，特别是N阱区112之中的P+区120与726之间，形成一嵌入式p通道场效晶体管732。其中基板110中的一区，N阱区112之中的P+区120与726之间，作为通道区634。
图7B绘示栅极耦合硅控整流器702的布局的平面图。如图7B所示，P+区726包含多个子区726-1、726-2及726-3。然而，半导体装置700的布局并不限制为图7B所示出的。举例来说，P+区726亦可具有像图3所示的N+区326的细长的形状，也可经由像图4所示的作为P+区的耦合区428电性耦接至P+区122。
本发明的其他实施例在本发明所属技术领域具有通常知识者参酌本说明书及实践本发明后为显而易见的。本说明书及实施例只被视为示范的，以下的权利要求范围指示了本发明真正的范围及精神。

Claims (16)

1.一种半导体装置，包含：
一基板；
一第一阱区，形成在该基板之中，该第一阱区具有一第一导电类型；
一第二阱区，形成在该基板之中，该第二阱区具有不同于该第一导电类型的一第二导电类型；
一第一重掺杂区，具有该第一导电类型，该第一重掺杂区的一部分形成在该第一阱区之中；
一第二重掺杂区，具有该第一导电类型，且形成在该第二阱区之中；
一绝缘层，形成在该第一重掺杂区与该第二重掺杂区之间的该基板的一通道区的上方；
一栅极电极，形成在该绝缘层的上方，该栅极电极、该绝缘层、该通道区、该第一重掺杂区及该第二重掺杂区形成一嵌入式场效晶体管；
一端点，用以耦接至欲保护的一外部电路；以及
一切换电路，耦接在该端底与该第一重掺杂区之间，以及在该端点与该栅极电极之间。
2.根据权利要求1所述的半导体装置，更包含：
一第三重掺杂区，具有该第一导电类型且形成在该第一阱区之中，该第三重掺杂区电性耦接至该第一重掺杂区；
一第四重掺杂区，具有一第二导电类型且形成在该第二阱区之中，该第四重掺杂区电性耦接至该第二重掺杂区；以及
一第五重掺杂区，具有一第二导电类型且形成在该第一阱区之中。
3.根据权利要求1所述的半导体装置，其中该第一导电类型为一N型导电型，该第二导电类型为一P型导电型。
4.根据权利要求3所述的半导体装置，其中该栅极电极为一第一栅极电极，且该切换电路包含：
一p通道场效晶体管，包含：
一源极电极，电性耦接至该端点；
一漏极电极，电性耦接至该第一重掺杂区；及
一第二栅极电极耦接至该第一栅极电极；以及
一电容，其中该端点经由该电容耦接至该第一栅极电极。
5.根据权利要求4所述的半导体装置，其中该切换电路更包含：
一电阻，其中该第一栅极电极经由该电阻耦接至该第二重掺杂区。
6.根据权利要求3所述的半导体装置，其中该第五重掺杂区被电性耦接至该端点。
7.根据权利要求3所述的半导体装置，其中该第二重掺杂区及该第四重掺杂区被电性耦接至一电路接地。
8.根据权利要求2所述的半导体装置，其中该第一导电类型为一P型导电型，该第二导电类型为一N型导电型。
9.根据权利要求8所述的半导体装置，其中该栅极电极为一第一栅极电极，且该切换电路包含：
一n通道场效晶体管，包含：
一源极电极，电性耦接至一电路接地；
一漏极电极，电性耦接至该第一重掺杂区；及
一第二栅极电极耦接至该第一栅极电极；以及
一电阻，其中该端点经由该电阻耦接至该第一栅极电极。
10.根据权利要求9所述的半导体装置，其中该切换电路更包含：
一电容，其中该第一栅极电极经由该电容耦接至该电路接地。
11.根据权利要求8所述的半导体装置，其中该第五重掺杂区被电性耦接至该电路接地。
12.根据权利要求2所述的半导体装置，更包含：
一耦合区，形成在该第一阱区之中且电性耦接至该第一重掺杂区及该第三重掺杂区，该耦合区是被重掺杂且具有该第一导电类型。
13.根据权利要求1所述的半导体装置，其中该第一重掺杂区的该部分为一第一部分，且该第一重掺杂区具有一第二部分形成在该第二阱区之中。
14.根据权利要求1所述的半导体装置，其中该第一重掺杂区包含多个子区。
15.根据权利要求14所述的半导体装置，其中该第一阱区及该第二阱区为并排形成且相交于一界面，该些子区是被设置为与该界面平行的一方向。
16.根据权利要求1所述的半导体装置，其中该切换电路被设置为：
在一正常操作期间，电性连接该第一重掺杂区及该端点，并关掉该嵌入式场效晶体管；及
当该端点发生一静电放电时，将该第一重掺杂区及该端点断开电性连接，并导通该嵌入式场效晶体管。
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