CN103378092B - 双向静电放电(esd)保护器件 - Google Patents
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Abstract
本发明涉及一种双向静电放电(ESD)保护器件，其包括具有顶部半导体表面的衬底，所述顶部半导体表面包括形成于其中的第一可控硅整流器(SCR)和第二SCR，所述SCR包括图案化的p掩埋层(PBL)，所述PBL包括多个PBL区域。所述第一SCR包括第一和第二n沟道远端漏极MOS器件，每个MOS器件具有栅极和在p‑本体内的源极并且共享第一合并漏极。所述第二SCR包括第三和第四n沟道远端漏极MOS器件，每个MOS器件具有栅极和在p‑本体内的源极并且共享第二合并漏极。所述多个PBL区域只在所述源极的至少一部分下面，而排除在任一合并漏极下面。
Description
技术领域
公开的实施例涉及半导体集成电路(IC)，并且更具体地涉及基于可控硅整流器(SCR)的静电放电(ESD)保护器件，其包括远端漏极MOS器件，例如n沟道漏极扩展MOS(DENMOS)器件。
背景技术
在带电主体(人体或其他主体)物理接触集成电路(IC)的时候，现代高密度集成电路容易受到带电本体的ESD的损坏，这是众所周知的。当电荷量超出穿过IC的导电路径的能力时，发生ESD损坏。典型的ESD失效机制包括导致结短路的热失控以及导致栅结短路的介电击穿(例如，在金属氧化物半导体(MOS)的背景下)。
往往很难分析给定IC的ESD易感性，这是因为ESD事件的电荷-时间特性在各种ESD来源之中变化颇大。根据多个模型来表征现代IC的ESD保护，其中每个模型意欲模拟特定类型的ESD事件。人体模型(HBM)模拟接触IC的带电人体的放电，并且通过150pF的电容在大约100ns内对IC放电来实现。机器模型(MM)模拟金属物体例如IC测试和制造设备的放电，并且通常使用具有比HBM更低内电阻的更高电容，从而导致更快的放电时间。带电器件模型(CDM)模拟带电IC对大地的放电，而不是对IC的放电。这些不同的放电特性和极性在IC内不同的失效表现中呈现；实际上，这种传导可能跟随器件内的不同路径。
ESD保护器件一般通过提供高容量电流传导路径来操作，以使得短暂但大量的ESD电荷可以被安全地引导离开不能处理ESD事件的结构。在某些情况下，ESD保护对特定的端子是固有的，例如在电源端子的情况中，其可以提供能够引导ESD电荷的非常大的p-n结面积。另一方面，输入和输出(功能性)端子通常具有并行添加到功能性端子的单独ESD保护器件。理想的ESD保护器件响应于ESD事件快速打开，其具有大电流导通能力，但是在正常IC操作期间保持关闭且呈现出基本无负载或泄漏。
基于SCR的ESD保护器件是已知的。为了双向保护，并行提供两个SCR。然而，对于SCR，可能难以隔离电流流动路径，尤其是在国际电工委员会(IEC)引弧(strike)期间。例如，在负引弧期间，可能难以防止电流流入衬底，其可能导致电流流到IC上的附近器件并因此损坏附近器件。
此外，高电压系统等级(IEC)的ESD保护要求将ESD保护器件的设计置于严格的约束中。特别地，在引弧期间必须保持适当高的击穿电压且同时使高电流能够流过。某些高电压MOS器件对ESD特别敏感。例如，人们已经观察到远端漏极MOS器件例如漏极扩展MOS(DEMOS)器件提供非常差的固有ESD保护。
远端漏极MOS器件包括DEMOS器件以及包括横向双扩散MOS(LDMOS)器件的双扩散MOS(DMOS)器件。这种远端漏极MOS器件可以包括在漏极区域下面的p型掩埋层(PBL)，以便提供较高的源极对漏极击穿电压，同时允许由于已知的精简表面场(“resurf”)原理导致的功率有效的开关操作。
发明内容
公开的实施例认可常规的基于双向可控硅整流器(SCR)的双向静电放电(ESD)保护器件通过将具有在合并漏极下面的p型掩埋层(PBL)的两个远端漏极MOS(例如DEMOS或LDMOS)器件的漏极端接合在一起来建造，以便增加在正常操作(即低电压/非ESD)情况下会漏电的击穿电压(例如增加到>45V)。本发明人已经认识到这种泄漏起因于在接收引弧的ESD保护器件的“+”端与“-”端(被接地)之间经由从器件的源极到作为“+”端的本体的路径的穿通现象，所述路径向下穿过轻掺杂深n阱(DNWell)到PBL，横向穿过PBL，然后向上穿过DNWell到达本体，并到达作为“-”端子的器件源极。应当注意到，穿通现象对于单向SCR或其“母体”n沟道DEMOS或n沟道LDMOS来说不是问题，因为在这些应用中“+”端是晶体管阵列的源极，因此具有相同的电势。因此，这种泄漏问题对于双向SCR例如本文公开的双向SCR来说是独一无二的。
因此，所公开的基于双向SCR的ESD保护器件不采用在合并漏极下面的PBL。不是消除PBL以减少泄漏并由此丧失击穿电压的改善，所公开的基于双向SCR的ESD保护器件是将PBL定位在源极端的下面，这明显教导偏离要求PBL在漏极下面以实现高击穿电压的精简表面场原理。已经意外地发现这种源极PBL布局保持高击穿电压，且同时降低或消除由于如上所述的“+”与“-”端子之间经由PBL的穿通现象所导致的泄漏。
此外，已经意外地发现所公开的基于双向SCR的ESD保护器件的PBL的源极布局提供了控制电流流动路径的能力，并且与具有在接合漏极下面的PBL的已知基于双向SCR的ESD保护电路相比，改善了基于双向SCR的ESD保护电路的稳健性。所公开的基于双向SCR的ESD保护器件也是有利的，这是因为实施方式可以仅仅是布局的解决方案，而不需要改变可能不利地影响所公开的ESD保护IC器件实施例的IC上的其他器件的工艺参数。
附图说明
现将参考附图，其不必按比率绘制，其中：
图1是根据示例性实施例的示例性基于双向SCR的ESD保护器件的横截面视图，其包括被显示为漏极扩展n沟道MOS(DENMOS)器件的具有合并/公共漏极的n沟道高压MOS器件。
图2是根据另一示例性实施例的示例性ESD保护的IC的横截面视图，所述ESD保护的IC包括功能线路和为功能线路上的至少一个引脚提供ESD保护的所公开基于双向SCR的ESD保护器件。
图3示出根据示例性实施例的ESD保护的IC的高级描述，其中所公开的基于双向SCR的ESD保护器件可以被合并到所述IC中以保护该IC的一个或更多端子。
图4是针对一个已知基于双向SCR的ESD保护器件与另一个已知基于双向SCR的ESD保护器件以及所公开的基于双向SCR的ESD保护器件在400K下对比的logI+对V+数据，其中所述一个已知基于双向SCR的ESD保护器件具有第一和第二SCR且每个SCR包括具有合并/公共漏极而没有PBL的DENMOS器件，所述另一个已知基于双向SCR的ESD保护器件具有第一和第二SCR且每个SCR包括具有合并/公共漏极和在合并漏极下面的PBL的DENMOS器件，所公开的基于双向SCR的ESD保护器件具有第一和第二SCR且每个SCR包括具有合并/公共漏极和在源极下面的PBL的DENMOS器件。
具体实施方式
参考附图描述了示例性实施例，其中同样的参考数字被用于指定类似或等同的元件。动作或事件的图示次序不应当被认为是限制性的，因为某些动作或事件可以以不同的次序出现和/或与其他动作或事件并行出现。此外，某些图示的动作或事件对于实施根据本公开的方法来说可能是不需要的。
图1是根据示例性实施例的示例性基于双向SCR的ESD保护器件100的横截面视图，该器件包括具有合并/公共漏极的第一和第二增强模式n沟道远端漏极MOS器件，其被示为DENMOS器件130、140、150和160。应当注意到，虽然在图1和图2(在下面描述)中示出的DENMOS器件被显示为具有正方形或大致正方形的特征几何形状，但是如本领域所知，远端漏极MOS器件通常被设计为具有条带状(细长矩形)或有时候为圆形的特征几何形状，而不是示出的正方形特征件。所公开的实施例包括具有这些特征形状中任意一种的远端漏极MOS器件。
ESD保护器件100包括具有顶部半导体表面106的衬底105，该顶部半导体表面106具有深n阱(DNWell)108以及形成在其中形成的DNWell 108的底部的n掩埋层(NBL)109。ESD保护器件100包括在DNWell 108中形成的第一SCR 110和第二SCR 115，所述SCR包括图案化的PBL掩埋层，所述PBL掩埋层包括多个PBL区域120。DNWell 108包括n+接触件108a。
衬底105通常是硅或硅-锗衬底，或者更一般地是提供顶部半导体表面106的衬底。顶部半导体表面106是掺杂的p型例如p外延层或者在衬底105包括p衬底时是体衬底(bulksubstrate)的表面。
第一SCR 110包括第一DENMOS器件130和第二DENMOS器件140，每个DENMOS器件分别具有栅极131、141、在具有p+接触件133a的p-本体133内具有n+源接触件132a的源极132以及在p-本体143内具有n+源接触件142a的源极142，并且共享第一合并漏极134。第二SCR115被显示为第三DENMOS器件150和第四DENMOS器件160，每个DENMOS器件分别具有栅极151、161、在p-本体143内的源极142以及在具有p+接触件163a的p-本体163内具有n+源接触件162a的源极162，并且共享第二合并漏极154。间隔件139被显示在栅极131、141、151和161的侧壁中。
硅化物层137被显示为在相应的栅极131-161的顶部上，其一般在栅极131、141、151、161包括多晶硅时被提供。虽然未示出，硅化物层137也可以在源极、漏极和本体上面，尤其是在它们的接触面积上。此外，虽然未示出，n+源极接触件通常被耦合到它们的p-本体的p+本体接触件(例如，n+源极接触件132a到p+本体接触件133a)，例如通过电阻器或短接(例如，通过金属)。除了示出的DENMOS器件，所公开的基于双向SCR的ESD保护器件中的n沟道远端漏极MOS器件还可以包括增强模式n沟道双扩散MOS(DMOS)器件，该DMOS器件包括横向双扩散MOS(LDMOS)器件。
可以看出，PBL区域120只在源极132、142和162的至少一部分下面，而排除在第一和第二合并漏极134、154中的任意一个下面。在图1所示的实施例中，PBL区域120只居中位于源极132、142、162下面，并且具有分别与p-本体133、143和163的面积匹配的面积。正如本文所用，与p-本体133、143和163的“面积匹配”意味着具有相对于p-本体133、143和163的外缘±2μm的尺寸。例如，如果p-本体133、143和163的形状是长度和宽度均为xμm的正方形，则PBL区域120将具有x±2μm的长度和宽度。在另一个实施例中，PBL区域120被调整大小，以便PBL区域是相对于大致对应于图1所示的栅极141中间的有效面积宽度±2μm。在另一个实施例中，PBL区域120被调整大小到刚好足够宽，以便DNWell 108掺杂足以保护避免穿通现象，所述穿通现象取决于DNWell 108中的掺杂、PBL区域的横向轮廓以及电压等级。
在图1中示出的介电隔离特征件126从顶部表面106向下延伸。例如，介电隔离特征件126可以包括硅局部氧化(LOCOS)结构、浅沟道隔离(STI)结构或其他合适的介电隔离结构。LOCOS包括可以利用在图案化的掩蔽层下的热氧化作用形成的热氧化物。STI的形成可以包括在衬底中蚀刻沟道并且通过沉积的介电材料例如二氧化硅、氮化硅或氮氧化硅填充沟道。STI结构可以利用工艺步骤制造，所述工艺步骤包括：生长焊盘氧化物，形成低压化学气相沉积(LPCVD)氮化硅层，利用光致抗蚀剂和掩模在氮化物层中图案化STI开口，在衬底中蚀刻沟道，利用CVD氧化物填充沟道，利用化学机械平坦化(CMP)来蚀刻背面，以及随后使用氮化物剥离工艺来留下STI结构。
图2是根据另一个示例性实施例的示例性ESD保护IC 200的横截面视图，其包括功能线路215和225以及为功能线路215上的至少一个引脚227提供ESD保护的所公开的基于双向SCR的ESD保护器件100。ESD保护器件100电气并联到引脚227，其中衬底105是共用端子。
图3示出根据示例性实施例的ESD保护IC 300的结构的高级描述，其中显示为ESD保护器件100的所公开的基于双向SCR的ESD保护器件可以被合并到该ESD保护IC 300中以便保护所述IC的一个或更多端子。图3中指示相应ESD保护器件100的顶部的“T”表示来自适当触发电路的输入，例如被耦合到否则浮动的公共漏极134、154，或者被耦合到ESD保护器件100的本体133、163。
IC 300包括功能线路324，其为实现和执行IC 300例如数字IC(例如数字信号处理器)或模拟IC(例如放大器或功率转换器)的期望功能的线路。由IC 300提供的功能线路的能力可以例如从简单器件到复杂器件变化。包含在功能线路324内的具体功能对于所公开的实施例来说是不重要的。
IC 300也包括若干外部端子，功能线路324通过这些端子执行其功能。在图3中示出一些这样的外部端子。应当理解，端子的数量及其功能也可以在很大的范围内改变。在图3中示出的IC 300的示例中，两个端子I/O作为公共输入端子和输出端子进行操作，功能线路324可以通过它们接收进入信号并且可以生成输出，这在本领域是众所周知的。图3中也示出了用于IC的专用输入端子IN，同样示出了专用输出端子OUT。端子IN、OUT中的每一个也被连接到功能线路324。在该示例中，电源端子Vdd接收正电源电压，而接地端子Vss被提供用于接收基准电压，例如系统地线(system ground)。虽然未示出，被显示为连接到ESD保护器件100的地线被耦合到VSS，例如电阻性耦合或短接在一起。
IC 300包括所公开的基于双向SCR的ESD保护器件100的实例，其被连接到其每个端子。每个基于双向SCR的ESD保护器件100被连接到与功能线路324并联的相应端子。基于双向SCR的ESD保护器件100也被连接到与功能线路324并联的电源和基准电压端子VDD、VSS。然而，在某些应用中，被保护器件的某些引脚将是自我保护的，例如二极管保护的电源引脚。引脚也可以被保护以防止不同等级的ESD引弧(HMB、CDM，IEC等)。
所公开的实施例也可以为相同芯片上的双向SCR器件提供多个等级。例如，对于包括45V/-28V和+65V/-65V DENMOS器件的ESD保护功率放大器芯片，可以使用一个基于双向SCR的ESD保护器件来保护45V/-28V器件，并且可以设计另一个基于双向SCR的ESD保护器件来提供更高保护等级，其可以用于保护+65V/-65V器件。这些双向SCR器件的设计之间的差异可以是PBL区域120的大小、漂移长度(场氧化区的长度)、沟道长度、多晶硅栅器件的多晶硅悬长以及其他尺寸细节。因此，可以在不添加器件元件的情况下通过选择器件元件的尺寸来制造不同的所公开的双向SCR器件，以便实现紧凑性和性能目标(例如，触发器电压、保持电压、热故障电流等)。
图4是针对一个已知基于双向SCR的ESD保护器件与另一个已知基于双向SCR的ESD保护器件以及所公开的基于双向SCR的ESD保护器件在400K下对比的logI+对V+数据，其中所述一个已知基于双向SCR的ESD保护器件具有第一和第二SCR且每个SCR包括具有合并/公共漏极而没有PBL的DENMOS器件，其I-V曲线显示为410，所述另一个已知基于双向SCR的ESD保护器件具有第一和第二SCR且每个SCR包括具有合并/公共漏极和在合并漏极下面的PBL的DENMOS器件，其I-V曲线显示为420，所公开的基于双向SCR的ESD保护器件具有第一和第二SCR且每个SCR包括具有合并/公共漏极和在源极下面的PBL的DENMOS器件，其I-V曲线显示为430。接收引弧的每个基于双向SCR的ESD保护器件的+端子对应于在上面图1和图2中示出的源极142，而负端子对应于在上面图1和图2中描述的源极132和162。
被示为410的I-V曲线(来自不具有PBL的已知基于双向SCR的ESD保护器件)证明具有低泄漏(10-9到10-10amps/μm)，其中V+到V-(gnd)击穿电压为大约70V。被示为420的I-V曲线(来自在合并漏极下面具有PBL的已知基于双向SCR的ESD保护器件)证明具有穿通现象驱动的泄漏(大约10-6amps/μm)，其中V+到V-击穿电压为大约82V。被示为430的I-V曲线(来自在源极下面具有PBL的公开的基于双向SCR的ESD保护器件)证明具有低泄漏(10-9到10- 10amps/μm)，其中V+到V-击穿电压接近90V。因此，在图4中示出所公开的基于双向SCR的ESD保护器件以提供由不具有PBL的已知基于双向SCR的ESD保护器件所提供的低泄漏，其中受益于精简表面场原理，V+到V-击穿电压高于由在合并漏极下面具有PBL的已知基于双向SCR的ESD保护器件所提供的V+到V-击穿电压。
如上所述，所公开的基于双向SCR的ESD保护器件的优势包括高击穿电压，同时降低或消除由“+”端子与“-”端子之间经由PBL的穿通现象导致的泄漏。还发现所公开的基于双向SCR的ESD保护器件提供控制电流流动路径的能力，并且与在合并漏极下面具有PBL的已知基于双向SCR的ESD保护电路相比改善了基于双向SCR的ESD保护电路的稳健性。而且，所公开的基于双向SCR的ESD保护器件也是有利的，这是因为实施方式仅仅是布局的解决方案，而不需要改变可能不利地影响其他器件的工艺参数。
所公开的实施例可以被集成到各种装配流程中以形成各种不同的半导体集成电路(IC)器件和相关产品。半导体管芯可以包括在其中的各种元件和/在其上的层，包括阻挡层、介电层、器件结构、有源元件和无源元件，所述元件包括源极区、漏极区、位线、基极、发射极、集电极、导电线、导电通孔等。此外，半导体管芯可以由包括双极、CMOS、BiCMOS和MEMS的各种工艺形成。
本公开涉及领域的技术人员应当明白，在本发明的权利要求范围内，许多其他的实施例和实施例的变体是可能的，并且在不偏离本公开的范围的情况下，可以对所述实施例做出添加、删减、替换和修改。
Claims (16)
1.一种双向ESD保护器件，其包括：
具有顶部半导体表面的衬底，所述顶部半导体表面包括形成于其中的第一可控硅整流器即第一SCR和第二可控硅整流器即第二SCR，所述第一SCR和所述第二SCR包括图案化的p掩埋层即PBL，所述PBL包括多个PBL区域；
所述第一SCR包括第一n沟道远端漏极MOS器件和第二n沟道远端漏极MOS器件，所述第一n沟道远端漏极MOS器件和所述第二n沟道远端漏极MOS器件中的每个具有栅极和在p-本体内的源极并且共享第一合并漏极；以及
所述第二SCR包括第三n沟道远端漏极MOS器件和第四n沟道远端漏极MOS器件，所述第三n沟道远端漏极MOS器件和所述第四n沟道远端漏极MOS器件中的每个具有栅极和在p-本体内的源极并且共享第二合并漏极；
其中所述多个PBL区域只在所述源极的至少一部分下面，而排除在所述第一合并漏极和所述第二合并漏极下面。
2.根据权利要求1所述的双向ESD保护器件，其中所述第一n沟道远端漏极MOS器件、所述第二n沟道远端漏极MOS器件、所述第三n沟道远端漏极MOS器件和所述第四n沟道远端漏极MOS器件中的每个包括n沟道漏极扩展MOS器件即DENMOS器件。
3.根据权利要求1所述的双向ESD保护器件，其中所述顶部半导体表面是硅表面。
4.根据权利要求1所述的双向ESD保护器件，其中所述多个PBL区域与所述p-本体中相应一个的面积匹配。
5.根据权利要求1所述的双向ESD保护器件，其中所述多个PBL区域完全在所述p-本体中相应一个的面积内。
6.根据权利要求1所述的双向ESD保护器件，其进一步包括在所述顶部半导体表面中的多个介电隔离特征件。
7.根据权利要求6所述的双向ESD保护器件，其中所述多个介电隔离特征件包括浅沟道隔离特征件即STI特征件。
8.根据权利要求6所述的双向ESD保护器件，其中所述多个介电隔离特征件包括硅局部氧化特征件即LOCOS特征件。
9.一种双向ESD保护器件，其包括：
具有顶部硅表面的衬底，所述顶部硅表面包括形成于其中的第一可控硅整流器即第一SCR和第二可控硅整流器即第二SCR，所述第一SCR和所述第二SCR包括图案化的p掩埋层即PBL，所述PBL包括多个PBL区域；
所述第一SCR包括第一n沟道漏极扩展MOS器件即第一DENMOS器件和第二DENMOS器件，所述第一DENMOS器件和所述第二DENMOS器件中的每个具有栅极和在p-本体内的源极并且共享第一合并漏极，以及
所述第二SCR包括第三DENMOS器件和第四DENMOS器件，所述第三DENMOS器件和所述第四DENMOS器件中的每个具有栅极、在p-本体内的源极并且共享第二合并漏极；
其中所述多个PBL区域只在所述源极的至少一部分下面，而排除在所述第一合并漏极和所述第二合并漏极下面，以及
其中所述多个PBL区域与所述p-本体中的相应一个的面积匹配。
10.一种集成电路即IC，其包括：
具有顶部半导体表面的衬底；
利用所述顶部半导体表面形成的功能性线路，所述功能性线路被配置为实现和执行具有多个端子的功能，所述多个端子至少包括第一端子和接地端子；
利用所述顶部半导体表面的至少一个双向ESD保护器件，其包括：
形成于其中的第一可控硅整流器即第一SCR和第二可控硅整流器即第二SCR，所述第一SCR和所述第二SCR包括图案化的p-掩埋层即PBL，所述PBL包括多个PBL区域；
所述第一SCR包括第一n沟道远端漏极扩展MOS器件和第二n沟道远端漏极扩展MOS器件，其中每个n沟道远端漏极扩展MOS器件具有栅极和在p-本体内的源极并且共享第一合并漏极，以及
所述第二SCR包括第三n沟道远端漏极扩展MOS器件和第四n沟道远端漏极MOS器件，其中每个n沟道远端漏极扩展MOS器件具有栅极和在p-本体内的源极并且共享第二合并漏极；
其中所述多个PBL区域只在所述源极的至少一部分下面，而排除在所述第一合并漏极和所述第二合并漏极下面，以及
其中所述双向ESD保护器件被至少并联连接到所述第一端子。
11.根据权利要求10所述的IC，其中所述第一n-沟道远端漏极MOS器件、所述第二n-沟道远端漏极MOS器件、所述第三n-沟道远端漏极MOS器件和所述第四n-沟道远端漏极MOS器件中的每一个包括n沟道漏极扩展MOS器件即DENMOS器件。
12.根据权利要求10所述的IC，其中所述多个PBL区域与所述p-本体中相应一个的面积匹配。
13.根据权利要求10所述的IC，其中所述多个PBL区域完全在所述p-本体中相应一个的面积内。
14.根据权利要求10所述的IC，其进一步包括在所述顶部半导体表面中的多个介电隔离特征件。
15.根据权利要求14所述的IC，其中所述多个介电隔离特征件包括浅沟道隔离特征件即STI特征件。
16.根据权利要求14所述的IC，其中所述多个介电隔离特征件包括硅局部氧化特征件即LOCOS特征件。
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