CN104269440B - 堆栈式n型晶体管以及静电保护电路 - Google Patents
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- 230000001681 protective effect Effects 0.000 title claims abstract description 18
- 238000002347 injection Methods 0.000 claims abstract description 66
- 239000007924 injection Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 15
- 239000013078 crystal Substances 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 48
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000024241 parasitism Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 210000001367 artery Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明的堆栈式N型晶体管，包括有半导体衬底、器件区、设置于器件区内的N型注入区，所述N型注入区两侧分别对称设置至少两个NMOS晶体管，所述N型注入区与相邻的所述NMOS晶体管的漏极相连，所述N型注入区的表面区域内形成有N型连接区，并且，距离所述N型注入区最远的所述NMOS晶体管的源极形成N型深掺杂区。本发明中，通过增加与所述注入区相邻的NMOS晶体管的漏极电阻，使得形成的寄生NPN晶体管的寄生内阻增加，因此，静电保护电路电流路径上的导通电阻增加，使得二次击穿电压提高，每个寄生NPN晶体管均可以开启，使得导通电流均匀的流过每个NPN晶体管，提高静电保护能力。
Description
技术领域
本发明涉及集成电路静电保护电路设计领域，尤其涉及一种堆栈式N型晶体管以及静电保护电路。
背景技术
集成电路在制造、装配、测试或最终的应用中，很容易遭受到破坏性静电放电(ESD)，使得集成电路受到静电的损伤。因此通常在集成电路中，会形成ESD保护电路，即在输入/输出焊垫(I/O pad)耦接有可以将I/O pad上的静电释放的放电单元，从而减小静电对集成电路带来的损伤。NMOS晶体管是常用的ESD保护器件，然而，在目前的Logic、Flash等的高压工艺下，需要将NMOS晶体管并列设置为如图1所示的堆栈式N型晶体管，以实现静电保护功能。
参考图1所示，为现有技术中的堆栈式N型晶体管的半导体结构的剖面结构示意图，在半导体衬底100内形成有P阱200，P阱200内有器件区210，在器件区内第二NMOS晶体管M2的漏极、P阱以及第一NMOS晶体管M1的源极形成寄生NPN晶体管T1，第三NMOS晶体管M3的漏极、P阱以及第四NMOS晶体管M4的源极形成寄生NPN晶体管T2，同样的，还形成寄生NPN晶体管T3、T4。并且，寄生NPN晶体管T1、T2、T3以及T4可以视为同规格的三极管。P阱210还包括互连区220，互连区为P型掺杂区，用于将每个寄生NPN晶体管的基极连接外部电路。互连区220、NMOS晶体管的栅极G1、G2以及靠近互连区220的NMOS晶体管的源极S均接地，器件区中间的NMOS晶体管的漏极连接外部电路的输入端，例如静电脉冲、VDD。
由于寄生NPN晶体管T1、T2的基极与地线之间的距离不同，因此，T1、T2的寄生内阻大小不相同，且T2的寄生内阻R1+R2总是大于T1的寄生内阻R1，因此T2的基极的电位总是高于T1的基极电位，即T2的基极与发射极之间的电势差大于T1。当同规格的三极管的集电极与发射极之间电势差相同时， 基极与发射极之间的电势差越大，越容易导通，因此，当输入端上产生静电破坏导致电位升高时，T2总是先于T1导通。同样的，寄生晶体管T3总是先于T4导通。因此，上述堆栈式N型晶体管的并联结构的导通均匀性很差，使得所有的寄生NPN晶体管并不能同时导通放电，当寄生NPN晶体管T1、T4导通时，T2、T3可能由于过大电压已经被损坏。
图2为图1所示的堆栈式N型晶体管的I-V曲线，点1对应的是维持堆栈式N型晶体管导通时的最小电流，点2对应的是二次击穿时的最大电流和对应的电压，即寄生NPN晶体管彻底损坏时的最大电流和对应电压，点3对应的堆栈式N型晶体管的中寄生NPN晶体管触发导通电压。二次击穿是指三极管的集电极与发射极的电压为某一值时，电压迅速下降而电流迅速上升使得PN结反向击穿，现有技术中二次击穿电压小于触发电压，使得输入端有静电脉冲产生时，有部分寄生NPN晶体管(T2、T3)开启，直到他们被完全损坏，其他未开启的寄生NPN晶体管(T1、T4)有可能一直不能开启。
发明内容
现有技术中的堆栈式N型晶体管存在不能完全开启的问题，为了解决上述问题，发明人经过研究，改进了现有的堆栈式N型晶体管，采用如图3所示的改进的堆栈式N型晶体管结构，在第二NMOS晶体管M2以及第六NMOS晶体管M6的漏极下方进行一ESD离子注入过程形成静电保护区域450、460，经过特殊的ESD离子注入，可以降低寄生NPN晶体管的触发电压，改善寄生NPN晶体管的导通均匀性。但是，ESD离子注入过程需要增加额外的工艺步骤，增加额外的生产工艺成本。
为了进一步解决上述问题，而不引入额外的工艺步骤，发明人经过深入研究，可以通过增加与所述注入区相邻的NMOS晶体管的漏极电阻，使得形成的寄生NPN晶体管的寄生内阻增加，因此，静电保护电路电流路径上的导通电阻增加，使得二次击穿电压提高，每个寄生NPN晶体管均可以开启，使得导通电流均匀的流过每个NPN晶体管，提高静电保护能力。
因此，发明人提出了本发明提供一种堆栈式N型晶体管，包括：
半导体衬底，所述半导体衬底内包括器件区；
N型注入区，位于所述器件区内；
所述N型注入区两侧分别对称设置至少两个NMOS晶体管，所述N型注入区与相邻的所述NMOS晶体管的漏极相连；
所述N型注入区的表面区域内形成有N型连接区；
其中，距离所述N型注入区最远的所述NMOS晶体管的源极形成N型深掺杂区。
进一步的，所述N型注入区为N阱。
进一步的，与所述N型注入区相邻的两个所述NMOS晶体管的漏极与所述N型注入区部分重叠。
进一步的，两个所述漏极与所述N型连接区之间分别形成有伪栅。
进一步的，所述半导体衬底包括有一互连区，所述互连区与所述器件区之间通过浅沟槽结构隔离。
进一步的，所述互连区为P型掺杂区。
进一步的，所述半导体衬底还包括P阱，所述器件区与所述互连区均为于所述P阱内。
进一步的，所述N型注入区一侧的NMOS晶体管的数量为两个、三个或四个。
本发明还提供一种静电保护电路，其特征在于，包括至少两个并列设置于同一半导体衬底内的堆栈式N型晶体管，所述堆栈式N型晶体管为如权利要求1-8任意一项所述的堆栈式N型晶体管，每个所述NMOS晶体管的栅极以及距离所述N型注入区最远的NMOS晶体管的源极均接地，所述N型连接区接外部电路。
进一步的，每个相邻的所述器件区内远离距离所述N型注入区最远的NMOS晶体管的源极重叠。
与现有技术相比，本发明堆栈式N型晶体管以及静电保护电路具有以下优点；
本发明提供的堆栈式N型晶体管，包括有半导体衬底、器件区、设置于器件区内的N型注入区，所述N型注入区两侧分别对称设置至少两个NMOS晶体管，所述N型注入区与相邻的所述NMOS晶体管的漏极相连，所述N型注入区 的表面区域内形成有N型连接区，并且，距离所述N型注入区最远的所述NMOS晶体管的源极形成N型深掺杂区。本发明中，通过增加与所述注入区相邻的NMOS晶体管的漏极电阻，使得形成的寄生NPN晶体管的寄生内阻增加，因此，静电保护电路电流路径上的导通电阻增加，使得二次击穿电压提高，每个寄生NPN晶体管均可以开启，使得导通电流均匀的流过每个NPN晶体管，提高静电保护能力。
附图说明
图1为现有技术中堆栈式N型晶体管的静电保护结构示意图；
图2为现有技术中静电保护电路的I-V曲线；
图3为现有技术中改进的堆栈式N型晶体管的静电保护结构示意图；
图4为本发明中堆栈式N型晶体管的剖面结构示意图；
图5为本发明中中堆栈式N型晶体管的I-V曲线；
图6为本发明中静电保护电路的结构示意图。
具体实施方式
下面将结合示意图对本发明的堆栈式N型晶体管以及静电保护电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的堆栈式N型晶体管，包括有半导体衬底、器件区、设置于器件区内的N型注入区，所述N型注入区两侧分别对称设置至少两个NMOS晶体管，所述N型注入区与相邻的所述NMOS晶体管的漏极相连，所述N型注入区的表面区域内形成有N型连接区，其中，距离所述N型注入区最远的NMOS晶体管的源极形成N型深掺杂区。一方面，通过增加与所述 注入区相邻的NMOS晶体管的漏极电阻，使得形成的寄生NPN晶体管的寄生内阻增加，因此，静电保护电路电流路径上的导通电阻增加，使得二次击穿电压提高，每个寄生NPN晶体管均可以开启，使得导通电流均匀的流过每个NPN晶体管，提高静电保护能力。另一方面，还可以对远离所述N型注入区的NMOS晶体管的有源区进行N型掺杂，增加寄生NPN晶体管的基极电阻，降低触发电压。
具体的结合上述核心思想，本发明的堆栈式N型晶体管的剖面结构参考图4所示，堆栈式N型晶体管1包括半导体衬底500，位于所述半导体衬底500内的P阱510，所述P阱510内包括器件区600。在本发明中，所述半导体衬底500以P型衬底为例进行说明。
所述器件区600中包括有一N型注入区610，在所述N型注入区610的两侧分别对称设置规格相同的至少两个NMOS晶体管，所述N型注入区610与两侧相邻的NMOS晶体管的漏极相连，或者部分重叠，例如，在本实施例中，所述N型注入区610的两侧分别设置相同的两个晶体管：第一NMOS晶体管M1、第二NMOS晶体管M2，两侧的第一NMOS晶体管M1的NMOS晶体管的漏极630、640均与所述N型注入区610部分重叠。但是，本发明所述N型注入区610每侧的NMOS晶体管的个数并不限于2个，还可以为3个、4个，数量越多，形成的静电保护电路的静电保护效果更好。例如，在常用的半导体工艺中多采用工作电压为3.3V的NMOS晶体管，而当外部电压输入的电压为5V时，本发明的中采用两个NMOS晶体管堆叠的结构或者更多个数的NMOS晶体管堆叠的结构，使得每个NMOS晶体管上栅极和漏极之间的工作电压都不会超过3.3V，因此，可以确保NMOS晶体管的使用寿命，提高静电保护能力。
在所述N型注入区610的表面形成有N型连接区620，所述N型连接区620用于连接外部电路，在本实施例中，所述N型注入区位于所述N型注入区610表面的中间位置，但是所述N型连接区620的位置可以根据需要进行调整，调节两边的寄生NPN晶体管改的寄生内阻，调节不同的寄生NPN晶体管的基极电位。
例如，本发明中，所述N型连接区620连接输入端，在与所述N型注入区610两侧相邻的第一NMOS晶体管M1的漏极630、640之间分别形成规格相同 的伪栅650、660。在本实施例中，所述伪栅650、660与所述第一NMOS晶体管M1、所述第二NMOS晶体管M2的栅极G1、G2的在同一工艺步骤中制备，而且，形成所述N型注入区610以及所述N型连接区可以在现有的工艺步骤中完成，因此，本发明不会增加额外的工艺步骤，不会增加额外的生产成本。
在本实施例中，每个NMOS晶体管M1、M2的栅极G1、G2均接地，距离所述N型注入区610最远的NMOS晶体管的源极以及所述互连区700接地，例如，本实施例中，所述第二NMOS晶体管M2的源极接地，而所述N型连接区620接外部电路输入端，例如，可以接电源线VDD或者静电脉冲信号。
所述N型连接区620、所述P阱510以及所述N型注入区一侧的M2晶体管的源极形成寄生NPN晶体管T1，所述N型连接区620、所述P阱510以及所述N型注入区另一侧的M2晶体管的源极形成寄生NPN晶体管T2，因此，形成的寄生NPN晶体管T1、T2的规格相同。通过现有技术中的分析，寄生NPN晶体管T2总是先于T1导通。
在本发明中，由于所述N型注入区610以及所述伪栅650、660的存在，在形成的寄生NPN晶体管T1和T2中分别增加了寄生内阻R3。当所述N型连接区620连接的输入端有静电脉冲产生时，由于寄生内阻R3的存在，使得输入端与地线之间的电势差增加，即加载在寄生NPN晶体管T1、T2的集电极的导通电阻增加。提高寄生NPN晶体管T1、T2的二次击穿电压，使得在寄生NPN晶体管T1、T2被损坏之前，每个晶体管都得以导通，导通电流均匀流过每个NPN晶体管，提高静电保护能力。
进一步的，在距离所述N型注入区610最远的所述NMOS晶体管的源极分别形成N型深掺杂区670、680，所述P阱510中还形成有互连区700，所述互连区700与所述器件区600通过浅沟槽结构800隔离，所述互连区700为P型掺杂区。所述N型深掺杂区700、800，可以增加寄生NPN晶体管T1、T2的基极电阻，降低触发电压。当输入端产生静电脉冲时，使得寄生晶体管T1、T2较早的触发，提高静电保护能力。
参考图5所示，为本发明的堆栈式N型晶体管1的I-V曲线，点A对应的是维持堆栈式N型晶体管1导通时的最小电流，点B对应的是寄生NPN晶体管触发导通电压，点C对应的是二次击穿时的最大电流和对应的电压，即寄生NPN 晶体管彻底损坏时的最大电流和对应电压，与图2对比可知，本发明的堆栈式N型晶体管1的触发电压小于二次击穿电压，因此，可以使得内部的各个寄生NPN晶体管导通均匀性较好，可以提高静电保护能力。
作为本发明的另一面，本发明还提供一种静电保护电路2，参考图6所示，静电保护电路包括至少两个所述堆栈式N型晶体管1，所述堆栈式N型晶体管1并列设置于同一半导体衬底内，每个所述堆栈式N型晶体管的互连区、器件区内的每个NMOS晶体管的栅极以及距离N型注入区最远的NMOS晶体管的源极均接地，而N型连接区接外部电路，例如静电脉冲或者VDD。本实施例中，两个相邻的所述堆栈式N型晶体管1中的所述器件区相连，并且每个相邻的所述器件区内距离所述N型注入区最远的NMOS晶体管的源极重叠。
综上所述，本发明堆栈式N型晶体管，包括有半导体衬底、器件区、设置于器件区内的N型注入区，在所述N型注入区两侧均对称设置至少两个NMOS晶体管，所述N型注入区与相邻的所述NMOS晶体管的漏极相连，所述N型注入区的表面区域内形成有N型连接区，并且，距离所述N型注入区最远的所述NMOS晶体管的源极形成N型深掺杂区。本发明中，通过增加与所述注入区相邻的NMOS晶体管的漏极电阻，使得形成的寄生NPN晶体管的寄生内阻增加，因此，静电保护电路电流路径上的导通电阻增加，使得二次击穿电压提高，每个寄生NPN晶体管均可以开启，使得导通电流均匀的流过每个NPN晶体管，提高静电保护能力。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种堆栈式N型晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底内包括器件区；
N型注入区，位于所述器件区内；
所述N型注入区两侧分别对称设置至少两个NMOS晶体管，所述N型注入区与相邻的所述NMOS晶体管的漏极相连，位于同一侧的所述NMOS晶体管串联；
所述N型注入区的表面区域内形成有N型连接区；
其中，距离所述N型注入区最远的所述NMOS晶体管的源极形成N型深掺杂区。
2.如权利要求1所述的堆栈式N型晶体管，其特征在于，所述N型注入区为N阱。
3.如权利要求2所述的堆栈式N型晶体管，其特征在于，与所述N型注入区相邻的两个所述NMOS晶体管的漏极与所述N型注入区部分重叠。
4.如权利要求3所述的堆栈式N型晶体管，其特征在于，两个所述漏极与所述N型连接区之间分别形成有伪栅。
5.如权利要求1所述的堆栈式N型晶体管，其特征在于，所述半导体衬底包括有一互连区，所述互连区与所述器件区之间通过浅沟槽结构隔离。
6.如权利要求5所述的堆栈式N型晶体管，其特征在于，所述互连区为P型掺杂区。
7.如权利要求5所述的堆栈式N型晶体管，其特征在于，所述半导体衬底还包括P阱，所述器件区与所述互连区均为于所述P阱内。
8.如权利要求1所述的堆栈式N型晶体管，其特征在于，所述N型注入区一侧的NMOS晶体管的数量为两个、三个或四个。
9.一种静电保护电路，其特征在于，包括至少两个并列设置于同一半导体衬底内的堆栈式N型晶体管，所述堆栈式N型晶体管为如权利要求1-8任意一项所述的堆栈式N型晶体管，每个所述NMOS晶体管的栅极以及距离所述N型注入区最远的NMOS晶体管的源极均接地，所述N型连接区接外部电路。
10.如权利要求9所述的静电保护电路，其特征在于，每个相邻的所述器件区内远离距离所述N型注入区最远的NMOS晶体管的源极重叠。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410526102.7A CN104269440B (zh) | 2014-09-30 | 2014-09-30 | 堆栈式n型晶体管以及静电保护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410526102.7A CN104269440B (zh) | 2014-09-30 | 2014-09-30 | 堆栈式n型晶体管以及静电保护电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104269440A CN104269440A (zh) | 2015-01-07 |
| CN104269440B true CN104269440B (zh) | 2017-10-17 |
Family
ID=52160947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410526102.7A Active CN104269440B (zh) | 2014-09-30 | 2014-09-30 | 堆栈式n型晶体管以及静电保护电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104269440B (zh) |
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| CN113192949B (zh) * | 2021-04-27 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 半导体器件 |
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| CN102025135A (zh) * | 2009-09-17 | 2011-04-20 | 上海宏力半导体制造有限公司 | 一种esd保护装置 |
| CN102315217A (zh) * | 2010-06-29 | 2012-01-11 | 上海宏力半导体制造有限公司 | 多指条形ggnmos、静电保护电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431066B1 (ko) * | 2001-09-27 | 2004-05-12 | 삼성전자주식회사 | 정전 방전 보호 기능을 가진 반도체 장치 |
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-
2014
- 2014-09-30 CN CN201410526102.7A patent/CN104269440B/zh active Active
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| CN102024811A (zh) * | 2009-09-17 | 2011-04-20 | 上海宏力半导体制造有限公司 | 一种静电放电保护电路 |
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|---|---|
| CN104269440A (zh) | 2015-01-07 |
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