CN102856317B - Esd保护元件 - Google Patents

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Abstract

本发明公开一种ESD保护元件。该ESD保护元件包括：MOS晶体管，其并排配置有源极区、栅极及漏极区；第1硅化物层，其形成于所述源极区的表面上；第2硅化物层，其形成于所述漏极区的表面上；第1连接部，其形成于所述第1硅化物层上；以及第2连接部，其形成在所述第2硅化物层上，且不与所述第1连接部对置；其中，所述第1硅化物层形成为在所述源极区上扩张至与所述第2连接部对置的区域，所述第2硅化物层形成为在所述漏极区上扩张至与所述第1连接部对置的区域。

Description

ESD保护元件
技术领域
本发明涉及静电放电(Electro-Static Discharge：ESD)保护元件，更详细地，涉及保护内部电路免受静电放电应力电流(ESD stress current)损伤的ESD保护元件。
背景技术
一般，静电放电(Electro-Static Discharge：ESD)保护电路为了防止从带电的人体或机器流入半导体元件内部的静电放电应力电流(ESD stress current)导致的内部电路的损伤而设置在半导体元件内的输入输出焊盘(pad)及电源/接地焊盘与内部电路之间。
根据系统芯片(system on chip)而集成度越高，则ESD保护元件所占的面积在决定半导体芯片的整体大小时所占的比重越大。另外，从ESD保护电路作为决定芯片性能的重要因素而发挥作用的方面来看，ESD保护元件的重要性逐渐升高。
很多情况下，ESD保护元件使用N-型MOSFET(gate grounded N-type MOSFET：GGNMOS)，该N-型MOSFET将栅极、源极和本体连接成一体，并将其连接在接地电压节点Vss上，接地线(Vss)和电源线(Vdd)通过触头(contact)分别连接在源极和漏极。此时，正常情况下，在漏极区域和源极区域内配置触头，为了降低触头电阻，在触头周围形成硅化物层(silicide)。
相互竞争对半导体芯片的缩小的氛围中，为了节省形成电源及接地线的区域的面积，在GGNMOS上部配置电源线和接地线时，由于只在源极和漏极的一部分区域配置触头，并在触头周围形成硅化物层，因此只通过对置的距离最小的触头而形成电流通路(currentpath)。
因此，ESD应力电流集中到特定触头，ESD元件在初期就被破坏，使ESD应力电流不能顺利地流到半导体芯片外部，所以存在规范(specification)中所要求的ESD水准降低的问题。
发明内容
本发明是为了解决上述问题而提出的，本发明的目的是提供一种ESD保护元件，使其用于将流入半导体元件的ESD应力电流向外部放出。
为了达到上述目的，根据本发明的ESD保护元件包括：MOS晶体管，其并排配置有源极区、栅极及漏极区；第1硅化物层，其形成于上述源极区的表面上；第2硅化物层，其形成于上述漏极区的表面上；第1连接部，其形成于上述第1硅化物层上；以及第2连接部，其形成在上述第2硅化物层上，且不与上述第1连接部对置；其中，上述第1硅化物层形成为在上述源极区上扩张至与上述第2连接部对置的区域，上述第2硅化物层形成为在上述漏极区上扩张至与上述第1连接部对置的区域。
此时，还包括第1金属部和第2金属部，上述第1金属部和第2金属部与上述MOS晶体管的表面隔离，在与上述源极区、上述栅极和上述漏极区的配置方向垂直的方向上并排配置，上述第1连接部和第2连接部可以分别与上述第1金属部和第2金属部连接。
此时，上述第1金属部可以与接地端子连接，上述第2金属部可以与流入ESD应力电流(stress current)的电源端子连接。
另一方面，上述第1金属部和第2金属部可以配置成互相隔离至少0.23μm。
另一方面，还可以包括绝缘层，上述绝缘层配置在上述第1金属部和上述第2金属部与上述MOS晶体管之间。
此时，上述第1连接部和第2连接部可以分别包括贯通上述绝缘层的至少一个触头(contact)。
另一方面，上述第1硅化物层可以以上述源极区的中心部为基准以规定大小形成，使得从上述源极区的边界露出一定范围的源极区；上述第2硅化物层可以以上述漏极区的中心部为基准以规定大小形成，使得从上述漏极区的边界露出一定范围的漏极区。
另一方面，优选上述第2连接部与上述栅极之间的间距比上述第1连接部与上述栅极之间的间距宽。
另一方面，上述第1连接部可以从上述栅极隔开0.11μm～1μm而形成，上述第2连接部可以从上述栅极隔开1μm～5μm而形成。
另一方面，上述第1金属部和第2金属部可以配置在相同层上。
另一方面，上述MOS晶体管优选为栅极-接地(gate-grounded)NMOS晶体管。
另一方面，还可以包括注入(implant)区，上述注入区是在上述漏极区的下部注入与上述漏极区不同类型的掺杂剂而形成的。
另一方面，上述MOS晶体管优选为高电压栅极-接地(high voltagegate-grounded)NMOS晶体管。
此时，还可以包括：第1漂移区，其是在上述漏极区上掺杂低浓度杂质而形成的；以及第2漂移区，其是在上述源极区上掺杂低浓度杂质而形成的。
此时，上述第1漂移区可以具有与上述漏极区相同的掺杂类型，上述第2漂移区可以具有与上述源极区相同的掺杂类型。
另一方面，还可以包括注入区，上述注入区是在上述第1漂移区上注入与上述第1漂移区不同类型的掺杂剂而形成。
此时，上述逻辑阱注入区可以为倒阱，上述倒阱是在上述第1漂移区内以不同能量将杂质多步离子注入而形成的。
另一方面，上述MOS晶体管优选为包括两个以上的栅极的多触点(multi finger)结构。
另一方面，上述栅极可以包括形成在上述栅极上的硅化物层区。
因此，根据本发明的多种实施例，可以将ESD应力电流放出到半导体元件的外部，从而可以保护内部电路免受外部静电的损伤。
附图说明
图1是用于说明根据本发明的一实施例的ESD保护元件中的ESD应力电流的流动的俯视图。
图2a和图2b是根据本发明的一实施例的ESD保护元件整体的俯视图。
图3～图7是用于说明根据本发明的一实施例的ESD保护元件的结构的图。
图8是显示根据本发明的一实施例的ESD保护元件的测定结果的曲线图。
图9a是用于说明ESD保护元件的工作的电路。
图9b是在ESD保护元件由GGNMOS来实现时，显示电压和电流的关系的曲线图。
图10是根据本发明的另一实施例的ESD保护元件的剖视图。
图11a～图12b是用于说明本发明另一实施例的ESD保护元件的图。
符号说明
110：第1金属部，120：第2金属部
130：源极区，140：漏极区
150：栅极，160：第1连接部
170：第2连接部，180：第1硅化物层
190：第2硅化物层
具体实施方式
以下参照附图更详细地说明本发明。
图1是用于说明根据本发明的一实施例的ESD保护元件中的ESD应力电流的流动的俯视图。
图1中图示的ESD保护元件是使用在具有1-8V范围工作电压的低电压(lowvoltage)元件上的ESD保护元件，特别是可以在1.8V、3.3V、5V中使用。并且，可以直接利用在低电压(low voltage)元件上使用的CMOS工序来制造ESD保护元件。
参照图1，为了便于说明，没有图示分别连接在源极区130和漏极区140的第1金属部(图2b的110)和第2金属部(图2b的120)，箭头方向表示ESD应力电流(ESD stresscurrent)的流向。
ESD应力电流流入漏极区140的第2连接部170后，在具有第2连接部170的漏极区和具有第1连接部160的源极区之间形成BJT电流通路(BJT current path)，流入的ESD应力电流通过源极区130的第1连接部160向外部放出。
此时，如同本发明，在源极区130上形成第1硅化物层180，使其包括包围第1连接部160的区域181和扩张区183的全部，在漏极区140上形成第2硅化物层190，使其包括包围第2连接部170的区域191和扩张区193的全部，如此则能够形成更宽的BJT电流通路。
这通过改善源极区130和漏极区140之间的电流瓶颈现象，使得能够充分利用由活性区105形成的元件的宽度(width)，从而可使ESD应力电流更容易向外部放出。
图2a和图2b是根据本发明的一实施例的ESD保护元件整体的俯视图。首先，参照图2a，ESD保护元件100包括源极区130、漏极区140、栅极150、第1连接部160、第2连接部170、第1硅化物层180和第2硅化物层190。
另一方面，根据本实施例的ESD保护元件能够以利用了两个以上的栅极的多触点结构(multi finger)方式来实现。
另外，ESD保护元件可以是栅极-接地NMOS(gate-grounded N-typemetal oxidesemicondector：GGNMOS)晶体管。此时，基板是一般的硅基板，并可以掺杂有硼(Boron)、铟(Indium)之类的p-型掺杂物，并可注入1E12～1E14(ion/cm2)的离子而形成P-阱(P-well)。
栅极150是用于将掺杂区电连接的结构，可以包括栅电极(未图示)、栅氧化物层(未图示)和栅隔垫物(spacer)(未图示)等。
并且，栅极150可以通过栅极触头155连接到第1金属部110(参照图2b)，栅极150的表面上可以形成用于减少与栅极触头155的接触电阻的硅化物层区153。
在这里，栅极触头155的位置优选位于栅极150和STI区107重叠的部分。即，如图2a所示，栅极触头155位于栅极150的端部。这是因为，当栅极触头的位置位于活性区105和栅极重叠的区域时，有可能会发生栅极泄漏电流的问题。
另外，可以在栅极的两侧分别配置源极区130和漏极区140。即，源极区130、栅极150和漏极区140并列地配置而构成MOS晶体管。
源极区130是在栅极一侧向基板的表面上注入第1掺杂类型的掺杂物而形成。在本实施例中，ESD保护元件为GGNMOS晶体管时，源极区130可以离子注入1E14～1E16(ion/cm2)的砷(Arsenic)或磷(Phosphorus)之类的n-型掺杂物而形成。
漏极区140是在栅极另一侧向基板的表面上注入第1掺杂类型的掺杂物而形成。在本实施例中，漏极区140与源极区130同样，可以离子注入1E14～1E16(ion/cm2)的砷(Arsenic)或磷(Phosphorus)之类的n-型掺杂物而形成。
第1硅化物层180形成在源极区130的表面上，第2硅化物层190形成在漏极区140的表面上。
第1硅化物层180可以以源极区130的中心部为基准以规定的大小形成，以使从源极区130的边界露出一定范围的源极区。另外，第2硅化物层190也可以以漏极区140的中心部为中心以规定的大小形成，以使从漏极区140的边界露出一定范围的漏极区。
第1连接部160形成在第1硅化物层180上，其是将源极区130与金属配线(图2b的第1金属部110)电连接的源极触头用连接部。并且，第2连接部170形成在第1硅化物层190上，是将漏极区140与金属配线(图2b的第2金属部120)电连接的漏极触头用连结部。
在这里，第1连接部160和第2连接部170可以分别仅形成在第1硅化物层180和第2硅化物层190的一部分上。
另外，第2连接部170可以在第2硅化物层190上形成为不与第1连接部160对置，即，不与第1连接部160对称。
具体而言，如图2a所示，第1连接部160与第2连接部170形成为以栅极150为中心相互不对置，即，不存在对称的连结部。这是为了使用一个金属层来形成第1金属部110和第2金属部120(参照图2b)。
但是，如果在第1和第2硅化物层上以对称的方式形成第1连接部和第2连接部，则会改变对金属的布局(layout)，所以不能使用如图2b所示的金属布局，而需要更多的面积。
第1硅化物层180可以包括包围第1连接部160的区域181和没有形成第1连接部160的扩张区183。第2硅化物层190包括包围第2连接部170的区域191和没有形成第2连接部170的扩张区193。
即，第1硅化物层180形成为在源极区上扩张至与第2连接部170对置的区域，第2硅化物层190形成为在漏极区上扩张至与第1连接部160对置的区域。
在这里，形成为包括扩张区183、193是为了如上所述地使金属所占面积最小化，而以一层配置金属布局。
另外，是为了即使在扩张区不存在第1和第2连接部时，利用硅化物层来减小电阻，在源极区130与漏极区140之间形成更宽的电流通路(current path)。即，ESD应力电流(ESDstress current)通过第2金属部120进入第2连接部170时，需要将较大的ESD应力电流快速传播到源极区130，利用低电阻的硅化物层具有电流从漏极区140向源极区130快速扩散的优点。
虽然，即使对于没有形成第2连接部170的扩张区193，ESD应力电流也能传播至具有低电阻的硅化物层扩张区193，且通过栅极下端传输到形成有第1连接部160的源极区130。由此，ESD应力电流通过第1连接部160快速地从接地端子(ground line)流出。同样，ESD应力电流从第2连接部170快速传输到没有形成第1连接部160的源极用第1硅化物层扩张区180后，ESD应力电流通过低电阻的硅化物层容易地传输到第1连接部160。然后，再通过与第1连接部160连接的接地端子(ground line)流出。如此，即使没有形成第1和第2连接部，利用低电阻的硅化物层扩张区，可以由接地端子(ground line)快速地处理ESD应力电流。因此，形成低电阻的硅化物层扩张区是必备的。
在这里，第1硅化物层180和第2硅化物层190形成在包围第1连接部160的区域181和包围第2连接部170的区域191上是为了分别减少第1连接部160和第2连接部170与基板之间的接触电阻。
另一方面，第1连接部160与栅极150之间的间距(SCGS：Source Contact to GateSpacing)小于第2连接部170与栅极150之间的间距(DCGS：Drain Contact to GateSpacing)。作为一个例子，第1连接部160与栅极150的间距可以为0.11μm～1μm，第2连接部170与栅极150的间距可以为1μm～5μm。
如此，将DCGS设定成比SCGS宽的理由是为了提高漏极区140的镇流(ballast)电阻。从而，可以使由保持电压(holding voltage，Vh)产生的热失效(thermal failure)的电压(Vt2)的斜度变缓，在使用两个以上的栅极的多触点结构中这样做是必需的。
这是因为，如果镇流电阻升高，则可以使漏极依次工作，使进入漏极端的ESD应力电流向更多区域(area)快速分散。
DCGS间距窄时，镇流电阻相应地减少，从而无法实现各漏极区电压的依次增加而导致无法使多个漏极区依次接通(ON)而工作，因此在一个漏极接受ESD应力电流。此时将无法获得所需的BJT电流特性，且发生需要在一处消化电流的困难。
然而，当然第1硅化物层180和第2硅化物层190所形成的大小可以根据CMOS设计规定的最低设计规定(minimum design rule)而进行变更。
这样的第1和第2硅化物层180、190可以使用硅氧化物阻隔层(silicon oxideblocking layer)或硅氮化物阻隔层(silicon nitride blocking layer)来形成。此为为了形成第1硅化物层180和第2硅化物层190，而在源极区130和漏极区140上除去阻隔层。在除去了阻隔层的区域蒸镀钴(cobalt)、镍(nickel)或钛(titanium)金属，并进行热处理，则可以形成第1硅化物层180和第2硅化物层190。
然后，基板上可以形成以比P-阱更高的浓度掺杂的P-阱连接区(P-well tab)101，P-阱连接区可以通过阱触头(well contact或bulk contact)103与第1金属部110连接(参照图2b)。另外，为了隔开源极区130与P-阱连接区101，可以设置STI区107(或LOCOS区)。
图2b是在图2a的ESD保护元件上添加第1金属部110和第2金属部120的ESD保护元件的俯视图。第1金属部110和第2金属部120可以与栅极-接地(gate-grounded)NMOS晶体管的表面隔离，在与源极区130、栅极150和漏极区140的配置方向垂直的方向上并列配置。此时，在0.18μmCMOS设计规定(design rule)中，第1金属部110和第2金属部120可以在相同层至少相隔0.23μm而配置。并且，第1金属部110和第2金属部120各自的宽度可以为15μm～25μm。
然而，在此，第1金属部110与第2金属部120的间距仅是依据了0.18μmCMOS设计规定(design rule)，当然还可以根据CMOS设计规定而进行变更。
第1金属部110与接地端子(ground line，Vss)(未图示)连接，且通过第1连接部160与源极区130电连接。另一方面，第2金属部120连接在向使用ESD保护元件的半导体元件(未图示)供给驱动电压的电源端子(Vdd)(未图示)，通过第2连接部170与漏极区140电连接。
另一方面，ESD应力电流通过连接在电源端子上的第2金属部120流入ESD保护元件，ESD保护元件可以将这样的电流通过第1金属部110从接地端子放出。
另一方面，根据本发明的一实施例的ESD保护元件，还包括配置在第1金属部110和第2金属部120与GGNMOS晶体管之间的绝缘层。绝缘层可以由包括硅氧化物(siliconoxide)或硅氮化物(silicon nitride)的绝缘体构成。
由此，如果形成绝缘层，第1连接部160和第2连接部170可以各自包括贯通绝缘层的至少一个触头(contact)。
另一方面，在说明图2a和图2b时，ESD保护元件为GGNMOS晶体管，但并非仅限于此。ESD保护元件还能够以NMOS晶体管、PMOS晶体管和GPPMOS晶体管来实现。
作为一个例子，以NMOS晶体管实现时，可以用将栅极端子与其它端子连接而使NMOS晶体管不形成沟道(channel)的方式实现。另外，如果能以ESD保护元件进行工作时，在源极端子和栅极端子与接地端子之间连接电阻等无源元件也无妨。
另一方面，在说明图2a和图2b时，虽图示的是第1金属部110和第2金属部120互相平行，且向与栅极150排列方向垂直的方向进行配置，但并非仅限于此。只要相互隔离，第1金属部110和第2金属部120可以不相互平行，可以与栅极150形成一定角度而进行配置。
另一方面，在说明图2a和图2b时，虽然图示的是第1连接部160和第2连接部170在源极区130和漏极区140分别形成有3个，但这只不过是0.18μmCMOS设计规定中的一个例子。当然，第1连接部160和第2连接部170的个数可以在使用硅化物工序的技术中，根据0.35μm以下的CMOS设计规定来进行变更而选用。
另外，在说明图2a和图2b时，虽然图示的是第1连接部160和第2连接部170的形状为四边形的情形，但这也只是一个例子。只要能够将第1金属部110和第2金属部120分别与第1硅化物层180和第2硅化物层190电连接，第1连接部160和第2连接部170的形状不仅可以形成为圆形，还可以形成为其它多边形。
另外，在说明图2a和图2b时，虽然图示的是第1硅化物层180和第2硅化物层190的形状为四边形的情形，但这只不过是一个例子，在源极区130和漏极区140上以圆形和其它多边形的形状构成也无妨。
图3～图7是用于说明根据本发明的一实施例的ESD保护元件的结构的图。图3与图2b所示的图相同，图4～图7为图3所示的ESD保护元件的剖视图，分别为，图4是A-A’方向的剖视图，图5是B-B’方向的剖视图，图6是C-C’方向的剖视图，以及图7是D-D’方向的剖视图。
参照图4～图7，以p-型掺杂的基板(P-阱)上存在N-有源层区(源极区130和漏极区140)和栅极150，在N-有源层(N-active)区上分别形成有第1和第2硅化物层180、190。
另外，与基板隔离地形成有第1金属部110和第2金属部120，它们分别连接在接地端子(Vss)(未图示)和电源端子(Vdd)(未图示)。
第1硅化物层180在源极区130中可包括包围第1连接部160的区域181和没有形成第1连接部160的扩张区183而形成。第1连接部160与栅极150的间距为0.11μm～1μm。
另外，第1硅化物层180通过第1连接部160与第1金属部110连接，第1连接部160可以从第1硅化物层180的边界相隔0.2μm而形成。
第2硅化物层190在漏极区140中可包括包围第2连接部170的区域191和没有形成第2连接部170的扩张区193而形成。第2连接部170与栅极150的间距为1μm～5μm。
另外，第2硅化物层190通过第2连接部170与第2金属部120连接，第2连接部170可以从第2硅化物层190的边界相隔0.2μm而形成。
如此，将第1硅化物层180和第2硅化物层190形成至扩张区183、193，如上所述，是为了利用硅化物层减少电阻，从而在源极区130和漏极区140之间形成更宽的电流通路(current path)。
另一方面，如上所述，在源极区130和漏极区140的一定区域内分别形成第1和第2硅化物层180、190(存在非硅化物层(Non-silicide)区)。这是因为，如果将所有源极区130和漏极区140硅化物化，则无法发生多触点触发(multi finger trigger)，所以相对于面积的特性效率降低。
另一方面，第2硅化物层190可以比第1硅化物层180远离栅极150而形成，这是因为ESD应力电流流入第2硅化物层190所在的漏极区140的原因。由此，获得高坚韧性(highrobustness)，且可以用镇流电阻(Ballasting Resistance)将邻接触点的NPN(或PNP)适当导通(turn on)。
栅极150通过栅极触头155与第1金属部110连接，为了减少与栅极触头155的接触电阻，可以在栅极150上形成硅化物层153。
P-阱连接区101通过阱-触头(well contact或bulk contact)103与第1金属部120连接，可以因STI区(或LOCOS区)107而与源极区130隔离。如图2b所示，栅极触头、源极触头用第1连接部和P-阱触头103均可以通过第1金属部与接地端子(ground line)连接，因此，形成Gate-grounded NMOS用ESD保护元件。
另一方面，第1金属部110和第2金属部120配置在相同的层上，在0.18μmCMOS设计规定中，最小距离应为0.23μm以上。并且，第1金属部110和第2金属部120是作为接地端子或电源端子来使用，所以宽度可以约为15～25μm。但是，这些数值只不过是在0.18μmCMOS设计规定中的一个例子，在0.3～0.35μmCMOS设计规定中当然可以进行变更。
图8是显示根据本发明的一实施例的ESD保护元件中测定的结果的曲线图。为此，测定了GGNMOS的TLP(transmission line pulse)，硅化物层非扩张GGNMOS表示只在源极和漏极的一部分区域形成硅化物层(silicide)时的结果，硅化物层扩张GGNMOS表示根据本发明的一实施例使硅化物层扩张至不存在第1连接部和第2连接部的部分时的结果。
参照图8可知，只在源极和漏极的一部分区域形成硅化物层时(硅化物层非扩张GGNMOS)，发生ESD特性劣化现象。这是由于只在一部分形成BJT电流通路的缘故。
但是，将硅化物层区扩张至不存在第1连接部和第2连接部的部分时(硅化物层扩张GGNMOS)，可知得出了没有发生ESD劣化现象的结果。
图9a是用于说明ESD保护元件的工作的电路图，表示了由GGNMOS实现的ESD保护元件。
从输入焊盘210流入外部ESD应力电流时，因形成在内部电路220前面的高电阻，ESD应力电流流经ESD保护元件230。如此，会使电流流入GGNMOS的漏极区，该电流通过阱(well)区而流向本体(bulk)或源极区。并且，该电流重新通过源极触头而从相连的接地线流出，从而在内部电路中不流经大电流，从接地线流出而保护内部电路。即，使ESD应力电流向半导体元件的外部放电。
图9b是显示ESD保护元件由GGNMOS来实现时，ESD保护元件的电压和电流的关系的曲线图。在这里，ESD应力电流根据模仿人体模型(Human body model，HBM)的传输线脉冲(Transmission Line Pulse，TLP)的评价为基础来设定。即，在HBM中，施加有2000V的电压时，峰值电流在1.2A-1.48A范围，因此ESD应力电流可以设定在1.2A-1.48A范围。
图10是根据本发明的另一实施例的ESD保护元件的剖视图。
参照图10，如图10所示，ESD保护元件还可以包括在漏极区的下部注入与漏极区类型不同的掺杂剂而形成的注入(implant)区10。即，还可以包括与漏极区的掺杂类型(n-型)相反的p-型的ESD注入区(p-type ESD implant)10，仅在此点上与根据图1～图7的ESD保护元件有差异。
注入(implant)区10是在漏极区和P-阱边界面相交的边界面上注入离子而形成。因此，由漏极和P-阱形成的PN接合(junction)区向漏极端的内侧凹进一部分，可以形成能够将进入漏极端的ESD应力快速传递到Si-基板(Si-sub)的通路(path)。因此，带来将ESD应力大面积扩散的效果，从而提高ESD特性。
根据图1～图7的ESD保护元件的技术特征可同样适用于根据图10的ESD保护元件，省略重复的说明。
图11a～图12b是用于说明本发明的另一实施例的ESD保护元件的图。图11a是高电压(High Voltage)GGNMOS的俯视图，是为了显示将可作为高电压(High voltage)元件来使用的结构直接作为ESD元件来使用的情形。图11b是图11a所示的高电压(High Voltage)GGNMOS的A-B-C方向的剖视图。在这里，高电压区为9-40V，例如可以为9、13.5、20、30、40V等。
本实施例中，为了增大漏极端的镇流电阻，也需要使栅极与漏极的间距长于栅极与源极的间距。另一方面，在本实施例中，为了方便说明，没有图示金属配线，省略与图2a和图2b中相同附图标记的重复说明。然而，图2a和图2b中的源极区130和漏极区140在图11a～图12b中可以表示源极区250和漏极区260。
另一方面，在本实施例中，也与上述实施例同样地，第1硅化物层180可以包括包围第1连接部160的区域181和没有形成第1连接部160的扩张区183。与此相同，第2硅化物层190可以包括包围第2连接部170的区域191和没有形成第2连接部170的扩张区193。即，第1硅化物层180形成为在源极区上扩张至与第2连接部对置的区域，第2硅化物层190形成为在漏极区上扩张至与第1连接部对置的区域。
与上述的低电压ESD保护元件不同，为了形成高电压用ESD保护元件，包括在高浓度源极区250和高浓度漏极区260上以低浓度杂质掺杂物而分别形成的低浓度漂移区230、240。
具体而言，各个低浓度漂移区230、240可各自形成为包围高浓度源极区250和高浓度漏极区260的形态，在这里，低浓度漂移区230、240用与高浓度源极/漏极区250、260相同的掺杂类型来形成。
相比于只具有高浓度源极/漏极，低浓度漂移区230、240利用低浓度效果来减少电场(electric field)，从而可以增大击穿电压(breakdown voltage)。
低浓度漂移区230、240可以离子注入N-型掺杂剂，利用1000℃以上的推阱退火(drive-in annealing)来形成。由于利用高温退火，其深度可以比高浓度源极/漏极区的深度深，比栅极150的高度大。
并且，低浓度漂移区230、240在形成栅极结构之前预先形成，然后形成栅极结构。因此，与在形成栅极后形成的轻掺杂漏极(lightly do ped drain，LDD)的结构不同。LDD的结构为其深度比栅极的高度低，可以水平方向缓冲电场(electric field)，但是仅以LDD结构不足以垂直方向缓冲电场(electric field)。因此，较宽的低浓度漂移结构更有助于垂直方向缓冲电场(electric field)。
另外，图12a是在图11a所示的高电压(High Voltage)GGNMOS元件中还包括逻辑用阱注入区10的高电压(HighVoltage)GGNMOS的俯视图，所述逻辑用阱注入区10是在低浓度漂移区260上注入与低浓度漂移区类型不同的掺杂剂而形成的。另外，图12b是图12a所示的高电压(High Voltage)GGNMOS的A-B-C方向的剖视图。
另一方面，在本实施例中，也与上述实施例同样地，第1硅化物层180可以包括包围第1连接部160的区域181和没有形成第1连接部160的扩张区183。同样，第2硅化物层190可以包括包围第2连接部170的区域191和没有形成第2连接部170的扩张区193。即，第1硅化物层180在源极区上扩张至与第2连接部对置的区域而形成，第2硅化物层190在漏极区上扩张至与第1连接部对置的区域而形成。
追加逻辑用阱注入区10的理由是为了在表面(surface)上不发生击穿(breakdown)，且形成从漏极向基板(Si-substrate)方向的电流流动。由此，电流在较宽区域形成，从而在Si-基板(Si-substrate)的表面(surface)上不发生热击穿(thermalbreakdown)。
在这里，逻辑用阱注入区10可以通过在形成逻辑器件(logic device)时使用的n-阱注入区工序来形成。因此，可以使剂量(dose)浓度与已经形成的低浓度漂移区250、260相同或更大。如图12b所示，逻辑用阱注入区10比低浓度漂移区240深度大，比隔离区(isolation)(STI区，107)深度浅。另外，具有与低浓度漂移区240重叠(overlap)的区域，是完全包围漏极区260的形态。
逻辑用阱注入区10不仅可以由常规阱(conventional well)结构形成，还可以由倒阱(retrograde well)结构来形成，所谓常规阱是进行注入后，以推阱退火(drive-inanneling)形成的；所谓倒阱是在低浓度漂移区240内以不同能量将杂质多步离子注入而形成，即，经多步，使用不同的能量(energy)和剂量(dose)，以复合注入(multipleimplantation)形成。另外，低浓度漂移区的形成方法已在图11a和图11b中进行了说明，在此省略。
如此，本发明的技术思想显然也适用于高电压(High Voltage)GGNMOS和包括n-型ESD注入区的高电压(High Voltage)GPPMOS。
以上，对本发明的优选实施例进行了图示和说明，但是本发明并非仅限于上述的例子，在不脱离权利要求书中保护的本发明的主旨的情况下，本领域技术人员能够进行多种变形实施，而这样的变更属于权利要求书记载的保护范围内。

Claims (19)

1.一种ESD保护元件，其特征在于，包括：
MOS晶体管，其并排配置有源极区、栅极及漏极区；
第1硅化物层，其形成于所述源极区的表面上；
第2硅化物层，其形成于所述漏极区的表面上；
第1连接部，其形成于所述第1硅化物层上；以及
第2连接部，其形成在所述第2硅化物层上，且不与所述第1连接部对置；
其中，
所述第1硅化物层形成为在所述源极区上扩张至与所述第2连接部对置的区域，
所述第2硅化物层形成为在所述漏极区上扩张至与所述第1连接部对置的区域。
2.根据权利要求1所述的ESD保护元件，其特征在于，还包括第1金属部和第2金属部，所述第1金属部和第2金属部与所述MOS晶体管的表面隔离，在与所述源极区、所述栅极和所述漏极区的配置方向垂直的方向上并排配置，
所述第1连接部和第2连接部分别与所述第1金属部和第2金属部连接。
3.根据权利要求2所述的ESD保护元件，其特征在于，
所述第1金属部与接地端子连接，
所述第2金属部与流入ESD应力电流的电源端子连接。
4.根据权利要求2所述的ESD保护元件，其特征在于，所述第1金属部和第2金属部互相隔离至少0.23μm而配置。
5.根据权利要求2所述的ESD保护元件，其特征在于，还包括绝缘层，所述绝缘层配置在所述第1金属部和所述第2金属部与所述MOS晶体管之间。
6.根据权利要求5所述的ESD保护元件，其特征在于，所述第1连接部和第2连接部分别包括贯通所述绝缘层的至少一个触头。
7.根据权利要求1所述的ESD保护元件，其特征在于，
所述第1硅化物层以所述源极区的中心部为基准以规定大小形成，使得从所述源极区的边界露出一定范围的源极区；
所述第2硅化物层以所述漏极区的中心部为基准以规定大小形成，使得从所述漏极区的边界露出一定范围的漏极区。
8.根据权利要求1所述的ESD保护元件，其特征在于，所述第2连接部与所述栅极之间的间距比所述第1连接部与所述栅极之间的间距宽。
9.根据权利要求1所述的ESD保护元件，其特征在于，
所述第1连接部形成为从所述栅极隔开0.11μm～1μm，
所述第2连接部形成为从所述栅极隔开1μm～5μm。
10.根据权利要求2所述的ESD保护元件，其特征在于，所述第1金属部和第2金属部配置在相同层上。
11.根据权利要求1所述的ESD保护元件，其特征在于，所述MOS晶体管为栅极-接地NMOS晶体管。
12.根据权利要求1所述的ESD保护元件，其特征在于，还包括注入区，所述注入区是在所述漏极区的下部注入与所述漏极区不同类型的掺杂剂而形成的。
13.根据权利要求1所述的ESD保护元件，其特征在于，所述MOS晶体管为高电压栅极-接地NMOS晶体管。
14.根据权利要求13所述的ESD保护元件，其特征在于，还包括：
第1漂移区，其是在所述漏极区上掺杂低浓度杂质而形成的；以及第2漂移区，其是在所述源极区上掺杂低浓度杂质而形成的。
15.根据权利要求14所述的ESD保护元件，其特征在于，
所述第1漂移区具有与所述漏极区相同的掺杂类型，
所述第2漂移区具有与所述源极区相同的掺杂类型。
16.根据权利要求14所述的ESD保护元件，其特征在于，还包括注入区，所述注入区是在所述第1漂移区上注入与所述第1漂移区不同类型的掺杂剂而形成的。
17.根据权利要求16所述的ESD保护元件，其特征在于，所述注入区包括倒阱，所述倒阱是在所述第1漂移区内以不同能量将杂质多步离子注入而形成的。
18.根据权利要求1所述的ESD保护元件，其特征在于，所述MOS晶体管是包括两个以上的栅极的多触点结构。
19.根据权利要求1所述的ESD保护元件，其特征在于，所述栅极包括形成在所述栅极上的硅化物层区。
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