CN103219363B - Esd保护电路 - Google Patents

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Abstract

本发明揭示一种ESD保护电路，及一种装置，其具有：定义有包含一ESD保护电路的一装置区的一衬底。该ESD保护电路有第一及第二晶体管。一晶体管包含有第一及第二侧的一栅极，在该装置区中邻近该栅极的该第一侧的第一扩散区，以及在该装置区中偏离该栅极的该第二侧的第二扩散区。该第一及该第二扩散区包含有第一极性的掺杂物。该装置包含涵盖该装置区的第一装置阱以及配置于该第一装置阱内的数个第二装置阱。一阱接触耦接至所述第二装置阱。该阱接触包围所述晶体管的所述栅极以及邻接所述晶体管的所述第一扩散区。

Description

ESD保护电路
技术领域
本发明涉及半导体装置。
背景技术
传统的n型侧向扩散金属氧化物半导体(n-type lateral diffused metal oxidesemiconductor；nLDMOS)有些固有的不良特性，例如“强骤回”，导致在正常IC操作期间死锁(latch up)。死锁影响IC的操作而为其缺陷。
本揭示内容针对一种具有改进ESD性能的紧凑ESD保护装置以免损坏内部电路同时具有高死锁免疫力(latch up immunity)。
发明内容
本发明实施例通常涉及半导体装置。在一实施例中，揭示一种装置，其具有：定义有包含一ESD保护电路的一装置区的一衬底。该ESD保护电路有第一及第二晶体管。一晶体管包含有第一及第二侧的一栅极，在该装置区中邻近该栅极的该第一侧的第一扩散区，以及在该装置区中偏离该栅极的该第二侧的第二扩散区。该第一及该第二扩散区包含有第一极性的掺杂物。该装置包含涵盖该装置区的第一装置阱以及配置于该第一装置阱内的数个第二装置阱。一阱接触(well contact)耦接至所述第二装置阱。该阱接触包围所述晶体管的所述栅极以及邻接所述晶体管的所述第一扩散区。
在另一实施例中，揭示一种装置，其具有定义有一装置区的一衬底，该装置区包含一ESD保护电路。该ESD保护电路有第一及第二晶体管。一晶体管包含有第一及第二侧的一栅极，在该装置区中邻近该栅极的该第一侧的第一扩散区，以及在该装置区中偏离该栅极的该第二侧的第二扩散区。该第一及该第二扩散区包含有第一极性的掺杂物。该装置包含涵盖该装置区的第一装置阱，配置于该第一装置阱内的数个第二装置阱，以及配置于该第二扩散区底下以及于该第一装置阱内的第三阱。一阱接触耦接至所述第二装置阱。该阱接触包围所述晶体管的所述栅极以及邻接所述晶体管的所述第一扩散区。
由以下的说明及附图将明白揭示于本文的实施例的以上及其它优点和特征。此外，应了解，描述于本文的各种实施例的特征彼此都不互斥而且可存在于各种组合及排列中。
附图说明
附图中，类似的部件通常在各图中用相同的组件符号表示。再者，附图不一定按照比例绘制，反而通常以强调方式图解说明本发明的原理。在以下的说明中，在描述本发明的各种实施例时参考以下附图，其中：
图1显示装置的一实施例的剖视图；以及
图2显示图1的装置的部分的简化上视图；
图3a至图3b显示装置的一实施例的阵列；以及
图4显示图1的装置的传输线脉冲(transmission line pulse；TLP)测量。
具体实施方式
本发明实施例通常涉及半导体装置。所述装置设有ESD电路。例如，ESD电路可使用于高电压应用或装置。例如，ESD电路在ESD事件期间被激活以耗散ESD电流。例如，所述装置可为任何一种半导体装置，例如集成电路(IC)。例如，所述装置可加入独立装置或IC，例如微控制器或系统芯片(system on chip；SoC)。例如，所述装置或IC可加入或用于诸如扬声器、计算机、手机及个人数字助理(PDA)之类的电子产品。
图1显示装置100的一实施例的剖视图。如图示，设置衬底105。例如，该衬底为半导体衬底，例如硅衬底。在一实施例中，该衬底可为p型掺杂衬底。例如，该p型掺杂衬底为轻度p型掺杂衬底。其它类型的半导体衬底也可能有用，包括掺有其它类型的掺杂物或浓度或未掺杂者。例如，该衬底可为硅锗、锗、砷化镓、或绝缘体上晶体(crystal-on-insulator；COI)，例如绝缘体上硅(silicon-on-insulator；SOI)。该衬底可为掺杂衬底。
该装置可包含数个有不同掺杂物浓度的掺杂区或阱。例如，该装置可包含重度掺杂、中度掺杂及轻度掺杂区。所述掺杂区可用x-、x及x+表示，其中，x表示掺杂极性，例如p表示p型或n表示n型，以及：
x-＝轻度掺杂；
x＝中度掺杂；以及
x+＝重度掺杂。
轻度掺杂区可有约小于5E13/cm3的掺杂物浓度。例如，轻度掺杂区可有约1E11/cm3至5E13/cm3的掺杂物浓度。中度掺杂区可有约5E13至5E15/cm3的掺杂物浓度。至于重度掺杂区，可有约5E15/cm3以上的掺杂物浓度。例如，重度掺杂区可有约5E15cm3至9E15/cm3的掺杂物浓度。不同类型的掺杂区的其它浓度也可能有用。P型掺杂物可包含硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂物可包含磷(P)、砷(As)、锑(Sb)或其组合。
如图示，该装置包含定义于衬底上的装置区110。可设置装置隔离区190用以将该装置区与衬底上的其它装置区隔离或分离。在一实施例中，该装置隔离区包围该装置区。例如，该隔离区为浅沟槽隔离(STI)区。也可使用其它类型的隔离区。例如，该隔离区可为深沟槽隔离(DTI)区。例如，用于STI区的隔离区延伸至约4000埃的深度。设置延伸至其它深度(例如，DTI区有0.5至10微米)的隔离区也可能有用。在一实施例中，该隔离区的宽度约有0.3微米。设置有不同深度及宽度的隔离区也可能有用。例如，所述尺寸可取决于隔离要求。
该装置区包含ESD保护电路115。在一实施例中，ESD保护电路包含多个并联耦接的侧向扩散(LD)晶体管。例如，ESD保护电路包含n个LD晶体管。在一实施例中，该装置区包含第一及第二(例如，n等于2)晶体管115a、115b。例如，所述LD晶体管，为LD金属氧化物半导体(LDMOS)晶体管。
在一实施例中，在衬底中配置第一掺杂阱160于装置区中。如图示，该第一掺杂阱涵盖整个装置区。例如，该第一掺杂阱用作大约从装置隔离区内缘配置于衬底中的第一装置阱。设置由隔离区底部延伸于隔离区的内、外缘之间的第一掺杂阱也有用。在一实施例中，该第一阱用作隔离阱。例如，该第一阱隔离ESD保护电路与该衬底。该第一阱应够深以用作隔离阱。
该第一阱包含有第一极性的掺杂物。在一实施例中，该第一阱用有第一极性的掺杂物轻度掺杂。例如，该第一阱的掺杂物浓度可约有1E11/cm3至5E13/cm3。设置有其它掺杂物浓度的第一阱也可能有用。在一实施例中，该第一极性为n型。例如，该第一阱可为用于n型装置的n型阱。设置p型作为第一极性也有用。例如，p型阱可用于p型装置。
所述晶体管各自包含在装置区中配置于衬底表面上的栅极120。栅极可称为指状物(finger)。该栅极包含配置于栅极电介质124上面的栅极126。该栅极可为多晶硅。其它的材料也可能有用。至于该栅极电介质，可为氧化硅。其它的栅极电介质材料也可能有用。在一实施例中，该栅极与用于核心装置(core device)的栅极类似。栅极的其它配置也可能有用。
该栅极可为形成多个晶体管的栅极的栅极导体。例如，该栅极导体可横贯被隔离区分离的多个装置区。晶体管的极性有由该栅极导体形成的共同栅极(common gate)。栅极导体的其它配置也可能有用。
该栅极配置于第一及第二源极/漏极(S/D)区130、140之间。所述S/D区为配置于衬底中的第一极性掺杂区。例如，所述S/D区为重度掺杂第一极性区。例如，所述S/D区可有约0.1至0.4微米的深度。其它深度也可能有用。所述S/D区可与该装置中的其它晶体管的区类似。在一实施例中，第一S/D区130为源极区而第二S/D区140为晶体管的漏极区。
如图示，第一及第二LD晶体管115a、115b经配置成有共同第二S/D或漏极区140。所述LD晶体管的其它配置也可能有用。第一S/D区130经配置成与该栅极的第一侧壁毗邻。如图示，该源极区的第一侧与该栅极的第一侧壁对齐(align)。例如，该栅极也可与源极区130的部分重叠(overlap)。第一S/D区130的其它配置也可能有用。至于第二S/D区140，为偏离该栅极的第二侧壁。例如，其位移(displacement)可称为漂移距离。
在一实施例中，设置漂移隔离区192于栅极120、第二S/D区140之间。例如，该漂移隔离区为STI。其它类型的漂移隔离区也可能有用。如图示，该栅极与该漂移隔离区重叠。该漂移隔离区可用来增加有效漂移距离。例如，该漂移距离可增加到等于漂移隔离区的剖面(profile)。在一实施例中，配置远离漂移隔离区的第二S/D区。在另一实施例中，该第二S/D区可邻接该漂移隔离区。例如，可改变第二S/D区与漂移隔离区之间的距离以微调ESD性能。第二S/D区的其它配置也可能有用。
该栅极的侧壁可设有电介质间隔壁(spacer)。如图示，该栅极的第二侧壁设有电介质间隔壁128。例如，所述电介质间隔壁可为氧化硅间隔壁。其它类型的电介质材料也可能有用，例如氮化硅或电介质材料或层的组合。例如，所述间隔壁可为复合间隔壁。例如，间隔壁可称为硅化物隔绝层(silicide blocking layer)以及可用来增加有效漂移距离。所述间隔壁也可促进形成轻度掺杂及S/D区。例如，在间隔壁形成之前形成该轻度掺杂区(未图示)而在间隔壁形成之后形成第二S/D区140。间隔壁的其它配置也可能有用。例如，该间隔壁可为单一间隔壁。在有些情形下，该晶体管也可包含环状区(halo region)。该环状区(未图示)为在栅极下面邻接轻度掺杂及S/D区的第二极性掺杂区。
在一些实施例中，形成电介质蚀刻终止层(未图示)于所述晶体管上面。例如，该蚀刻终止层为氮化硅蚀刻终止层。其它类型的蚀刻终止层也可能有用。该蚀刻终止层应有可从介电层上选择性地移除的材料。该蚀刻终止层促进形成接触塞(contact plug)以接触该晶体管的区域，例如栅极与掺杂区。在一些实施例中，该蚀刻终止层也可用作应力层(stress layer)用以施加应力至晶体管中在栅极底下的沟道上以改善性能。
在衬底中配置数个第二掺杂阱165。所述第二阱配置于装置区中。例如，配置所述第二阱于第一阱内。所述第二阱用作ESD装置的第二装置阱或体阱(body well)。所述第二阱包含用于第一极性装置的第二极性掺杂物。例如，所述第二阱包含用于n型装置的p型掺杂物或用于p型装置的n型掺杂物。掺杂物浓度可取决于装置的电压要求。所述第二阱可用第二极性掺杂物轻度(x-)或中度(x)掺杂。例如，所述第二阱可为用于n型装置的p型阱。例如，所述第二阱适用于高电压应用的其它掺杂物浓度也可能有用。
在一实施例中，该衬底及该第一及该第二阱各自设有衬底接触107，第一及第二阱接触162及168用于偏压衬底及阱。与S/D区类似，衬底接触及阱接触为重度掺杂区。例如，衬底接触或阱接触的深度小于该装置隔离区的深度，以及衬底接触及阱接触与各自的衬底及阱通讯。接触的掺杂物浓度可约有5E15cm3至9E15/cm3。衬底接触及阱接触与各自的衬底及阱具有相同的极性。例如，第一阱接触162为第一极性掺杂区而第二阱接触168为第二极性掺杂区。在一实施例中，第二阱接触168邻接第一S/D区130。例如，第二阱接触168用作衬底接头(substrate tap)。
在一实施例中，第二阱165至少涵盖第二阱接触168、第一S/D区130及栅极120的部分。如图示，该第二阱在隔离区的内、外缘之间由隔离区194底部伸出以及涵盖第二阱接触、第一S/D区及栅极的部分。例如，第二阱不涵盖第二S/D区140。该第二阱的其它配置也可能有用。该第二阱的深度小于该第一阱。
我们已发现，上述第二阱或个别第二阱的配置，例如，在由漏极至源极区以正向冲击(positive zapping)测试ESD期间迫使电流只沿着垂直方向流动。此抑制nLDMOS的强骤回特性以及导致ESD装置有改进及更均匀的接通。
在一实施例中，可设置数个隔离区194以分离所述阱接触区。所述隔离区可为STI区。例如，所述隔离区可类似于所述装置隔离区。隔离区的其它类型或配置也可能有用。
数个金属硅化物接触(未图示)可形成于该栅极电极及各种接触区上。例如，可设置金属硅化物接触于所述S/D区、阱接触及栅极上。例如，所述硅化物接触可为镍基接触。其它类型的金属硅化物接触也可能有用。例如，所述硅化物接触可为钴硅化物(CoSi)接触。所述硅化物接触可厚约100至500埃。其它厚度的硅化物接触也可能有用。所述硅化物接触可用来减少接触电阻以及促进与后段工艺(back-end-of-line)金属互连的接触。
在一实施例中，衬底、第二阱、第一S/D区及栅极共同耦接至ESD装置的第一端子134。第二S/D区耦接至ESD装置的第二端子144。例如，第一端子为源极端子而第二端子为漏极端子。例如，源极端子耦接至接地而漏极端子，例如，耦接至VDD或输入/输出焊垫(I/Opad)。端子连接至ESD装置的其它配置也可能有用。
在一实施例中，设置第三阱175。例如，该第三阱用作第二S/D或漏极阱。该漏极阱在衬底中配置于漏极区下面。例如，取决于工作电压，该第三阱的宽度可小于、等于或大于漏极的宽度。如图示，第三阱的宽度与漏极的宽度相同。例如，可根据总体的漏极面积来优化漏极阱。漏极阱的深度是在漂移隔离区的底部与体阱之间。漏极阱的其它深度也可能有用。
漏极阱175包含第一极性掺杂物。在一实施例中，漏极阱的掺杂物浓度低于第二S/D区140。在一实施例中，可用第一极性掺杂物中度掺杂(x)该漏极阱。其它的掺杂物浓度也可能有用。
我们已发现，通过设置在漏极下面的漏极阱，较低的电阻路径产生在垂直方向。如此，引导电流在垂直方向流动而不是水平方向。此抑制nLDMOS的强骤回特性，以及导致，例如，在由第二端子144至第一端子134以正向冲击测试ESD下有较高的触发电流。
此外，根据一实施例，与习知ESD装置不同的是，不设置漂移阱。例如，不设置比第二阱浅而且有通常涵盖第二S/D区以及在习知ESD装置的栅极下面延伸的第一极性掺杂物的漂移阱。在没有漂移阱下，漏极140通过隔离阱160耦接至沟道。排除漂移阱为排除基极推出现象(base push-out phenomenon)。引导电流只在垂直方向流动。此抑制nLDMOS的强骤回特性以及导致ESD装置有改进及更均匀的接通。我们也已发现，此配置可改善ESD性能。
图2显示如图1所述的装置的部分112的简化上视图。如图示，该部分沿着第一方向由第一晶体管的第二阱延伸至第二晶体管的第二阱。例如，该第一方向为x-方向。如图示，该装置的部分包含包围或围绕ESD保护电路的LD晶体管的栅极120的第二阱接触168。如上述，第二阱接触用作衬底接头。在一实施例中，第二阱接触168围绕各个第一及第二LD晶体管的栅极结构120。如图示，第二S/D或漏极区140被偏离以及在第一及第二LD晶体管的栅极之间，同时第一S/D或源极区130经配置成邻近各个栅极。在一实施例中，源极区130邻接第二阱接触或衬底接头168。
如上述，图2的配置有数个优点。我们已发现，如以上在说明图1及图2时所述的，在一衬底接头168中有两个栅极或指状物120以及有邻接源极区130的衬底接头的配置显著增强保持电压(Vh)。例如，在一衬底接头中有两个栅极或指状物确保每个指状物有相同的骤回行为。这导致ESD装置有改进及更均匀的接通。此外，当源极区邻接衬底接头时，由于衬底电阻减少而需要更多电压以维持骤回行为，这导致Vh的增加。例如，此种配置使得Vh高于待保护电路或装置的工作电压。此外，如以上在说明图1所述的装置以及图2的配置及布局是有利的，因为它使得Vh增加而导致死锁免疫力改善同时需要较少的空间，而允许生产更紧凑的装置以及有增强的ESD性能。
多个ESD保护电路可用第二阱接触互连以形成阵列(array)300a，如图3a所示。该阵列包含ESD保护电路的多个部分，如在说明图2时所述。常见的组件可能不予描述或详述其细节。该阵列包含共享共同衬底接头的n个栅极、n个源极区、m个漏极区以及m个衬底接头，其沿着第一或x方向互连而形成阵列。该阵列也可互连成在第一或x方向及第二或y方向有x行及y列的ESD保护电路，如图3b所示。
图4显示如在说明图1时所述的ESD保护电路实施例的TLP测量。如图4所示，如在说明图1所述的实施例的触发或保持电压(Vh)约有33伏特。如此，上述实施例适合使用于，例如，在0.18微米、30伏特双极式CMOS DMOS(BCD)工艺下制成的装置。其它适当类型的工艺也可能有用。如图示，Vh高于装置的工作电压。结果，死锁现象被排除。如图示，该实施例的触发或保持电流It1大于400毫安(mA)，而高于100毫安的一般静态死锁规格及300毫安的一般瞬时死锁规格。如图示，与ESD性能有关的It2约有1.5安培，它在例如400微米的给定总宽度下约有2.2kV。如此，上述ESD保护电路不但有改进的ESD性能以及增强的死锁免疫力，它也适合使用于标准HBM ESD性能规格(在400微米的总宽度下有2kV)。
可用其它特定形式实作本发明而不脱离本发明的精神或本质特性。因此，前述实施例在各方面都应被视为图解说明用而不是限定描述于本文的揭示内容。因此，用随附权利要求书，而不是以上的描述，陈明本揭示内容的范畴，以及希望涵盖落入所述权利要求书的意思及等价范围内的所有改变。

Claims (16)

1.一种半导体装置，其包含：
一衬底，定义有一装置区，该装置区包含有第一及第二晶体管的一ESD保护电路，其中，晶体管包含：
一栅极，具有第一及第二侧，
第一扩散区，其在该装置区中邻近该栅极的该第一侧，以及
第二扩散区，其在该装置区中偏离该栅极的该第二侧，其中，该第二扩散区是该第一和第二晶体管的共同第二扩散区；
其中该第一和第二扩散区包含有第一极性的掺杂物；
第一阱，配置在该衬底中以及涵盖该装置区，该第一阱包含有第一极性的掺杂物；
第二阱，配置在该第一阱内，其中，该第二阱涵盖该第一和第二晶体管的该第一扩散区和不涵盖该共同第二扩散区，其中，该第二阱包含有第二极性的掺杂物；
第三阱，完全配置在该第一阱内，其中，该第三阱配置在下面且邻接该第二扩散区，并且其中该第三阱包含有第一极性的掺杂物；以及
阱接触，与所述第二阱耦接，其中该阱接触包围所述晶体管的所述栅极以及邻接所述晶体管的所述第一扩散区。
2.如权利要求1所述的半导体装置，其中，该第三阱包含有较所述第二扩散区低的掺杂浓度。
3.如权利要求2所述的半导体装置，其中，该第一极性包含n型以及该第二极性包含p型。
4.如权利要求1所述的半导体装置，其包含：配置于该栅极与该第二扩散区之间的一漂移隔离区。
5.如权利要求4所述的半导体装置，其中，该栅极与该漂移隔离区的部分重叠。
6.如权利要求4所述的半导体装置，其中，该漂移隔离区偏离该第二扩散区。
7.如权利要求1所述的半导体装置，其包含：配置于邻近该栅极的该第二侧的一侧壁间隔壁。
8.如权利要求1所述的半导体装置，其中，该第一扩散区为一源极区以及该第二扩散区为一漏极区。
9.如权利要求1所述的半导体装置，其中，该第三阱包含与该第二扩散区的宽度相同的宽度。
10.如权利要求1所述的半导体装置，其中，该第一及该第二扩散区、该第一阱以及该第三阱包含有第一极性的掺杂物，以及所述第二阱包含有第二极性的掺杂物。
11.如权利要求10所述的半导体装置，其中，该第一极性包含n型以及该第二极性包含p型。
12.如权利要求11所述的半导体装置，其中，该第二阱至少涵盖该阱接触、第一扩散区以及该栅极的部分。
13.一种半导体装置，其包含：
一衬底，定义有一装置区，该装置区包含有第一及第二晶体管的一ESD保护电路，其中，晶体管包含：
一栅极，具有第一及第二侧，
第一扩散区，其在该装置区中邻近该栅极的该第一侧，以及
第二扩散区，其在该装置区中偏离该栅极的该第二侧，该第二扩散区是该第一和第二晶体管的共同第二扩散区，其中，该第一及该第二扩散区包含有第一极性的掺杂物；
第一阱，涵盖该装置区，其中，该第一阱包含有第一极性的掺杂物；
数个第二阱，配置于该第一阱内，其中，该第二阱涵盖该第一和第二晶体管的该第一扩散区，而不涵盖该共同第二扩散区，该第二阱包含有第二极性的掺杂物；
第三阱，完全配置在该第一阱内，其中，该第三阱配置在下面且邻接该第二扩散区，并且该第三阱包含有第一极性的掺杂物；以及
一阱接触，与所述第二阱耦接，其中，该阱接触包围所述晶体管的所述栅极以及邻接所述晶体管的所述第一扩散区。
14.如权利要求13所述的半导体装置，其中，该第三阱包含有较所述第二扩散区低的掺杂浓度。
15.如权利要求14所述的半导体装置，其中，该第一极性包含n型以及该第二极性包含p型。
16.如权利要求13所述的半导体装置，其中，该第二阱至少涵盖该阱接触、第一扩散区以及该栅极的部分。
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