TWI525793B - 靜電放電保護電路 - Google Patents

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TWI525793B
TWI525793B TW103108333A TW103108333A TWI525793B TW I525793 B TWI525793 B TW I525793B TW 103108333 A TW103108333 A TW 103108333A TW 103108333 A TW103108333 A TW 103108333A TW I525793 B TWI525793 B TW I525793B
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Description

靜電放電保護電路
本發明是關於一種靜電放電(ESD)保護電路。
傳統的側向擴散型金屬氧化物半導體(LDMOS)是在高電壓製程中作為ESD保護裝置，然而，LDMOS在本質上具有一些不良特性，例如，強突返效應(snapback effect)或基極推出(base push out)，其會負向地影響或降低其ESD效能。這些負向特性影響積體電路的操作，並進而使其產生缺陷。
本發明是關於一種精巧型ESD保護裝置，其具有良好的ESD效能，並因此能避免內部電路的損壞，且與此同時具有高閂鎖免疫性(latch up immunity)。
實施例大致上是關於半導體裝置。在一個實施例中，揭露一種裝置。該裝置包含定義有裝置區域的基板。該裝置區域包含具有電晶體的ESD保護電路。該電晶體包含具有第一和第二側的閘極、鄰近該閘極的該第一側的第一擴散區域、以及離開該閘極的該第二側的第二擴散區域。該第一和第二擴散區域包含第一極性的摻質。該 裝置包含涵蓋該裝置區域的第一裝置井、以及設置在該第一裝置井內的第二裝置井。該第二裝置井涵蓋該第一擴散區域和至少一部分該閘極，而沒有涵蓋該第二擴散區域。該裝置進一步包含設置於該第二裝置井內的第三井、以及涵蓋該第二擴散區域並且延伸至該閘極下方的汲極井。
在另一個實施例中，提出一種具有基板的裝置，該基板定義有裝置區域。該裝置區域包含具有電晶體的ESD保護電路。該電晶體包含具有第一和第二側的閘極、鄰近該閘極的該第一側而設置的第一擴散區域、以及離開該閘極的該第二側的第二擴散區域。該裝置包含涵蓋該裝置區域的第一裝置井、以及設置在該第一裝置井內的第二裝置井。該第二裝置井涵蓋該第一擴散區域和至少一部分該閘極。該裝置也包含設置在該第二裝置井內的第三井、以及具有第一極性的摻質的汲極井，該汲極井涵蓋該第二擴散區域並且延伸至該閘極下方。
此處所揭露的實施例的這些和其他優點和特徵，在參考接下來的描述和伴隨的圖式後，將變得明顯。此外，將瞭解到此處所描述的各種實施例的特徵並非互相排斥，而是可存在於不同組合和排列中。
100a、100b‧‧‧裝置
105‧‧‧基板
110‧‧‧裝置區域
115‧‧‧ESD保護電路
120‧‧‧閘極
120a‧‧‧閘極的第一側
120b‧‧‧閘極的第二側
124‧‧‧閘極介電質
126‧‧‧閘極電極
128‧‧‧矽化物擋件
130‧‧‧第一源極/汲極區域
134‧‧‧ESD裝置的第一終端
140‧‧‧第二源極/汲極區域
144‧‧‧ESD裝置的第二終端
160‧‧‧第一摻雜井、第一裝置井
165‧‧‧第二井、體井
165a‧‧‧第一側或邊
165b‧‧‧第二側或邊
167‧‧‧第三井接點
175‧‧‧第四井
175a‧‧‧第一邊
175b‧‧‧第二邊
180‧‧‧第三井
180a‧‧‧第一側或邊
180b‧‧‧第二側或邊
190‧‧‧裝置隔離區域
194‧‧‧隔離區域
197a、197b‧‧‧複合間隔件
DE‧‧‧距離
DG‧‧‧側向位移
DO‧‧‧距離
L‧‧‧距離
O閘極‧‧‧閘極重疊區域
於附圖中，不同視圖中相同的元件符號大致上關於相同的部件。同樣地，附圖不一定是按比例繪製的，而是將重點放在說明本發明的原理。於以下描述中，參考以下附圖來說明本發明的各種實施例，其中： 第1a至1b圖顯示裝置的不同實施例的剖面圖；以及第2圖顯示裝置的實施例的傳輸線脈衝(TLP測量)與傳統LDMOS的TLP測量的比較。
實施例大致上是關於半導體裝置。針對該裝置提供ESD電路。舉例來說，該ESD電路可使用在高電壓應用或裝置中。舉例來說，該ESD電路，可使用在8-12V應用中。如下方所描述的，該ESD電路適用使用在例如0.18μm、12V的雙極(bipolar)CMOS DMOS(BCD)製程所產生的裝置中。也可使用其他適當類型的製程。舉例來說，ESD電路在ESD事件期間啟動，以消耗ESD電流。舉例來說，該裝置可為任何型式的半導體裝置，例如，積體電路(IC)。舉例來說，這種裝置可併入至獨立型裝置或IC中，例如，微控制器或系統單晶片(SoCs)。該裝置或IC可併入至或與例如電子裝置一起使用，該電子裝置例如為揚聲器、電腦、手機、和個人數位助理(PDA)。
第1a至1b圖顯示裝置100a和100b的不同實施例的剖面圖。如圖所示，提供基板105。舉例來說，該基板為半導體基板，例如矽基板。在一個實施例中，該基板可為p-型摻雜基板。舉例來說，該p-型摻雜基板為輕度p-型摻雜基板。也可使用其他類型的半導體基板，包含摻雜其他類型的摻質或濃度或沒有摻雜。舉例來說，該基板可為矽鍺、鍺、砷化鎵、或絕緣體上結晶(COI)，例如絕 緣體上矽(SOI)。該基板可為摻雜的基板。
該裝置可包含具有不同摻質濃度的摻雜區域或井。舉例來說，該裝置可包含重度摻雜、中度摻雜、和輕度摻雜區域。該摻雜區域可指定為x-、x和x+，其中，x是指摻雜的極性，例如p是用於p-型，而n是用於n-型，並且：x-=輕度摻雜；x=中度摻雜；以及x+=重度摻雜。輕度摻雜區域的摻質濃度可小於大約5E13/cm3。舉例來說，輕度摻雜區域的摻質濃度可為大約1E11/cm3-5E13/cm3。中度摻雜區域的摻質濃度可為大約5E13-5E15/cm3。就重度摻雜區域而言，它的摻質濃度可大於大約5E15/cm3。舉例來說，重度摻雜區域的摻質濃度可為大約5E15cm3-9E15/cm3。也可使用其他濃度的不同類型的摻雜區域。P-型摻質可包含硼(B)、鋁(Al)、銦(In)或其組合，而n-型摻質則可包含磷(P)、砷(As)、銻(Sb)或其組合。
如圖所示，該裝置包含定義在該基板上的裝置區域110。該基板也可包含區域，用於其他類型電路，視裝置或IC的類型而定。舉例來說，該裝置也可包含用於中電壓(IV)和低電壓(LV)裝置的區域(未顯示)、以及用於記憶體裝置的陣列區域。可設置裝置隔離區域190，以將該裝置區域與該基板上的其他裝置區域(未顯示)隔離。在一個實施例中，該裝置隔離區域圍繞該裝置區域。舉例來說， 該隔離區域是淺溝槽隔離(STI)區域。也可採用其他類型的隔離區域。舉例來說，該隔離區域可為深溝槽隔離(DTI)區域。舉例來說，就淺溝槽隔離區域而言，該隔離區域延伸的深度大約為3200Å。也可針對深溝槽隔離區域，而使用延伸至其他深度的隔離區域，例如0.5-10μm。在一個實施例中，該隔離區域的寬度大約為0.3μm。也可提供具有不同深度和寬度的隔離區域。舉例來說，這些尺寸可視隔離要求而定。
該裝置區域包含ESD保護電路115。在一個實施例中，該ESD保護電路為側向擴散型電晶體。舉例來說，該ESD保護電路為側向擴散型金屬氧化物半導體(LDMOS)電晶體。如圖所示，該裝置區域包含一個LDMOS電晶體。也可提供超過一個LDMOS電晶體。
第一摻雜井160設置在該裝置區域中的該基板中。如圖所示，該第一摻雜井涵蓋該完整的裝置區域。舉例來說，該第一摻雜井作為第一裝置井，該第一裝置井從該隔離區域中位於該隔離區域的內和外邊之間的底部延伸。也可提供該第一摻雜井從大約該裝置隔離區域190的外邊延伸。在一個實施例中，該第一摻雜井作為隔離井。舉例來說，該第一井將該ESD保護電路與該基板隔離。該第一摻雜井深到足以作為隔離井。舉例來說，該第一摻雜井的深度可大約為4-10μm。也可使用其他適合的深度尺寸。
該第一摻雜井包含第一極性的摻質。在一 個實施例中，該第一井輕度摻雜第一極性的摻質。舉例來說，該第一摻雜井的摻質濃度可大約為1E12-5E13/cm3。也可提供具有其他摻質濃度的第一摻雜井。在一個實施例中，該第一極性是n-型。舉例來說，該第一井可為用於n-型裝置的n-井。也可提供p-型作為該第一極性。舉例來說，p-井可用於p-型裝置。
該電晶體的閘極120是設置於該基板在該裝置區域中的表面上。閘極可稱為指部。該閘極包含設置在閘極介電質124上的閘極電極126。在一個實施例中，該閘極電極為多晶矽閘極電極。也可使用其他適合類型的閘極電極材料。就該閘極介電質而言，其包含矽氧化物。也可使用其他適合類型的閘極介電質材料。在一個實施例中，該閘極與用於中電壓裝置的閘極類似。舉例來說，該閘極電極和閘極介電質的厚度可與中電壓裝置的厚度類似。舉例來說，該閘極電極的厚度為大約2000Å，舉例來說，而該閘極介電質的厚度為大約130Å。也可使用其他組構的閘極。
該閘極可為形成多晶體管的閘極的閘極導體。舉例來說，該閘極導體可橫越由隔離區域所分隔的多個裝置區域。該多個電晶體具有由該閘極導體所形成的共同閘極。也可使用其他組構的閘極導體。
該閘極是設置在第一和第二源極/汲極(S/D)區域130和140之間。該S/D區域為設置在該基板中的第一極性摻雜區域。舉例來說，該S/D區域為重度摻雜第一 極性區域。舉例來說，該S/D區域的深度可為大約0.1-0.4μm。也可使用其他適合的深度。該S/D區域可類似於該裝置的其他電晶體的S/D區域。在一個實施例中，該第一S/D區域130為源極區域，而該第二S/D區域140則為該電晶體的汲極區域。
該第一S/D區域130是設置鄰近該閘極的第一側120a。在一個實施例中，該閘極與該第一S/D區域130重疊。舉例來說，該閘極的該第一側與該第一S/D區域重疊。重疊的量應足以讓該第一S/D區域與該電晶體在該閘極下方的通道相通。舉例來說，重疊的量為大約0.1-0.5μm。也可使用其他量來重疊該第一S/D區域。在一個實施例中，該閘極與該第一S/D區域的輕度摻雜(LD)區域重疊。也可使用其他組構的該第一S/D區域。就該第二S/D區域140而言，其側向地離開該閘極的第二側120b位移距離DG。在一些例子中，該側向位移DG可對應至漂移距離。舉例來說，DG可為大約1-10μm。舉例來說，DG可包含任何其他適合的距離，該距離與個別晶圓的一般設置規則有關。
該閘極的側壁可設置介電質間隔件。舉例來說，該介電質間隔件可為矽氧化物間隔件。也可使用其他類型的介電質材料，例如，矽氮化物或介電質材料或層的組合。舉例來說，該間隔件可為複合間隔件197a-b，如第1a-b圖所示。該間隔件可促進形成該輕度摻雜和S/D區域。舉例來說，該輕度摻雜區域是在間隔件形成之前形成， 但該第一S/D區域則是在間隔件形成之後形成。也可使用其他組構的間隔件。舉例來說，該間隔件可為單一間隔件。在一些案例中，該電晶體也可包含環狀區域(halo region)。該環狀區域為第二極性摻雜區域，並且鄰接該閘極下方的該輕度摻雜和第一S/D區域。
在一個實施例中，該閘極與該第二S/D區域之間沒有設置漂移隔離區域。舉例來說，如第1a-b圖所示，該電晶體沒有漂移隔離區域。沒有該漂移隔離區域，該ESD裝置觸發電壓可降低至例如大約15V的較低電壓。在沒有設置漂移隔離區域的案例中，矽化物擋件128是設置在該基板上。該矽化物擋件防止矽化物形成，以降低該汲極區域上的矽化物接點(未顯示)與該閘極短路的風險。該矽化物擋件為介電質襯墊。舉例來說，該介電質襯墊為矽氧化物襯墊。在一個實施例中，該矽化物擋件是設置在該閘極的頂表面，與該閘極重疊距離DE。舉例來說，該距離DE等於大約該閘極的長度。舉例來說，DE也可包含任何其他適合的距離，該距離與個別晶圓的一般設計規定有關。提供一部分該矽化物擋件與該閘極重疊距離DE有利於有效地防止矽化物在該下方區域中形成，並且有效地防止電流朝水準方向流動，進而導致較好的ESD效能。該矽化物擋件與該閘極的頂部對齊，並且部分地延伸在該汲極區域上方，如第1a-b圖所示。也可使用用於該矽化物擋件的其他組構。舉例來說，該矽化物擋件可在該閘極和該第一S/D區域的整個頂表面上方延伸。這種組構改進吸持電壓 (holding voltage)。
第二井165是設置在該基板中。該第二井是設置在該裝置區域中。舉例來說，該第二井是設置在該第一井內。該第二井作為該電晶體的體井。該第二井的深度淺於該第一井。舉例來說，該第二井的深度為大約2-8μm。也可設置具有其他深度的該第二井。該第二裝置井包含用於第一極性裝置的第二極性摻質。舉例來說，該第二裝置井包含用於n-型裝置的p-型摻質或用於p-型裝置的n-型摻質。該第二裝置井可輕度地(x-)或中度地(x)摻雜第一極性摻質。舉例來說，該第二井的摻質濃度可為大約1E12-5E13/cm3。也可使用其他摻質濃度用於該第二裝置井。
在一個實施例中，設置第三井180。該第三井是設置在該第二井內的該基板中。舉例來說，該第三井的深度淺於該第二井的深度。在一個實施例中，該第三井的深度或底部在該隔離區域下方。該第三井的深度可為大約1-3μm。也可使用其他深度。舉例來說，深度可與該裝置的設計電壓有關。該第三井作為低電壓(LV)井。該第三裝置井包含用於第一極性裝置的第二極性摻質。舉例來說，該第三裝置井包含用於n-型裝置的p-型摻質或用於p-型裝置的n-型摻質。該第三裝置井可輕度地(x-)或中度地(x)摻雜第一極性摻質。舉例來說，該第三井的摻質濃度可為大約5E13-5E15/cm3。也可使用其他摻質濃度用於該第三裝置井。
在一個實施例中，該LV井180至少涵蓋該 第一S/D區域130和一部分該閘極。參照第1a-b圖，該LV井從該隔離區域190在該隔離區域的內和外邊之間的底部延伸，該底部朝向該閘極而鄰近該閘極的該第一側120a。舉例來說，該LV井的第一側或邊180a是設置在該隔離區域的該底部下方，而該底部是鄰近該閘極的該第一側120a，而該LV井的第二側或邊180b則是設置在該閘極的該第一和第二側120a-b下方和之間。舉例來說，該LV井的該第二側180b是設置在該閘極的該第一和第二側120a-b下方和之間，並且沒有延伸超過該閘極的該第二側120b。舉例來說，該LV井的寬度從該第一邊180a延伸至該第二邊180b。舉例來說，該LV井的寬度為大約0.6-5μm。該LV井也可包含其他適合的寬度尺寸。舉例來說，該LV井降低側向NPN基極電阻，並進而導致改進的熱散逸電流(thermal runaway current)(It2)。
參照第1a-b圖，在一個實施例中，該體井165涵蓋該第一S/D區域130和至少一部分該閘極，並且被組構或變窄，以致於該體井是離開該第二S/D或汲極區域140。在一個實施例中，該體井從該隔離區域在該隔離區域190的內和外邊之間的該底部延伸，該底部朝向該第二側120b而鄰近於該閘極的該第一側120a，如第1a圖所示。也可提供該體井從大約該裝置隔離區域的內邊延伸。如第1a圖所例示，該體井的第一側或邊165a是設置在該隔離區域的該底部下方，該底部是鄰近該閘極的該第一側120a，而該體井的第二側或邊165b則是設置於該閘極的該 第二側120b與第四井的第一側175a下方和之間的任何位置，該第四井將在下文中描述。
如第1a圖所示，該LV井180窄於或具有與該體井165的相同寬度。在一個實施例中，舉例來說，該LV和體井鄰近該閘極的該第二側的至少第二邊是分隔一段距離。如第1a圖所示，該LV井的該第二邊180b與該體井的該第二邊165b以距離DO分隔。舉例來說，就該LV井的該第二邊180b而言，該距離DO為大約0.1-5μm。舉例來說，該距離DO可相對於該LV井的該邊180b調整或變化。也可使用其他適合的距離用於DO，只要該體井的該第二邊165b沒有過度靠近該第二S/D或汲極區域140，以保持足夠的裝置崩潰電壓(breakdown voltage)即可。
在另一個實施例中，該LV井的該第二邊180b與該體井的該第二邊165b對齊，如第1b圖所示。舉例來說，該體井的寬度從該第一邊165a延伸至該第二邊165b。舉例來說，該體井的寬度為大約0.6-5μm。該體井也可包含其他適合的寬度尺寸。如圖所示，該第一S/D區域130與該LV井之間的距離L對應於該電晶體的通道區域。
在一個實施例中，該第三井是設置有第三井接點167，以用於偏壓該第三井。該第三井接點為重度摻雜區域，類似於該S/D區域。舉例來說，該第三井接點的深度淺於該裝置隔離區域的深度，以致於該第三井接點可與該第三井相通。該第三井接點的摻質濃度可為大約5E15-9E15/cm3。也可使用其他適合的濃度範圍。該第三井 接點與該第三井具有相同的極性類型。舉例來說，該第三井接點167為第二極性摻雜區域。
在一個實施例中，可設置隔離區域194，以將該第三井接點167與該第一S/D區域130分隔。該隔離區域194可為STI區域。舉例來說，該隔離區域可類似於該裝置隔離區域。也可使用其他類型或組構的隔離區域。
金屬矽化物接點(未顯示)可形成在不同的接點區域上。舉例來說，金屬矽化物接點可設置在該S/D區域和該第三井接點上方。舉例來說，該矽化物接點可為鎳基(nickel-based)接點。也可使用其他類型的金屬矽化物接點。舉例來說，該矽化物接點可為鈷矽化物(CoSi)接點。該矽化物接點的厚度可為大約100-500Å。也可使用其他厚度的矽化物接點。可採用該矽化物接點來降低接點電阻，並進而促進至後端製程(back-end-of-line)金屬互連的接觸。
在一個實施例中，該第二井、該第一S/D區域和閘極共同耦接至該ESD裝置的第一終端134。該第二S/D區域是耦接至該ESD裝置的第二終端144。舉例來說，該第一終端為源極終端，而該第二終端為汲極終端。在一個實施例中，該第三井接點167也可耦接至該第一或源極終端。舉例來說，該源極終端是接地，舉例來說，而該汲極終端是耦接至VDD或I/O墊。也可使用至該ESD裝置的其他組構的終端連接。
在一個實施例中，提供第四井175。舉例來說，該第四井作為第二S/D或汲極井。在一個實施例中， 該汲極井是設置在該基板中的該第一井內，並且涵蓋該第二S/D區域。在一個實施例中，該汲極井是組構或延伸，以致於該汲極井的該第二邊175b朝向該閘極延伸並且在該閘極下方。在一個實施例中，該汲極井的該第一邊175a與該裝置隔離區域的內邊對齊或接觸，該內邊是鄰近該第二S/D區域，並且從一部分該閘極下方露出，以創造閘極重疊區域O閘極。舉例來說，該O閘極是介於該第四井在該閘極下方的第二邊175b與該閘極的第二側之間。在一個實施例中，O閘極為大約0.1-5μm。也可提供其他數值的O閘極。在一個實施例中，該第四井的寬度大於該第二S/D區域140和第三井180的寬度。
在一個實施例中，該第四井的深度是淺於該第三或LV井的深度。舉例來說，該第四井的深度為大約1-3μm。也可使用其他深度尺寸。該汲極井175包含第一極性摻質。在一個實施例中，該汲極井可中度地(x)摻雜第一極性摻質。舉例來說，該汲極井的摻質濃度為大約5E13-5E15/cm3。也可使用其他適合的摻質濃度。
在一個實施例中，不像傳統的ESD裝置，沒有提供輕度地(x-)或中度地(x)摻雜第一極性摻質的漂移井。像這樣，該ESD裝置便沒有漂移井。少了該漂移井，該汲極是藉由該第四或汲極井175而耦接至該通道。這種組構改進該吸持電壓。
吾人已發現提供具有以上所描述的組構的該體井和該汲極導致優點。如第1a-1b圖所示，該汲極井 175是連接至該第一裝置井160，以致能主要電流流通深入至該體井165內。此產生寬於該通道長度的側向NPN基極寬度。如此一來，該吸持電壓增加，進而導致改進的閂鎖免疫性。
第2圖顯示例如第1a圖所描述的該ESD保護電路的實施例的TLP測量210。舉例來說，如第1圖所示的該ESD保護電路的該實施例適合用於0.18μm、12V雙極CMOS DMOS(BCD)製程。如在該LDMOS的該TLP測量210中所觀察到的，該觸發電壓(Vt)為大約15V，而與該LDMOS的ESD效能有關的熱散逸電流(It2)則為大約2.1A。換言之，當該裝置進入大約15V的突返模式時，該裝置的給定總寬度若為600μm，則在大約2.2A時失敗。此外，如圖所示，該LDMOS的該突返或吸持電壓(Vh)為大約13V，其高於12V的操作電壓。由於該吸持電壓大於該操作電壓，因此，裝置在閂鎖測試下不會有閂鎖現象。像這樣，以上所描述的組構對於增加該ESD It2和Vh而言是有效的。It2中的增加意指該裝置有能力在失敗前分流(shunt)較大量的電流，而大於該操作電壓(12V)的加強Vh則顯示該閂鎖現象已消失了。因此，基於以上組構的該ESD裝置展現較優的ESD效能和改進的閂鎖免疫性。此外，由於第1圖所描述的該實施例的Vh為大約13V，其高於為12V的該操作電壓，因此，它適合用於例如8-12BCD製程所生產的裝置。
本發明可以其他特定形成加以實施，而不 致於偏離本發明的精神和主要特性。因此，該等先前的實施例應全方位考慮，而非限制此處所描述的發明。本發明的範圍因此是由附加的申請專利範圍、而非由先前的描述所指定，並且落在該等申請專利範圍的均等物的意義和範圍內的所有變化均打算涵蓋在該等申請專利範圍內。
100a‧‧‧裝置
105‧‧‧基板
110‧‧‧裝置區域
115‧‧‧ESD保護電路
120‧‧‧閘極
120a‧‧‧閘極的第一側
120b‧‧‧閘極的第二側
124‧‧‧閘極介電質
126‧‧‧閘極電極
128‧‧‧矽化物擋件
130‧‧‧第一源極/汲極區域
134‧‧‧ESD裝置的第一終端
140‧‧‧第二源極/汲極區域
144‧‧‧ESD裝置的第二終端
160‧‧‧第一摻雜井、第一裝置井
165‧‧‧第二井、體井
165a‧‧‧第一側或邊
165b‧‧‧第二側或邊
167‧‧‧第三井接點
175‧‧‧第四井
175a‧‧‧第一邊
175b‧‧‧第二邊
180‧‧‧第三井
180a‧‧‧第一側或邊
180b‧‧‧第二側或邊
190‧‧‧裝置隔離區域
194‧‧‧隔離區域
197a、197b‧‧‧複合間隔件
DE‧‧‧距離
DG‧‧‧側向位移
DO‧‧‧距離
L‧‧‧距離
O閘極‧‧‧閘極重疊區域

Claims (18)

  1. 一種靜電放電保護裝置，包括：基板，定義有裝置區域，該裝置區域包括具有電晶體的ESD保護電路，其中，該電晶體沒有漂移井，該電晶體包含：閘極，具有第一和第二側，矽化物擋件，設置在該閘極的頂表面上，第一擴散區域，鄰近該閘極的該第一側，以及第二擴散區域，離開該閘極的該第二側，其中，該第一和第二擴散區域包括第一極性的摻質；涵蓋該裝置區域的第一裝置井及設置於該第一裝置井內的第二裝置井，其中，該第二裝置井涵蓋該第一擴散區域及至少一部分該閘極，而沒有涵蓋該第二擴散區域；第三井，設置於該第二裝置井內；以及汲極井，涵蓋該第二擴散區域並延伸至該閘極下方。
  2. 如申請專利範圍第1項所述的裝置，其中：該第一裝置井包括該第一極性的摻質；以及該第二和第三井包括第二極性的摻質。
  3. 如申請專利範圍第2項所述的裝置，其中，該第一極性包括n型，而該第二極性包括p型。
  4. 如申請專利範圍第1項所述的裝置，其中，該第三井 涵蓋至少該第一擴散區域和一部分該閘極。
  5. 如申請專利範圍第4項所述的裝置，其中，該第三井的寬度窄於該第二裝置井的寬度。
  6. 如申請專利範圍第1項所述的裝置，其中，該汲極井包括該第一極性的摻質。
  7. 如申請專利範圍第6項所述的裝置，其中，該第一極性包括n型。
  8. 如申請專利範圍第1項所述的裝置，其中，該汲極井寬於該第三井。
  9. 如申請專利範圍第1項所述的裝置，其中，該第三井的第一邊在鄰近該閘極的該第一側的裝置隔離區域的底部下方，而該第三井的第二邊在該閘極的該第一和第二側下方和之間。
  10. 如申請專利範圍第9項所述的裝置，其中，該第二井的第一邊在鄰近該閘極的該第一側的該裝置隔離區域的該底部下方，而該第二井的第二邊在該閘極的該第二側與該汲極井的第一側下方和之間，以及其中，該第三井的該第二邊與該第二井的該第二邊以距離Do分隔。
  11. 如申請專利範圍第9項所述的裝置，其中，該第二井的第一邊在鄰近該閘極的該第一側的該裝置隔離區域的該底部下方，而該第二井的第二邊與該第三井的該第二邊對齊。
  12. 一種靜電放電保護裝置，包括： 基板，定義有裝置區域，該裝置區域包括具有電晶體的ESD保護電路，其中，該電晶體包含：閘極，具有第一和第二側，第一擴散區域，鄰近該閘極的該第一側，第二擴散區域，離開該閘極的該第二側，其中，該電晶體沒有漂移隔離區域設置在該閘極與該第二擴散區域之間，以及矽化物擋件，設置在該閘極的頂表面上；涵蓋該裝置區域的第一裝置井及設置於該第一裝置井內的第二裝置井，其中，該第二裝置井涵蓋該第一擴散區域和至少一部分該閘極；第三井，設置在該第二裝置井內；以及汲極井，具有第一極性的摻質，並涵蓋該第二擴散區域且延伸至該閘極下方。
  13. 如申請專利範圍第12項所述的裝置，其中：該第一裝置井包括該第一極性的摻質；該第二和第三井包括第二極性的摻質；以及該第一和第二擴散區域包括第一極性的摻質。
  14. 如申請專利範圍第13項所述的裝置，其中，該第一極性包括n型，而該第二極性包括p型。
  15. 如申請專利範圍第12項所述的裝置，其中，該汲極井從一部分該閘極的下方露出。
  16. 如申請專利範圍第12項所述的裝置，其中，該第三井的第一邊在鄰近該閘極的該第一側的裝置隔離區域的 底部下方，而該第三井的第二邊在該閘極的該第一和第二側下方和之間。
  17. 如申請專利範圍第16項所述的裝置，其中，該第二井的第一邊在鄰近該閘極的該第一側的該裝置隔離區域的該底部下方，而該第二井的第二邊在該閘極的該第二側和該汲極井的第一側下方和之間，以及其中，該第三井的該第二邊與該第二井的該第二邊以距離Do分隔。
  18. 如申請專利範圍第16項所述的裝置，其中，該第二井的第一邊在鄰近該閘極的該第一側的該裝置隔離區域的該底部下方，而該第二井的第二邊與該第三井的該第二邊對齊。
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