TWI840070B - 靜電放電保護裝置 - Google Patents

Abstract

提供一種靜電放電保護裝置，包括P型半導體基板、第一和第二N型深井區、第一至第四N型摻雜區、第一至第四P型摻雜區以及第一和第二P型井區。第一和第二N型深井區位於P型半導體基板中；第一N型和P型摻雜區和第一P型井區位於第一N型深井區中；第二N型和P型摻雜區和第二P型井區位於第二N型深井區中；第三N型和P型摻雜區位於第一P型井區中；第四N型和P型摻雜區位於第二P型井區中；第一P型和第四N型摻雜區電性連接輸入/輸出端，第一N型和第二P型摻雜區電性連接電源供應端，第三N型和第四P型摻雜區電性連接接地端。

Description

靜電放電保護裝置

本揭露是關於靜電放電保護裝置，特別是關於靜電放電保護裝置的結構以及佈局。

包括半導體元件的積體電路很容易受到電性過壓(electrical overstress，EOS)的影響而造成損壞，電性過壓包括靜電放電(ESD)、瞬時狀況(transient condition)、電路栓鎖作用(latch up)、以及不正確的極性連接，其中電性過壓狀況分為過電壓或過電流事件。由於靜電電荷會在物體內部(body)累積，且當累積有電荷的物體碰觸到積體電路時，此現象即為靜電放電(Electrostatic Discharge)，靜電放電現象所產生的電流會損壞其中的半導體元件以及電路。因此如何保護半導體元件不受靜電放電或其他電性過壓狀況的影響，是亟待解決的問題。此外，針對高速的高階晶片，使用二極體或是電晶體亦無法解決ESD的問題。

本揭露一些實施例提供一種靜電放電保護裝置。靜電放電保護裝置包括P型半導體基板、第一N型深井區、第二N型深井區、第一N型摻雜區、第一P型摻雜區、第二N型摻雜區、第二P型摻雜區、第三N型摻雜區、第三P型摻雜區、第四N型摻雜區、第四P型摻雜區、第一P型井區以及第二P型井區。第一N型深井區位於P型半導體基板中；第一N型摻雜區位於第一N型深井區中；第一P型摻雜區位於第一N型深井區中，且與第一N型摻雜區並排且彼此間隔設置；第二N型深井區位於P型半導體基板中，且與第一N型深井區並排且彼此間隔設置；第二N型摻雜區位於第二N型深井區中；第二P型摻雜區位於第二N型深井區中，且與第二N型摻雜區並排且彼此間隔設置；第一P型井區位於第一N型深井區中；第三N型摻雜區位於第一P型井區中；第三P型摻雜區位於第一P型井區中，且與第三N型摻雜區並排且彼此間隔設置；第二P型井區位於第二N型深井區中；第四N型摻雜區位於第二P型井區中；以及第四P型摻雜區位於第二P型井區中，且與第四N型摻雜區並排且彼此間隔設置；其中第一P型摻雜區和第四N型摻雜區電性連接至輸入/輸出端，其中第一N型摻雜區和第二P型摻雜區電性連接至電源供應端，其中第三N型摻雜區和第四P型摻雜區電性連接至接地端。

100,110:方向

200:P型半導體基板

210,220,230:導線

300:切換電路

300A:偵測電路

302:N型金屬氧化物半導體電晶體

500,500A,500B,500C,500D,500E,500F:靜電放電保護裝置

510,520:區域

A-A’:切線

B-B’,C-C’:虛線

B1:第一寄生雙極性接面電晶體

B2:第二寄生雙極性接面電晶體

B3:第三寄生雙極性接面電晶體

B4:第四寄生雙極性接面電晶體

BT:基極

C1:第一電容

C2:第二電容

D1:第一寄生二極體

D2:第二寄生二極體

D3:第三寄生二極體

D4:第四二極體

DNW1:第一N型深井區

DNW2:第二N型深井區

G1:第一閘極結構

G2:第二閘極結構

G3:第三閘極結構

G4:第四閘極結構

GR1:第一保護環

GR2:第二保護環

GT:閘極

IO:輸入/輸出端

NW1:第一N型井區

NM1:第一N型金屬氧化物半導體電晶體

NM2:第二N型金屬氧化物半導體電晶體

N1:第一N型摻雜區

N2,N2-1,N2-2:第二N型摻雜區

N3,N3-1,N3-2:第三N型摻雜區

N4,N4-1,N4-2:第四N型摻雜區

N5:第五N型摻雜區

N6:第六N型摻雜區

N7:第七N型摻雜區

P1,P1-1,P1-2:第一P型摻雜區

P2,P2-1,P2-2:第二P型摻雜區

P3,P3-1,P3-2:第三P型摻雜區

P4:第四P型摻雜區

P5:第五P型摻雜區

P6:第六P型摻雜區

P7:第七P型摻雜區

PW1:第一P型井區

PW2:第二P型井區

PW3:第三P型井區

PM1:第一P型金屬氧化物半導體電晶體

PH1,PH2:電流路徑

SCR-1:第一寄生半導體控制整流器

SCR-2:第二寄生半導體控制整流器

SDT1:第一源/汲極

SDT2:第二源/汲極

VCC:電源供應端

VSS:接地端

第1圖為本揭露一些實施例之靜電放電保護裝置的俯視示意圖。

第2圖為沿第1圖所示的本揭露一些實施例之靜電放電保護裝置的A-A’切線的剖面示意圖。

第3圖為第2圖的局部放大圖，其顯示靜電放電事件發生於輸入/輸出端(IO)和電源供應端VCC之間，或靜電放電事件發生於接地端(VSS)和輸入/輸出端(IO)之間的等效放電電路，以及上述等效電路的寄生元件在第2圖之靜電放電保護裝置相應位置的示意圖。

第4A圖顯示靜電放電事件發生於輸入/輸出端(IO)和接地端(VSS)之間的等效放電電路。

第4B圖顯示第4A圖等效電路的寄生元件在第2圖之靜電放電保護裝置相應位置的示意圖。

第5A圖顯示靜電放電事件發生於電源供應端(VCC)和輸入/輸出端(IO)之間的等效放電電路。

第5B圖顯示第5A圖等效電路的寄生元件在第2圖之靜電放電保護裝置相應位置的示意圖。

第6-10圖為本揭露一些實施例之靜電放電保護裝置的局部剖面示意圖。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起 見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1圖為本揭露一些實施例之靜電放電保護裝置500(包括靜電放電保護裝置500A、500B、500C、500D、500E、500F)的俯視示意圖。第2圖為沿第1圖所示的本揭露一些實施例之靜電放電保護裝置500A的A-A’切線的剖面示意圖。靜電放電保護裝置500電性連接於系統的輸入/輸出端(IO)和接地端(VSS)之間，用以避免一靜電放電電流流經受保護之電路。靜電放電保護裝置500A包括P型半導體基板200，以及位於P型半導體基板200中的第一保護環GR1、第二保護環GR2、第一N型深井區DNW1、第二N型深井區DNW2、第一P型井區PW1以及第二P型井區PW2。第一N型深井區DNW1、第二N型深井區DNW2、第一P型井區PW1以及第二P型井區PW2分別包括至少一對具相反導電類型之重摻雜區(heavily doped region)。為了說明，第1圖僅顯示以上部件，其餘部件可見於第2圖的剖面示意圖，其沿著第1圖的切線A-A截取，切線A-A實質上平行方向100。舉例來說，第一N型深井區DNW1包括第一N型摻雜區N1以及第一P型摻雜區P1(包括第一P型摻雜區P1-1、P1-2)，第二N型深井區DNW2包括第二N型摻雜區N2(包括第二N型摻雜區N2-1、N2-2)以及第二P型摻雜區P2(包括第二P型摻雜區P2-1、P2-2)，第一P型井區PW1包括第三N型摻雜區N3(第三N型摻雜區N3-1、N3-2)以及第三P型摻雜區P3(包括第三P型摻 雜區P3-1、P3-2)，第二P型井區PW2包括第四N型摻雜區N4(包括第四N型摻雜區N4-1、N4-2)以及第四P型摻雜區P4。

如第1、2圖所示，第一N型深井區DNW1與第二N型深井區DNW2皆位於P型半導體基板200中，兩者沿方向100並排且彼此間隔設置。靜電放電保護裝置500A還包括位於第一N型深井區DNW1中的第一N型摻雜區N1以及第一P型摻雜區P1-1、P1-2。第一N型摻雜區N1以及第一P型摻雜區P1-1、P1-2沿方向110延伸，且設置於第一N型深井區DNW1的中間區域。並且，第一P型摻雜區P1-1、P1-2分別位於第一N型摻雜區N1實質上平行於方向110的相對側，且沿方向100分別與第一N型摻雜區N1間隔設置。在本實施例中，第一N型摻雜區N1電性連接至電源供應端VCC，第一P型摻雜區P1-1、P1-2電性連接至輸入/輸出端IO。

如第1、2圖所示，靜電放電保護裝置500A還包括位於第二N型深井區DNW2中的第二N型摻雜區N2-1、N2-2以及第二P型摻雜區P2-1、P2-2。第二N型摻雜區N2-1、N2-2以及第二P型摻雜區P2-1、P2-2沿方向110延伸。並且，第二N型摻雜區N2-1、第二P型摻雜區P2-1位於接近於第一N型深井區DNW1的第二N型深井區DNW2的周邊區域中，兩者沿方向100並排且彼此間隔設置。第二N型摻雜區N2-2、第二P型摻雜區P2-2位於遠離於第一N型深井區DNW1的第二N型深井區DNW2的周邊區域中，兩者沿方向100並排且彼此間隔設置。在本實施例中，第二N型摻雜區N2-1、 N2-2電性連接至切換電路300的一個輸出端(切換電路300的結構可參考第4A圖)，第二P型摻雜區P2-1、P2-2電性連接至電源供應端VCC。

如第1、2圖所示，靜電放電保護裝置500A的第一P型井區PW1位於第一N型深井區DNW1中。在如第1圖的俯視圖中，第一P型井區PW1為環型，且覆蓋第一N型深井區DNW1的周邊區域。在如第2圖的剖面圖中，第一P型井區PW1沿方向110位於第一N型摻雜區N1的相對側。靜電放電保護裝置500A還包括位於第一P型井區PW1中的第三N型摻雜區N3-1、N3-2以及第三P型摻雜區P3-1、P3-2。第三N型摻雜區N3-1、N3-2以及第三P型摻雜區P3-1、P3-2沿方向110延伸。並且，第三N型摻雜區N3-1、第三P型摻雜區P3-1位於接近於第二N型深井區DNW2的第一N型深井區DNW1的周邊區域中，兩者沿方向100並排且彼此間隔設置。第三N型摻雜區N3-2、第三P型摻雜區P3-2位於遠離於第二N型深井區DNW2的第一N型深井區DNW1的周邊區域中，兩者沿方向100並排且彼此間隔設置。在本實施例中，第三N型摻雜區N3-1、N3-2電性連接至接地端VSS，第三P型摻雜區P3-1、P3-2電性連接至切換電路300的另一個輸出端(相對第二N型摻雜區N2-1、N2-2)。

如第1、2圖所示，靜電放電保護裝置500A的第二P型井區PW2位於第二N型深井區DNW2中，且設置於第二N型深井區DNW2的中間區域上，使未被第二P型井區PW2覆蓋的第二N型 深井區DNW2在第1圖的俯視圖中為環型。靜電放電保護裝置500A還包括位於第二P型井區PW2中的第四N型摻雜區N4-1、N4-2以及第四P型摻雜區P4。第四N型摻雜區N4-1、N4-2以及第四P型摻雜區P4沿方向110延伸。並且，第四N型摻雜區N4-1、N4-2分別位於第四P型摻雜區P4實質上平行於方向110的相對側，且沿方向100分別與第四P型摻雜區P4間隔設置。在本實施例中，第四N型摻雜區N4-1、N4-2電性連接至輸入/輸出端IO，第四P型摻雜區P4電性連接至接地端VSS。

如第1、2圖所示，靜電放電保護裝置500A的第一保護環GR1位於第一N型深井區DNW1和第二N型深井區DNW2外側，分別包圍第一N型深井區DNW1和第二N型深井區DNW2，且沿方向100位於第一P型井區PW1和第二P型井區PW2之間。第一保護環GR1包括第三P型井區PW3以及位於第三P型井區PW3中的第五P型摻雜區P5。在本實施例中，P型半導體基板200可藉由第五P型摻雜區P5電性連接至接地端VSS。

如第1、2圖所示，靜電放電保護裝置500A的第二保護環GR2位於第一N型深井區DNW1和第二N型深井區DNW2外側，且包圍第一保護環GR1。第二保護環GR2包括第一N型井區NW1以及位於第一N型井區NW1中的第五N型摻雜區N5。在一些實施例中，第五N型摻雜區N5電性連接至電源供應端VCC。一般來說，N型保護環(第二保護環GR2)電性連接至較高電壓位準，而P型 保護環(第一保護環GR1)電性連接至較低電壓位準。

如第1、2圖所示，設置於第一N型深井區DNW1中的第一P型井區PW1和重摻雜區(包括第一N型摻雜區N1以及第一P型摻雜區P1-1、P1-2)，以及設置於第一P型井區PW1中的重摻雜區(包括第三N型摻雜區N3-1、N3-2以及第三P型摻雜區P3-1、P3-2)以沿方向110穿過第一N型摻雜區N1中心的軸線(如虛線B-B’所示)對稱設置。類似的，設置於第二N型深井區DNW2中的第二P型井區PW2和重摻雜區(包括第二N型摻雜區N2-1、N2-2以及第二P型摻雜區P2-1、P2-2)，以及設置於第二P型井區PW2中的重摻雜區(包括第四N型摻雜區N4-1、N4-2以及第四P型摻雜區P4)以沿方向110穿過第四P型摻雜區P4中心的軸線(如虛線C-C’所示)對稱設置。因此，後續圖式將擷取第2圖的區域510、520說明發生在輸入/輸出端IO、電源供應端VCC或接地端VSS的各靜電放電事件觸發的等效電路以及其他實施例的靜電放電保護裝置。並且，後續圖式中的第二、第三以及第四N型摻雜區分別標示為N2、N3、N4，第一、第二以及第三P型摻雜區分別標示為P1、P2、P3。

在下文所述的實施例中，切換電路300會視不同情況將第二N型摻雜區N2和第三P型摻雜區P3切換至不同的電位。舉例來說，當受保護之電路在正常工作時(未發生靜電放電事件)，電性連接至切換電路300的第二N型摻雜區N2會電性連接至電源供應端VCC(其電壓位準等於高位準)，且電性連接至切換電路300的第 三P型摻雜區P3會電性連接至接地端VSS(其電壓位準等於接地位準)。當靜電放電事件發生於輸入/輸出端IO、電源供應端VCC或接地端VSS時，電性連接至切換電路300的第二N型摻雜區N2會電性連接至接地端VSS(其電壓位準等於接地位準)，且電性連接至切換電路300的第三P型摻雜區P3會電性連接至電源供應端VCC(其電壓位準等於高位準)。

第3圖為第2圖的區域510、520的放大圖，其顯示靜電放電(ESD)事件發生於輸入/輸出端IO和電源供應端VCC之間的等效放電電路，或靜電放電(ESD)事件發生於接地端VSS和輸入/輸出端(IO)之間的等效放電電路，以及上述等效放電電路的寄生元件在第2圖之靜電放電保護裝置500A相應位置的示意圖。如第3圖所示，第一P型摻雜區P1、第一N型深井區DNW1和第一N型摻雜區N1構成第一寄生二極體D1。當靜電放電事件發生於輸入/輸出端IO與電源供應端VCC之間時，第一寄生二極體D1被觸發導通，以形成從輸入/輸出端IO至電源供應端VCC的電流路徑PH1，將靜電荷導離受保護之電路。

如第3圖所示，第四P型摻雜區P4、第二P型井區PW2和第四N型摻雜區N4構成第二寄生二極體D2。當靜電放電事件發生於接地端VSS與輸入/輸出端IO之間時，第二寄生二極體D2被觸發導通，以形成從接地端VSS至輸入/輸出端IO的電流路徑PH2，將靜電荷導離受保護之電路。

第4A圖顯示靜電放電(ESD)事件發生於輸入/輸出端IO與接地端VSS之間的另一種等效放電電路以及與其電性連接的切換電路300。第4B圖顯示第4A圖等效放電電路的寄生元件在第2圖之靜電放電保護裝置500A相應位置的示意圖。如第4A、4B圖所示，除了第一寄生二極體D1之外，靜電放電事件發生於輸入/輸出端IO與接地端VSS之間的等效放電電路還包括由第一P型摻雜區P1、第一N型深井區DNW1和第一P型井區PW1構成的第一寄生雙極性接面電晶體(BJT)B1(例如寄生PNP BJT)。第一寄生雙極性接面電晶體B1的射極(emitter)、基極(base)以及集極(collector)分別由第一P型摻雜區P1、第一N型深井區DNW1和第一P型井區PW1構成。上述等效電路還包括由第三N型摻雜區N3、第一P型井區PW1和第一N型深井區DNW1構成的第二寄生雙極性接面電晶體B2(例如寄生NPN BJT)。第二寄生雙極性接面電晶體B2的射極、基極以及集極分別由第三N型摻雜區N3、第一P型井區PW1和第一N型深井區DNW1構成。並且，第一寄生雙極性接面電晶體B1的基極(第一N型深井區DNW1)與第二寄生雙極性接面電晶體B2的集極(第一N型深井區DNW1)電性連接，第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)與第一寄生雙極性接面電晶體B1的集極(第一P型井區PW1)電性連接，以構成第一寄生半導體控制整流器SCR-1。此外，第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1)與輸入/輸出端IO和第一寄生二極體D1的正極電性連接，第 一寄生雙極性接面電晶體B1的基極(第一N型深井區DNW1)與第一寄生二極體D1的負極電性連接。第二寄生雙極性接面電晶體B2的射極(第三N型摻雜區N3)與接地端VSS電性連接。

第4A圖也顯示切換電路300的等效電路。切換電路300由電阻-電容感測器(RC detector)構成，其包括電阻、電容、反相器(inverter)以及N型金屬氧化物半導體電晶體。

如第4A、4B圖所示，當靜電放電(ESD)事件發生於輸入/輸出端IO與接地端VSS之間時，會對第一寄生二極體D1和第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1)-基極(第一N型深井區DNW1)接面施加順向偏壓而被觸發導通，以形成從輸入/輸出端IO流經第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1)-基極(第一N型深井區DNW1)接面且流至切換電路300的電流路徑，使第一寄生雙極性接面電晶體B1被觸發導通，且使切換電路300對第三P型摻雜區P3(切換電性連接至電源供應端VCC)輸出高位準，上述高位準高於接地端VSS的接地位準。並且，切換電路300藉由導線210電性連接第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)，因此，當切換電路300輸出的高位準高於接地端VSS的接地位準時，會形成流經導線210的電流路徑，而對第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)-射極(第三N型摻雜區N3)接面施加順向偏壓，使第二寄生雙極性接面電晶體B2被觸發導通。由於第一寄生雙極性接面電晶體B1和第二寄生雙極性 接面電晶體B2一起被觸發導通，從而使第一寄生半導體控制整流器SCR-1被觸發導通並形成電流路徑。上述電流路徑提供觸發電流(啟動電流)，接續觸發第一寄生雙極性接面電晶體B1(PNP)和第二寄生雙極性接面電晶體B2(NPN)，而形成第一寄生半導體控制整流器SCR-1，此低維持電壓(V_Hold)、低電阻(R)的第一寄生半導體控制整流器SCR-1可以提供輸入/輸出端IO至從接地端VSS的電流路徑，將靜電荷導離受保護之電路。

當系統中的受保護元件在正常工作(未發生靜電放電事件)時，第三P型摻雜區P3切換電性連接至接地端VSS，第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)-射極(第三N型摻雜區N3)接面不存在順向偏壓，因此第二寄生雙極性接面電晶體B2不會被觸發導通。並且，第一N型深井區DNW1電性連接至電源供應端VCC，其為全系統最高電位。因此，第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1)-基極(第一N型深井區DNW1)接面不存在順向偏壓，因此第一寄生雙極性接面電晶體B1不會被觸發導通。由於第一寄生雙極性接面電晶體B1和第二寄生雙極性接面電晶體B2都不被觸發導通，第一寄生半導體控制整流器SCR-1也不會被觸發導通，不會產生漏電/栓鎖(Latch-up)現象。

第5A圖顯示靜電放電(ESD)事件發生於電源供應端VCC和輸入/輸出端(IO)之間的等效放電電路。第5B圖顯示第5A圖等效電路的寄生元件在第2圖之靜電放電保護裝置500A相應位 置的示意圖。如第5A、5B圖所示，除了第一寄生二極體D1和第二寄生二極體D2之外，等效電路還包括由第二P型摻雜區P2和第二N型深井區DNW2構成的第三寄生二極體D3，以及由第二P型摻雜區P2、第二N型深井區DNW2和第二P型井區PW2構成的第三寄生雙極性接面電晶體B3(例如寄生PNP BJT)。第三寄生雙極性接面電晶體B3的射極(emitter)、基極(base)以及集極(collector)分別由第二P型摻雜區P2、第二N型深井區DNW2和第二P型井區PW2構成。等效電路還包括由第四N型摻雜區N4、第二P型井區PW2和第二N型深井區DNW2構成的第四寄生雙極性接面電晶體B4(例如寄生NPN BJT)。第四寄生雙極性接面電晶體B4的射極(emitter)、基極(base)以及集極(collector)分別由第四N型摻雜區N4、第二P型井區PW2和第二N型深井區DNW2構成。並且，第三寄生雙極性接面電晶體B3的基極(第二N型深井區DNW2)與第四寄生雙極性接面電晶體B4的集極(第二N型深井區DNW2)電性連接，第四寄生雙極性接面電晶體B4的基極(第二P型井區PW2)與第三寄生雙極性接面電晶體B3的集極(第二P型井區PW2)電性連接，以構成第二寄生半導體控制整流器SCR-2。此外，第三寄生雙極性接面電晶體B3的射極(第二P型摻雜區P2)與電源供應端VCC和第三寄生二極體D3的正極電性連接，第三寄生雙極性接面電晶體B3的基極(第二N型深井區DNW2)與第三寄生二極體D3的負極電性連接。第四寄生雙極性接面電晶體B4的射極(第四N型摻雜區N4)與輸入/輸出端IO和第二寄 生二極體D2的負極電性連接，第四寄生雙極性接面電晶體B4的基極(第二P型井區PW2)與第二寄生二極體D2的正極電性連接。

如第5A、5B圖所示，當靜電放電(ESD)事件發生於電源供應端VCC與輸入/輸出端IO之間時，靜電放電電流會流經切換電路300並透過電阻-電容感測器(RC detector)對第二N型摻雜區N2(此時切換成電性連接至接地端VSS)輸出低位準形成電流路徑，上述低位準低於電源供應端VCC的電壓位準。並且，切換電路300藉由導線220電性連接第三寄生雙極性接面電晶體B3的基極(第二N型深井區DNW2)形成電流路徑，因此，當切換電路300輸出的低位準低於電源供應端VCC的位準時，會對第三寄生雙極性接面電晶體B3的射極(第二P型摻雜區P2)-基極(第二N型深井區DNW2)接面施加順向偏壓，使第三寄生雙極性接面電晶體B3被觸發導通。另外，靜電放電電流會流經切換電路300並透過電阻-電容感測器(RC detector)形成電流路徑對其中的N型金屬氧化物半導體電晶體(NMOS)302的閘極輸出高位準，上述高位準高於接地端VSS的接地位準，使N型金屬氧化物半導體電晶體(NMOS)302導通形成流至接地端VSS的電流路徑，且會對第二寄生二極體D2以及第四寄生雙極性接面電晶體B4的基極(第二P型井區PW2)-射極(第四N型摻雜區N4)接面施加順向偏壓，使第四寄生雙極性接面電晶體B4被觸發導通。由於第三寄生雙極性接面電晶體B3和第四寄生雙極性接面電晶體B4一起被觸發導通，從而使第二寄生半導體控制整 流器SCR-2被觸發導通並形成流至輸入/輸出端IO的電流路徑。上述電流路徑提供觸發電流(啟動電流)，接續觸發第三寄生雙極性接面電晶體B3(PNP)和第四寄生雙極性接面電晶體B4(NPN)，而形成第二寄生半導體控制整流器SCR-2，此低維持電壓(V_Hold)、低電阻(R)的第二寄生半導體控制整流器SCR-2可以提供電源供應端VCC至從輸入/輸出端IO的電流路徑，將靜電荷導離受保護之電路。

當系統中的受保護元件在正常工作(未發生靜電放電事件)時，第二N型摻雜區N2切換電性連接至電源供應端VCC，第三寄生雙極性接面電晶體B3的射極(第二P型摻雜區P2)-基極(第二N型深井區DNW2)接面不存在順向偏壓，因此第三寄生雙極性接面電晶體B3不會被觸發導通。並且，第二P型井區PW2電性連接至接地端VSS，其為全系統最低電位。因此，第四寄生雙極性接面電晶體B4的基極(第二P型井區PW2)-射極(第四N型摻雜區N4)接面不存在順向偏壓，因此第四寄生雙極性接面電晶體B4不會被觸發導通。由於第三寄生雙極性接面電晶體B3和第四寄生雙極性接面電晶體B4都不被觸發導通，第二寄生半導體控制整流器SCR-2也不會被觸發導通，不會產生漏電/栓鎖(Latch-up)現象。

第6-10圖顯示對應第2圖的區域510、520的本揭露一些實施例之靜電放電保護裝置500B~500F的局部剖面示意圖。如第6圖所示，相較於靜電放電保護裝置500A，靜電放電保護裝置500B還包括第一閘極結構G1及/或第二閘極結構G2，以及第六P型 摻雜區P6及/或第六N型摻雜區N6。第一閘極結構G1設置於第一N型深井區DNW1內的P型半導體基板200上，且與第一P型摻雜區P1和設置於第一N型深井區DNW1中的第六P型摻雜區P6部分重疊。在一些實施例中，第六P型摻雜區P6電性連接至電源供應端VCC。因此，第一閘極結構G1、第一N型深井區DNW1中的第一P型摻雜區P1和第六P型摻雜區P6可構成第一P型金屬氧化物半導體電晶體PM1。在一些實施例中，第一P型金屬氧化物半導體電晶體PM1的第一P型摻雜區P1可與第一N型摻雜區N1構成寄生二極體，其等效於第一寄生二極體D1。上述第6圖的左半部(包含寄生的第一寄生二極體D1、第一寄生雙極性接面電晶體B1、第二寄生雙極性接面電晶體B2)會產生如第4圖的功效。

如第6圖所示，第二閘極結構G2設置於第二P型井區PW2內的P型半導體基板200上，且與第四N型摻雜區N4和設置於第二P型井區PW2中的第六N型摻雜區N6部分重疊。在一些實施例中第六N型摻雜區N6電性連接至接地端VSS。因此，第二閘極結構G2、第二P型井區PW2中的第四N型摻雜區N4和第六N型摻雜區N6可構成第一N型金屬氧化物半導體電晶體NM1。在一些實施例中，第一N型金屬氧化物半導體電晶體NM1的第四N型摻雜區N4可與第二P型井區PW2構成寄生二極體，其等效於第二寄生二極體D2。上述第6圖的右半部(包含寄生的第二寄生二極體D2、第三寄生雙極性接面電晶體B3、第四寄生雙極性接面電晶體B4)會產生如 第5圖的功效。

如第7圖所示，相較於靜電放電保護裝置500A，靜電放電保護裝置500C還包括第三閘極結構G3及/或第四閘極結構G4，以及第七P型摻雜區P7及/或第七N型摻雜區N7。第三閘極結構G3設置於第一P型井區PW1內的P型半導體基板200上，且與第三P型摻雜區P3和設置於第一P型井區PW1中的第七N型摻雜區N7部分重疊。在一些實施例中，第三閘極結構G3電性連接至電源供應端VCC，且第七N型摻雜區N7電性連接至接地端VSS。因此，靜電放電保護裝置500C的第一電容C1具有穩定電源供應端VCC與接地端VSS之間電壓的功能。在正常情況下，切換電路300會輸出低位準電壓(VSS)到第三P型摻雜區P3，因此在此情況下，此第一電容C1仍具備一般電容的穩壓功能。但是，當靜電放電事件發生時，切換電路300會輸出高位準電壓(VCC)到第三P型摻雜區P3，觸發第二寄生雙極性接面電晶體B2(NPN)，並與對應的第一寄生雙極性接面電晶體B1(PNP)形成第一寄生半導體控制整流器SCR-1(第4A圖)。

如第7圖所示，第四閘極結構G4設置於第二N型深井區DNW2內的P型半導體基板200上，且與第二N型摻雜區N2和和設置於第二N型深井區DNW2中的第七P型摻雜區P7部分重疊。在一些實施例中，第四閘極結構G4電性連接至接地端VSS)，且第七P型摻雜區P7電性連接至電源供應端VCC。因此，靜電放電保護裝置500C的第二電容C2具有穩定電源供應端VCC與接地端VSS之 間電壓的功能。在正常情況下，切換電路300會輸出高位準電壓(VCC)到N2，因此在此情況下，此第二電容C2仍具備一般電容的穩壓功能。但是，當靜電放電事件發生時，切換電路300會輸出低位準電壓(VSS)到N2，觸發第三寄生雙極性接面電晶體B3(PNP)，並與對應的第四寄生雙極性接面電晶體B4(NPN)形成第二寄生半導體控制整流器SCR-2(第5A圖)。

在一些實施例中，當輸入/輸出端IO的工作電壓低於1V時，第三P型摻雜區P3和第二N型摻雜區N2可直接以導線互連而不需電性連接至切換電路300(第2圖)。如第8圖所示，相較於靜電放電保護裝置500A，靜電放電保護裝置500D還包括導線230。導線230設置於P型半導體基板200的上方。並且，導線230的兩末端分別直接電性連接第三P型摻雜區P3和第二N型摻雜區N2。當靜電放電事件的電流脈衝使電源供應端VCC與接地端VSS之間的電壓差大於1.2V時，第二N型摻雜區N2會送出電流並使第三寄生雙極性接面電晶體B3的射極(第二P型摻雜區P2)-基極(第二N型深井區DNW2)接面被觸發導通。第三P型摻雜區P3會由導線230接收電流使第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)-射極(第三N型摻雜區N3)接面被觸發導通，進而使第一寄生半導體控制整流器SCR-1和第二寄生半導體控制整流器SCR-2被觸發導通，將靜電荷導離受保護之電路。

在一些實施例中，當輸入/輸出端IO的工作電壓介 於1.0V至1.2V之間時，第三P型摻雜區P3和第二N型摻雜區N2可直接以二極體電性互連而不需電性連接至切換電路300(第2圖)。如第9圖所示，相較於靜電放電保護裝置500A，靜電放電保護裝置500E還包括第四二極體D4。第四二極體D4設置於P型半導體基板200的上方。並且，第四二極體D4的正極和負極分別電性連接至第二N型摻雜區N2和第三P型摻雜區P3。在一些實施例中，當靜電放電事件的電流脈衝使電源供應端VCC與接地端VSS之間的電壓差大於1.8V時，第二N型摻雜區N2會送出電流並使第三寄生雙極性接面電晶體B3的射極(第二P型摻雜區P2)-基極(第二N型深井區DNW2)接面被觸發導通。第三P型摻雜區P3會由第四二極體D4接收電流使第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)-射極(第三N型摻雜區N3)接面被觸發導通，進而使第一寄生半導體控制整流器SCR-1和第二寄生半導體控制整流器SCR-2被觸發導通，將靜電荷導離受保護之電路。在一些其他實施例中，若輸入/輸出端IO的正常工作電壓高於1.2V時，第三P型摻雜區P3和第二N型摻雜區N2可改以多個串聯的二極體互連。

在一些實施例中，若輸入/輸出端IO的正常工作電壓高於1.2V時，第三P型摻雜區P3和第二N型摻雜區N2可藉由N型金屬氧化物半導體電晶體NM2和偵測電路電性互連而不需電性連接至切換電路300(第2圖)。如第10圖所示，相較於靜電放電保護裝置500A，靜電放電保護裝置500F還包括第二N型金屬氧化物半導 體電晶體NM2和由電阻-電容感測器構成的偵測電路300A。第二N型金屬氧化物半導體電晶體NM2具有基極BT、閘極GT、第一源/汲極SDT1和第二源/汲極SDT2。在一些實施例中，基極BT電性連接至接地端VSS，閘極GT電性連接至偵測電路300A，第一源/汲極SDT1電性連接至第三P型摻雜區P3，且第二源/汲極SDT2電性連接至第二N型摻雜區N2。在一些實施例中，偵測電路300A由電阻-電容感測器(RC detector)構成，其包括電阻、電容、反相器(inverter)以及N型金屬氧化物半導體電晶體。

當靜電放電事件發生於輸入/輸出端IO，並且接地端VSS接收到接地位準時，偵測電路300A中的反相器會輸出高位準，使第二N型金屬氧化物半導體電晶體NM2的N型通道(N channel)導通，進而在第二N型摻雜區N2和第三P型摻雜區P3之間形成通路。第二N型摻雜區N2會送出電流並使第三寄生雙極性接面電晶體B3的射極(第二P型摻雜區P2)-基極(第二N型深井區DNW2)接面被觸發導通。第三P型摻雜區P3會由第二N型金屬氧化物半導體電晶體NM2接收電流使第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1)-射極(第三N型摻雜區N3)接面被觸發導通，進而使第一寄生半導體控制整流器SCR-1和第二寄生半導體控制整流器SCR-2被觸發導通，將靜電荷導離受保護之電路。

本揭露實施例提供一種靜電放電保護裝置。上述靜電放電保護裝置包括分別設置在兩個N型深井區中的功能性保護環 結構(functional guard ring structure)。上述兩個功能性保護環結構電性連接至電阻-電容感測器(RC detector)構成的功能電路。可針對發生於輸入/輸出端IO、電源供應端VCC或接地端VSS任二端點的靜電放電事件，將靜電荷導離受保護之電路。當受保護之電路在正常工作(operation)時或在靜電放電(ESD)事件發生時，上述兩個功能性保護環結構會經由功能電路視情況切換到不同電位(位準)。在靜電放電(ESD)事件發生時會使功能性保護環結構中的寄生半導體控制整流器觸發導通，以提供額外的放電路徑。並且，當受保護元件在正常工作時，功能性保護環結構中的寄生半導體控制整流器不易觸發導通，而具有防止栓鎖(Latch-up)的功能。在一些實施例中，可針對不同的輸入/輸出端IO的正常工作電壓條件，改以導線、二極體、N型金屬氧化物半導體電晶體以及由電阻-電容感測器構成的偵測電路來取代功能電路。

雖然本揭露以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:方向

200:P型半導體基板

300:切換電路

500A:靜電放電保護裝置

510,520:區域

DNW1:第一N型深井區

DNW2:第二N型深井區

GR1:第一保護環

GR2:第二保護環

IO:輸入/輸出端

NW1:第一N型井區

N1:第一N型摻雜區

N2,N2-1,N2-2:第二N型摻雜區

N3,N3-1,N3-2:第三N型摻雜區

N4,N4-1,N4-2:第四N型摻雜區

N5:第五N型摻雜區

P1,P1-1,P1-2:第一P型摻雜區

P2,P2-1,P2-2:第二P型摻雜區

P3,P3-1,P3-2:第三P型摻雜區

P4:第四P型摻雜區

P5:第五P型摻雜區

PW1:第一P型井區

PW2:第二P型井區

PW3:第三P型井區

VCC:電源供應端

VSS:接地端

Claims (20)

1. 一種靜電放電保護裝置，包括：一P型半導體基板；一第一N型深井區，位於該P型半導體基板中；一第一N型摻雜區，位於該第一N型深井區中；一第一P型摻雜區，位於該第一N型深井區中，且與該第一N型摻雜區並排且彼此間隔設置；一第二N型深井區，位於該P型半導體基板中，且與該第一N型深井區並排且彼此間隔設置；一第二N型摻雜區，位於該第二N型深井區中；一第二P型摻雜區，位於該第二N型深井區中，且與該第二N型摻雜區並排且彼此間隔設置；一第一P型井區，位於該第一N型深井區中；一第三N型摻雜區，位於該第一P型井區中；一第三P型摻雜區，位於該第一P型井區中，且與該第三N型摻雜區並排且彼此間隔設置；一第二P型井區，位於該第二N型深井區中；一第四N型摻雜區，位於該第二P型井區中；以及一第四P型摻雜區，位於該第二P型井區中，且與該第四N型摻雜區並排且彼此間隔設置；其中該第一P型摻雜區和該第四N型摻雜區電性連接至一輸入/ 輸出端，其中該第一N型摻雜區和該第二P型摻雜區電性連接至一電源供應端，其中該第三N型摻雜區和該第四P型摻雜區電性連接至一接地端。
2. 如請求項1之靜電放電保護裝置，更包括：一第一保護環，位於該P型半導體基板中且分別包圍該第一N型深井區和該第二N型深井區，其中該第一保護環包括：一第三P型井區；以及一第五P型摻雜區，位於該第三P型井區中；以及一第二保護環，位於該P型半導體基板中且包圍該第一保護環，其中該第二保護環包括：一第一N型井區；以及一第五N型摻雜區，位於該第一N型井區中。
3. 如請求項2之靜電放電保護裝置，其中該第五P型摻雜區電性連接至該接地端。
4. 如請求項2之靜電放電保護裝置，其中該第五N型摻雜區電性連接至該電源供應端。
5. 如請求項1之靜電放電保護裝置，其中該第三P型摻雜區和該第二N型摻雜區電性連接至一切換電路。
6. 如請求項5之靜電放電保護裝置，其中當一靜電放 電事件發生於該輸入/輸出端、該電源供應端或該接地端時，該第三P型摻雜區電性連接至該電源供應端，且該第二N型摻雜區電性連接至該接地端。
7. 如請求項6之靜電放電保護裝置，其中該第一P型摻雜區、該第一N型深井區和該第一N型摻雜區構成一第一寄生二極體，其中該第四P型摻雜區、該第二P型井區和該第四N型摻雜區構成一第二寄生二極體。
8. 如請求項7之靜電放電保護裝置，其中當一靜電放電事件發生於該輸入/輸出端與該電源供應端之間時，該第一寄生二極體被觸發導通。
9. 如請求項7之靜電放電保護裝置，其中當一靜電放電事件發生於該接地端與該輸入/輸出端之間時，該第二寄生二極體被觸發導通。
10. 如請求項7之靜電放電保護裝置，其中：該第一P型摻雜區、該第一N型深井區和該第一P型井區構成一第一寄生雙極性接面電晶體，該第三N型摻雜區、該第一P型井區和該第一N型深井區構成一第二寄生雙極性接面電晶體，該第一寄生雙極性接面電晶體的一基極與該第二寄生雙極性接面電晶體的一集極電性連接，該第二寄生雙極性接面電晶體的一基極與該第一寄生雙極性接面電晶體的一集極電性連接，以構成 一第一寄生半導體控制整流器，該第一寄生雙極性接面電晶體的一射極與該輸入/輸出端和該第一寄生二極體的一正極電性連接，該第一寄生雙極性接面電晶體的該基極與該第一寄生二極體的一負極電性連接，以及該第二寄生雙極性接面電晶體的一射極與該接地端電性連接。
11. 如請求項10之靜電放電保護裝置，其中當一靜電放電事件發生於該輸入/輸出端與該接地端之間時，該第一寄生二極體和該第一寄生雙極性接面電晶體被觸發導通，且使該切換電路對該第三P型摻雜區輸出一高位準，該高位準高於該接地端的一接地位準，以使該第二寄生雙極性接面電晶體被觸發導通，從而使該第一寄生半導體控制整流器被觸發導通。
12. 如請求項7之靜電放電保護裝置，其中：該第二P型摻雜區和該第二N型深井區構成一第三寄生二極體，該第二P型摻雜區、該第二N型深井區和該第二P型井區構成一第三寄生雙極性接面電晶體，該第四N型摻雜區、該第二P型井區和該第二N型深井區構成一第四寄生雙極性接面電晶體，該第三寄生雙極性接面電晶體的一基極與該第四寄生雙極性接面電晶體的一集極電性連接，該第四寄生雙極性接面電晶體的一基極與該第三寄生雙極性接面電晶體的一集極電性連接，以構成 一第二寄生半導體控制整流器，該第三寄生雙極性接面電晶體的一射極與該電源供應端和該第三寄生二極體的一正極電性連接，該第三寄生雙極性接面電晶體的該基極與該第三寄生二極體的一負極電性連接，該第四寄生雙極性接面電晶體的一射極與該輸入/輸出端和該第二寄生二極體的一負極電性連接，以及該第四寄生雙極性接面電晶體的該基極與第二寄生二極體的一正極電性連接。
13. 如請求項12之靜電放電保護裝置，其中當一靜電放電事件發生於該電源供應端與該輸入/輸出端之間時，該切換電路對該第三P型摻雜區輸出一高位準，且對該第二N型摻雜區輸出一低位準，該低位準低於該高位準，以使該第三寄生二極體和該第三寄生雙極性接面電晶體被觸發導通，且使該第二寄生二極體和該第四寄生雙極性接面電晶體被觸發導通，從而使該第二寄生半導體控制整流器被觸發導通。
14. 如請求項1之靜電放電保護裝置，更包括：一第一閘極結構，設置於該第一N型深井區內的該P型半導體基板上，且與該第一P型摻雜區和設置於該第一N型深井區中的一第六P型摻雜區部分重疊，其中該第六P型摻雜區電性連接至該電源供應端，其中該第一閘極結構、該第一P型摻雜區和該第六 P型摻雜區構成一第一P型金屬氧化物半導體電晶體。
15. 如請求項1之靜電放電保護裝置，更包括：一第二閘極結構，設置於該第二P型井區內的該P型半導體基板上，且與該第四N型摻雜區和設置於該第二P型井區中的一第六N型摻雜區部分重疊，其中該第六N型摻雜區電性連接至該接地端，其中該第二閘極結構、該第四N型摻雜區和該第六N型摻雜區構成一第一N型金屬氧化物半導體電晶體。
16. 如請求項1之靜電放電保護裝置，更包括：一第三閘極結構，設置於該第一P型井區內的該P型半導體基板上，且與該第三P型摻雜區和設置於該第一P型井區中的一第七N型摻雜區部分重疊，其中該第三閘極結構電性連接至該電源供應端，且該第七N型摻雜區電性連接至該接地端，其中該第三閘極結構、該第三P型摻雜區和該第七N型摻雜區構成一第一電容。
17. 如請求項1之靜電放電保護裝置，更包括：一第四閘極結構，設置於該第二N型深井區內的該P型半導體基板上，且與該第二N型摻雜區和和設置於該第二N型深井區中的一第七P型摻雜區部分重疊，其中該第四閘極結構電性連接至該接地端，且該第七P型摻雜區電性連接至該電源供應端，其中該第四閘極結構、該第二N型摻雜區和該第七P型摻雜區構成一第二電容。
18. 如請求項1之靜電放電保護裝置，更包括： 一導線，設置於該P型半導體基板的上方，其中該導線的兩末端分別直接電性連接該第三P型摻雜區和該第二N型摻雜區。
19. 如請求項1之靜電放電保護裝置，更包括：一第四二極體，設置於該P型半導體基板的上方，其中該第四二極體的一正極和一負極分別電性連接至該第二N型摻雜區和該第三P型摻雜區。
20. 如請求項1之靜電放電保護裝置，更包括：一第二N型金屬氧化物半導體電晶體，具有一基極、一閘極、一第一源/汲極以及一第二源/汲極；以及一偵測電路，其中該基極電性連接至該接地端，其中該閘極電性連接至該偵測電路，該第一源/汲極電性連接至該第三P型摻雜區，且該第二源/汲極電性連接至該第二N型摻雜區。

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