JP2012094565A - 半導体集積回路のesd保護素子およびそのesd保護回路 - Google Patents
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Abstract
【課題】電源電圧以下の維持電圧Vhでも良好なESD保護を行う。
【解決手段】半導体集積回路のESD保護回路11は、電位端子とグランド電位間に、スナップバック動作を持つ第1のESD保護素子1としてのggMOSトランジスタと、スナップバック動作を持つESD保護素子1のスナップバック動作電圧Vt1に対して、低いブレークダウン電圧Vrを持ち、かつ高い破壊電圧Vt2を持つ第2のESD保護素子2としてのダイオードとが並列に接続されている。
【選択図】図1
【解決手段】半導体集積回路のESD保護回路11は、電位端子とグランド電位間に、スナップバック動作を持つ第1のESD保護素子1としてのggMOSトランジスタと、スナップバック動作を持つESD保護素子1のスナップバック動作電圧Vt1に対して、低いブレークダウン電圧Vrを持ち、かつ高い破壊電圧Vt2を持つ第2のESD保護素子2としてのダイオードとが並列に接続されている。
【選択図】図1
Description
本発明は、被保護素子に対してESD保護を行う半導体集積回路のESD保護素子およびそのESD保護回路に関する。
半導体素子を有する従来の半導体装置では、外部からの静電気による静電放電(以下、ESD:Electro Static Dischargeという)から半導体素子を保護するために半導体集積回路のESD保護素子およびそのESD保護回路が用いられている。
一般に、ESD保護素子には、NMOSトランジスタのゲートおよびソースを接地電位(GND)に接続したGate Grounded NMOS(ggNMOS)トランジスタのように、寄生バイポーラトランジスタ動作によるスナップバック現象を利用したESD保護素子が用いられている。例えばggNMOSトランジスタでは、接地電位を基準とし、ドレインに接続された端子にプラスサージ電圧が印加されると、NMOSトランジスタのドレイン端のアバランシェブレイクダウンにより発生したアバランシェ電流によって基板電位が上昇し、基板電位が0.6Vに達すると、寄生のNPNバイポーラトランジスタが動作する。この寄生バイポーラトランジスタの動作により、ドレイン−ソース間に低インピーダンス電流パスが形成され、大電流が流れ、コレクタ・エミッタ間抵抗とコレクタ電流の積で決まる維持電圧Vhまで降下する。これをスナップバック現象と呼ぶ。その後、コレクタ・エミッタ間の電流、電圧共に上昇し、シリコン内部の発熱がシリコンの融点である摂氏1420度に達すると破壊する(破壊電圧Vt2、破壊電流It2)。
このようなスナップバック現象を利用した従来のESD保護素子では、低耐圧回路の保護素子としては非常に有効であるが、高耐圧回路の保護素子として用いる場合、次の問題が生じる。
まず、高耐圧MOSトランジスタから構成される高耐圧ggNMOSトランジスタで構成したESD保護素子は、非常に破壊しやすいという問題がある。ゲート電極端部がLOCOS(local oxidation of silicon)酸化膜などの厚い酸化膜上に配置されており、ゲート電極端部の厚い酸化膜端部が高電界になることによって厚い酸化膜端部の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまい、スナップバック現象直後に素子が破壊してしまう。また、スナップバック現象直後に素子が破壊しなくとも、寄生バイポーラトランジスタの動作により、ドレイン−ソース間のインピーダンスが急激に低下し、保護素子にかかる電圧は維持電圧Vhまで降下する。このときのホールド電圧Vhは最大動作電圧以下まで低下し、内部回路の電源から保護素子へ過剰電流が流れ、保護素子内部の発熱で破壊する。
また、スナップバック現象を利用しないESD保護素子として、ダイオードが用いられることもあるが、ダイオードを保護素子として用いた場合、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、非常に大きなレイアウト面積が必要になるという問題がある。
また、スナップバック現象を利用しないESD保護素子として、ダイオードが用いられることもあるが、ダイオードを保護素子として用いた場合、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、非常に大きなレイアウト面積が必要になるという問題がある。
このような問題の解決するために、特許文献1および特許文献2が開示されている。
図14は、特許文献1に開示されている従来の高耐圧ESD保護素子構造を模式的に示す要部縦断面図である。
図14に示すように、バイポーラトランジスタ型ESD保護素子100において、P型基板101上に形成されたコレクタのN型エピタキシャル層102と、N型エピタキシャル層102に形成されたベースの低濃度および高濃度P型拡散層103、104と、高濃度P型拡散層104に形成されたエミッタのN型拡散層105と、N型エピタキシャル層102のコレクタコンタクト領域106にN型エピタキシャル層102より浅く、かつ低濃度P型拡散層103より深く形成された高濃度N型シンク層107と、低濃度P型拡散層103とコレクタコンタクト領域106の間でN型エピタキシャル層102の表面に形成されたフィールド酸化膜108とを備え、高濃度N型シンク層107はコレクタコンタクト領域106からフィールド酸化膜108下の領域に拡張している。
このように、従来の高耐圧ESD保護素子構造は、高濃度の第4拡散層である高濃度N型シンク層107をコレクタコンタクト領域106から絶縁膜であるフィールド酸化膜108下の領域まで拡げること、即ち、フィールド酸化膜108下の高濃度N型シンク層107の領域の幅Xを広げることにより、高濃度の高濃度N型シンク層107の内蔵抵抗が形成されて電圧降下が生じるため、フィールド酸化膜108下に高濃度N型シンク層107の領域がない場合に比べて、維持電圧Vhの高電圧化を実現することができる。
図15は、特許文献2に開示されている従来のESD保護回路の回路図である。
図15に示すように、ESD保護回路200において、ドレインD1が第1電位Voに負荷201を介して接続され、ゲートG1が駆動回路202に接続され、ソースS1が第2電位GNDに接続された第1MOSトランジスタM1と、コレクタC1が第1電位Voに負荷201を介して接続され、ベースB1が開放されたバイポーラトランジスタQ1および、ドレインD2がバイポーラトランジスタQ1のエミッタE1に接続され、ゲートG2がソースS2に接続され、ソースS2が第2電位GNDに接続された第2MOSトランジスタM2を有する静電保護回路203とを具備している。
静電保護回路203のブレークダウン電圧はバイポーラトランジスタQ1と第2MOSトランジスタM2のブレークダウン電圧の和となり、第1MOSトランジスタM1のブレークダウン電圧より小さく、且つ最大動作電圧より大きいブレークダウン電圧が得られる。
このように、ESD保護回路200において、バイポーラトランジスタQ1と第2MOSトランジスタM2を直列に接続し、ブレークダウン電圧を制御している。このブレークダウン電圧は、バイポーラトランジスタQ1と第2MOSトランジスタM2のブレークダウン電圧との和になっている。
しかしながら、上記特許文献1では、高濃度の第4拡散層である高濃度N型シンク層107をコレクタコンタクト領域106から絶縁膜であるフィールド酸化膜108下の領域まで拡げてXサイズを拡大することにより、コレクタに直列抵抗を付加し、維持電圧Vhを電源電圧よりも高くしているため、保護能力が低下し、内部回路を保護するために十分なサージ電流を流そうとすると、ESD保護素子のレイアウト面積が大きくなる。
特許文献2では、ブレークダウン電圧の制御のために素子を直列に複数接続しており、その結果、高い維持電圧Vhを確保できるが、ESD保護素子領域の拡大を招くことになってコストの増加につながる。
特許文献2では、ブレークダウン電圧の制御のために素子を直列に複数接続しており、その結果、高い維持電圧Vhを確保できるが、ESD保護素子領域の拡大を招くことになってコストの増加につながる。
本発明は、上記従来の問題を解決するもので、電源電圧以下の維持電圧Vhでも、良好なESD保護を行うことができる半導体集積回路のESD保護素子およびそのESD保護回路を提供することを目的とする。
本発明のESD保護回路は、電位端子とグランド電位間に、スナップバック動作を持つ第1ESD保護素子と、ダイオード構造の第2ESD保護素子とが並列に接続されており、該第2ESD保護素子は、該第1ESD保護素子のスナップバック動作電圧よりも低いブレークダウン電圧を持ち、かつ該スナップバック動作電圧よりも高い破壊電圧を持っているものであり、そのことにより上記目的が達成される。
本発明のESD保護回路は、電位端子とグランド電位間に、スナップバック動作を持つ第1ESD保護素子と、スナップバック動作を持つ第3ESD保護素子とが並列に接続されており、該第3ESD保護素子は、該第1ESD保護素子のスナップバック動作電圧より低いスナップバック動作電圧を持ち、かつ該第1ESD保護素子のスナップバック動作電圧より高い破壊電圧を持っているものであり、そのことにより上記目的が達成される。
また、好ましくは、本発明のESD保護回路における第2ESD保護素子または第3ESD保護素子は、前記第1ESD保護素子のスナップバック動作電圧に達した時点で、ラッチアップ耐性保障が可能なサージ電流を流せる能力を持つESD保護素子サイズに設定されている。
さらに、好ましくは、本発明のESD保護回路における第1ESD保護素子が、ggMOS(Gate Grounded MOS)トランジスタである。
さらに、好ましくは、本発明のESD保護回路における第1ESD保護素子が、バイポーラトランジスタまたはサイリスタである。
さらに、好ましくは、本発明のESD保護回路における第3ESD保護素子が、ggMOS(Gate Grounded MOS)トランジスタである。
さらに、好ましくは、本発明のESD保護回路における第3ESD保護素子が、バイポーラトランジスタまたはサイリスタである。
さらに、好ましくは、本発明のESD保護回路における電位端子とグランド電位間に設けられた被保護素子に対してESD保護を行う。
本発明のESD保護素子は、本発明の上記半導体集積回路のESD保護回路からなるものであり、そのことにより上記目的が達成される。
上記構成により、以下、本発明の作用を説明する。
本発明においては、スナップバック動作を持つ第1ESD保護素子と、ダイオード構造の第2ESD保護素子とが並列に接続されており、該第2ESD保護素子は、該第1ESD保護素子のスナップバック動作電圧よりも低いブレークダウン電圧を持ち、かつ該スナップバック動作電圧よりも高い破壊電圧を持っている。または、スナップバック動作を持つ第1ESD保護素子と、スナップバック動作を持つ第3ESD保護素子とが並列に接続されており、該第3ESD保護素子は、該第1ESD保護素子のスナップバック動作電圧より低いスナップバック動作電圧を持ち、かつ該第1ESD保護素子のスナップバック動作電圧より高い破壊電圧を持っている。
これによって、第1ESD保護素子がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるので、ラッチアップ(Latchup)動作が生じる電流値以上のサージ電流でスナップバック動作をさせることが可能となる。これによって、高いラッチアップ(Latchup)耐性を確保できるので、従来の電源電圧以上の維持電圧Vhを確保する制限を無視することが可能となる。また、低インピーダンスのスナップバック動作を持つ第1ESD保護素子を使用できるので、ESD耐性が強くでき、ESD保護素子サイズの縮小、コスト低減を図ることが可能となる。これによって、電源電圧以下の維持電圧Vhでも、良好なESD保護を行うことが可能となる。
以上により、本発明によれば、第1ESD保護素子がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ(Latchup)動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ(Latchup)耐性を確保できるため、従来の電源電圧以上の維持電圧Vhを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つ第1ESD保護素子を使用できるため、ESD耐性が強くでき、ESD保護素子サイズの縮小、コスト低減を図ることができる。したがって、電源電圧以下の維持電圧Vhでも、良好なESD保護を行うことができる。
以下に、本発明の半導体集積回路のESD保護回路における実施形態1、2について図面を参照しながら詳細に説明する。
(実施形態1)
図1は、本発明の実施形態1における半導体集積回路のESD保護回路の構成例を示す回路図である。
図1は、本発明の実施形態1における半導体集積回路のESD保護回路の構成例を示す回路図である。
図1において、本実施形態1の半導体集積回路のESD保護回路11は、電位端子とグランド電位間に、スナップバック動作を持つ第1のESD保護素子1としてのggMOSトランジスタと、スナップバック動作を持つESD保護素子1のスナップバック動作電圧Vt1に対して、低いブレークダウン電圧Vrを持ち、かつ高い破壊電圧Vt2を持つ第2のESD保護素子2としてのダイオードとが並列に接続されている。このESD保護回路11は、被保護素子10に並列に接続されて被保護素子10をESD保護するようになっている。
ESD保護素子2は、スナップバック動作を持つESD保護素子1のスナップバック動作電圧Vt1に達した時点で、ラッチアップ(Lathup)耐性保障が可能な電流を流せる能力を持つESD保護素子サイズに設定されている。
以下、ESD保護素子1としてggMOSトランジスタおよび、ESD保護素子2としてダイオードを並列に用いた場合の動作について図2を用いて詳細に説明する。
電位端子とGND電位間に、スナップバック動作を持つESD保護素子1としてのggMOSトランジスタと、下式に示すように、ggMOSトランジスタのスナップバック動作電圧Vt1に対して、低いブレークダウン電圧Vrを持ち、かつ高い破壊電圧Vt2を持つよう設計されたESD保護素子2としてのダイオードとを並列に接続する。
Vr < Vt1 < Vt2 ・・・・・・・・・ (式1)
Vr : ESD保護素子2のブレークダウン電圧
Vt1 : ESD保護素子1のスナップバック動作電圧
Vt2 : ESD保護素子2の破壊電圧
このとき、ESD保護素子2としてのダイオードは、下式に示すようにESD保護素子1であるggMOSトランジスタのスナップバック動作電圧Vt1に達した時点で、Latchup耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設計されている。
Vr : ESD保護素子2のブレークダウン電圧
Vt1 : ESD保護素子1のスナップバック動作電圧
Vt2 : ESD保護素子2の破壊電圧
このとき、ESD保護素子2としてのダイオードは、下式に示すようにESD保護素子1であるggMOSトランジスタのスナップバック動作電圧Vt1に達した時点で、Latchup耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設計されている。
Ilatch < Isurge2+Isurge1 ・・・・・・ (式2)
Ilatch :Lathup耐性保障電流
Isurge2:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子2に流れる電流
Isurge1:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子1に流れる電流
各特性を持つESD保護素子1,2を並列に組み合わせることにより、回路内に侵入したサージ電流は、始めにESD保護素子2のダイオードに流れ込む。このESD保護素子2のダイオードがラッチアップ(Latchup)のトリガー電流(Max200mA程度)によって生じるESD保護素子1のggMOSトランジスタのスナップバック動作を抑制する。
Ilatch :Lathup耐性保障電流
Isurge2:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子2に流れる電流
Isurge1:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子1に流れる電流
各特性を持つESD保護素子1,2を並列に組み合わせることにより、回路内に侵入したサージ電流は、始めにESD保護素子2のダイオードに流れ込む。このESD保護素子2のダイオードがラッチアップ(Latchup)のトリガー電流(Max200mA程度)によって生じるESD保護素子1のggMOSトランジスタのスナップバック動作を抑制する。
ラッチアップ(Latchup)のトリガー電流以上の数アンペア程度のサージ電流については、ESD保護素子2のダイオードに流れ込み始め、ESD保護素子2のダイオードの破壊電圧Vt2に達する前に、ESD保護素子1のggMOSトランジスタがスナップバック動作電圧Vt1に達した時点でスナップバック動作し、サージ電流経路がESD保護素子2のダイオードからESD保護素子1のggMOSトランジスタへ切り替わる。これによって、ESD保護素子2のダイオードの破壊が防止できる。このように、二つの素子を組み合わせて、ESD保護素子2のダイオードにおけるラッチアップの保護を行い、このESD保護素子1のggMOSトランジスタによって被保護素子10のESD保護を行って、最適な保護素子の動作を実現することができる。
以上により、ESD保護素子1がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ(Latchup)動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ(Latchup)耐性を確保できるため、従来の電源電圧以上の維持電圧Vhを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つESD保護素子1を使用できるため、ESD耐性が強くでき、ESD保護素子サイズの縮小、コスト低減が可能である。
ESD保護素子1であるggMOSトランジスタとESD保護素子2としてダイオードを並列に用いたため、直列接続と違って直列抵抗を含まないことから、各素子の能力を遺憾なく発揮させることができる。このことを図3および図4を用いて次に説明する。
本実施形態1では、ESD保護素子1としてのggMOSトランジスタにおいて、図3(a)に示すように、ソース・ドレイン間が例えば10Vで動作するggMOSトランジスタ単体の場合は、図4に示すように、10Vから動作し、例えば12Vでスナップバック動作を開始し例えば8Vまで降下し、その後、一定の傾きaの電圧・電流直線となる。また、図3(b)に示すように、ソース・ドレイン間が例えば10Vで動作するggMOSトランジスタを二つ直列に接続した場合は、図4に示すように、20Vから動作し、例えば24Vでスナップバック動作を開始し例えば16Vまで降下し、その後、一定の傾きbの電圧・電流直線となる。さらに、図3(c)に示すように、ソース・ドレイン間が例えば20Vで動作するggMOSトランジスタを一つ接続した場合は、図4に示すように、20Vから動作し、例えば24Vでスナップバック動作を開始し例えば16Vまで降下し、その後、一定の傾きaの電圧・電流直線となる。ggMOSトランジスタを二つ直列に接続した場合に比べて、ggMOSトランジスタを一つ接続した場合は、抵抗値が半分になることから、上記傾きはb=(1/2)aとなる。したがって、直列にすればするほど、抵抗値が増えて素子保護能力が低下するが、本発明では、並列接続で直列抵抗を含まないことから、各素子の能力を遺憾なく発揮させることができる。
なお、本実施形態1では、ESD保護素子1としてのggMOSトランジスタとESD保護素子2としてのダイオードを並列接続してESD保護回路11を構成する場合について説明したが、これに限らず、ESD保護素子1としてggMOSトランジスタに代えて図5のバイポーラ(Bipolar)トランジスタを用い、これとESD保護素子2としてのダイオードを並列接続してESD保護回路12を構成してもよく、また、ESD保護素子1としてggMOSトランジスタに代えて図6のサイリスタを用い、これとESD保護素子2としてのダイオードを並列接続してESD保護回路13を構成してもよい。これらの場合に、上記式1および上記式2を満たすことにより、上記ggMOSトランジスタを用いた場合と同様の作用効果を得ることができる。これらの場合にも、バイポーラ(Bipolar)トランジスタおよびサイリスタのそれぞれのスナップバック動作を用いている。
(実施形態2)
上記本実施形態1では、2素子の並列回路のうちのESD保護素子1だけがスナップバック動作を行う場合について説明したが、本実施形態2では、2素子の並列回路のうちのESD保護素子1、2共にスナップバック動作を行う場合について説明する。
上記本実施形態1では、2素子の並列回路のうちのESD保護素子1だけがスナップバック動作を行う場合について説明したが、本実施形態2では、2素子の並列回路のうちのESD保護素子1、2共にスナップバック動作を行う場合について説明する。
図7は、本発明の実施形態2における半導体集積回路のESD保護回路の構成例を示す回路図である。
図7において、本実施形態2の半導体集積回路のESD保護回路14は、電位端子とグランド電位間に、スナップバック動作を持つ第1のESD保護素子1としてのggMOSトランジスタと、スナップバック動作を持つESD保護素子1のスナップバック動作電圧Vt1に対して、低いスナップバック動作電圧Vt1’を持ち、かつ高い破壊電圧Vt2を持つ第3のESD保護素子3としての別のggMOSトランジスタとが並列に接続されている。このESD保護回路14も、被保護素子10に並列に接続されて被保護素子10をESD保護するものである。
ESD保護素子3は、スナップバック動作を持つESD保護素子1のスナップバック動作電圧Vt1に達した時点で、ラッチアップ(Lathup)耐性保障が可能な電流を流せる能力を持つESD保護素子サイズに設定されている。
以下、ESD保護素子1としてのggMOSトランジスタおよび、ESD保護素子2としてのggMOSトランジスタを並列に用いた場合の動作について図8を用いて更に詳細に説明する。
電位端子とGND電位間に、スナップバック動作を持つESD保護素子1としてのggMOSトランジスタと、下式に示すようにESD保護素子1のggMOSトランジスタのスナップバック動作電圧Vt1に対して、低いスナップバック動作電圧Vt1’を持ち、かつ高い破壊電圧Vt2を持つように設定されたESD保護素子3としての別のggMOSトランジスタを並列に接続している。
Vt1’ < Vt1 < Vt2 ・・・・・・・・・ (式3)
Vt1’:ESD保護素子3のスナップバック動作電圧
Vt1:ESD保護素子1のスナップバック動作電圧
Vt2:ESD保護素子3の破壊電圧
この場合、ESD保護素子3としてのggMOSトランジスタは、下式に示すようにESD保護素子1としてのggMOSトランジスタのスナップバック動作電圧Vt1に達した時点で、Lathup耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設定されている。
Vt1’ < Vt1 < Vt2 ・・・・・・・・・ (式3)
Vt1’:ESD保護素子3のスナップバック動作電圧
Vt1:ESD保護素子1のスナップバック動作電圧
Vt2:ESD保護素子3の破壊電圧
この場合、ESD保護素子3としてのggMOSトランジスタは、下式に示すようにESD保護素子1としてのggMOSトランジスタのスナップバック動作電圧Vt1に達した時点で、Lathup耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設定されている。
Ilatch < Isurge2+Isurge1 ・・・・・・・(式4)
Ilatch :Lathup耐性保障電流
Isurge2:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子3に流れる電流
Isurge1:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子1に流れる電流
このような特性を持つESD保護素子1,2を組み合わせることにより、回路内に侵入したサージ電流は、始めにESD保護素子3としてのggMOSトランジスタに流れ込む。このESD保護素子3としてのggMOSトランジスタがラッチアップ(Latchup)のトリガー電流(Max200mA程度)によって生じるESD保護素子1としてのggMOSトランジスタのスナップバック動作を抑制する。
Ilatch :Lathup耐性保障電流
Isurge2:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子3に流れる電流
Isurge1:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子1に流れる電流
このような特性を持つESD保護素子1,2を組み合わせることにより、回路内に侵入したサージ電流は、始めにESD保護素子3としてのggMOSトランジスタに流れ込む。このESD保護素子3としてのggMOSトランジスタがラッチアップ(Latchup)のトリガー電流(Max200mA程度)によって生じるESD保護素子1としてのggMOSトランジスタのスナップバック動作を抑制する。
ラッチアップ(Latchup)のトリガー電流以上の数アンペア程度のサージ電流については、ESD保護素子3としてのggMOSトランジスタに流れ込み始め、ESD保護素子3としてのggMOSトランジスタの破壊電圧Vt2に達する前に、ESD保護素子1としてのggMOSトランジスタがスナップバック動作電圧Vt1に達した時点でスナップバック動作し、サージ電流経路がESD保護素子3としてのggMOSトランジスタからESD保護素子1としてのggMOSトランジスタへ切り替えて2段のスナップバック動作を行う。このように、二つの素子を組み合わせて、ESD保護素子3のggMOSトランジスタにおけるラッチアップの保護を行い、このESD保護素子1のggMOSトランジスタによって被保護素子10のESD保護を行って、最適な保護素子の動作を実現することができる。
以上により、ESD保護素子1がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ(Latchup)動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ(Latchup)耐性を確保できるため、電源電圧以上の維持電圧Vhを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つESD保護素子1を使用できるため、ESD耐性が強くでき、ESD保護素子サイズの縮小、コスト低減が可能である。
なお、本実施形態2では、ESD保護素子1としてのggMOSトランジスタと、ESD保護素子3としての別のggMOSトランジスタとを並列接続してESD保護回路14を構成する場合について説明したが、これに限らず、ESD保護素子1としてggMOSトランジスタに代えて図9のバイポーラ(Bipolar)トランジスタを用い、これとESD保護素子3としてのggMOSトランジスタを並列接続してESD保護回路15を構成してもよく、また、ESD保護素子1としてのggMOSトランジスタに代えて図10のESD保護素子1としてサイリスタを用い、これとESD保護素子3としてのggMOSトランジスタを並列接続してESD保護回路16を構成してもよい。これらの場合に、上記式3および上記式4を満たすことにより、ESD保護素子1としてのggMOSトランジスタを用いた場合と同様の作用効果を得ることができる。これらの場合、バイポーラ(Bipolar)トランジスタおよびサイリスタのそれぞれのスナップバック動作を用いている。
なお、本実施形態2では、図7に示すように、ESD保護素子1としてのggMOSトランジスタと、ESD保護素子3としての別のggMOSトランジスタとを並列接続してESD保護回路14を構成する場合について説明したが、これに限らず、図11に示すように、ESD保護素子1としてのggMOSトランジスタと、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタとを並列接続してESD保護回路17を構成してもよい。
以下、ESD保護素子1としてのggMOSトランジスタおよび、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタとを並列に用いた場合の動作について図11を用いて更に詳細に説明する。
図11に示すように、電位端子とグランド(GND)電位間に、スナップバック動作を持つESD保護素子1としてのggMOSトランジスタと、下式に示すようにESD保護素子1としてのggMOSトランジスタのスナップバック動作電圧Vt1に対して、低いスナップバック動作電圧Vt1’を持ち、かつ高い破壊電圧Vt2を持つよう設計されたESD保護素子3としてのバイポーラ(Bipolar)トランジスタとを並列に接続している。
図11に示すように、電位端子とグランド(GND)電位間に、スナップバック動作を持つESD保護素子1としてのggMOSトランジスタと、下式に示すようにESD保護素子1としてのggMOSトランジスタのスナップバック動作電圧Vt1に対して、低いスナップバック動作電圧Vt1’を持ち、かつ高い破壊電圧Vt2を持つよう設計されたESD保護素子3としてのバイポーラ(Bipolar)トランジスタとを並列に接続している。
Vt1’ < Vt1 < Vt2 ・・・・・・・・・ (式5)
Vt1’:ESD保護素子3のスナップバック動作電圧
Vt1:ESD保護素子1のスナップバック動作電圧
Vt2:ESD保護素子3の破壊電圧
この場合、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタは、下式に示すようにESD保護素子1としてのggMOSトランジスタのスナップバック動作電圧Vt1に達した時点で、Lathup耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設計されている。
Vt1’:ESD保護素子3のスナップバック動作電圧
Vt1:ESD保護素子1のスナップバック動作電圧
Vt2:ESD保護素子3の破壊電圧
この場合、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタは、下式に示すようにESD保護素子1としてのggMOSトランジスタのスナップバック動作電圧Vt1に達した時点で、Lathup耐性保障が可能な電流を流せる能力を持つ保護素子サイズに設計されている。
Ilatch < Isurge2+Isurge1 ・・・・・・ (式6)
Ilatch :Lathup耐性保障電流
Isurge2:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子3に流れる電流
Isurge1:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子1に流れる電流
上記特性を持つESD保護素子を組み合わせることにより、回路内に侵入したサージ電流は、始めにESD保護素子3バイポーラ(Bipolar)トランジスタに流れ込む。このESD保護素子3としてのバイポーラ(Bipolar)トランジスタがラッチアップ(Latchup)のトリガー電流(Max200mA程度)によって生じるESD保護素子1としてのggMOSトランジスタのスナップバック動作を抑制することになる。
このラッチアップ(Latchup)のトリガー電流以上の数アンペア程度のサージ電流については、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタに流れ込み始め、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタの破壊電圧Vt2に達する前に、ESD保護素子1としてのggMOSトランジスタがスナップバック動作電圧Vt1に達した時点でスナップバック動作し、サージ電流経路がESD保護素子3としてのバイポーラ(Bipolar)トランジスタからESD保護素子1 としてのggMOSトランジスタへ切り替わる。二つの素子を組み合わせて、ESD保護素子3のバイポーラ(Bipolar)トランジスタにおけるラッチアップの保護を行い、このESD保護素子1のggMOSトランジスタによって被保護素子10のESD保護を行って、最適な保護素子の動作を実現することができる。
Ilatch :Lathup耐性保障電流
Isurge2:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子3に流れる電流
Isurge1:ESD保護素子1の印加電圧がVt1に達した時点で、ESD保護素子1に流れる電流
上記特性を持つESD保護素子を組み合わせることにより、回路内に侵入したサージ電流は、始めにESD保護素子3バイポーラ(Bipolar)トランジスタに流れ込む。このESD保護素子3としてのバイポーラ(Bipolar)トランジスタがラッチアップ(Latchup)のトリガー電流(Max200mA程度)によって生じるESD保護素子1としてのggMOSトランジスタのスナップバック動作を抑制することになる。
このラッチアップ(Latchup)のトリガー電流以上の数アンペア程度のサージ電流については、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタに流れ込み始め、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタの破壊電圧Vt2に達する前に、ESD保護素子1としてのggMOSトランジスタがスナップバック動作電圧Vt1に達した時点でスナップバック動作し、サージ電流経路がESD保護素子3としてのバイポーラ(Bipolar)トランジスタからESD保護素子1 としてのggMOSトランジスタへ切り替わる。二つの素子を組み合わせて、ESD保護素子3のバイポーラ(Bipolar)トランジスタにおけるラッチアップの保護を行い、このESD保護素子1のggMOSトランジスタによって被保護素子10のESD保護を行って、最適な保護素子の動作を実現することができる。
なお、上記実施形態2の変形例では、図11に示すように、ESD保護素子1としてのggMOSトランジスタと、ESD保護素子3としてのバイポーラ(Bipolar)トランジスタとを並列接続してESD保護回路17を構成する場合について説明したが、これに限らず、ESD保護素子1としてggMOSトランジスタに代えて図12のバイポーラ(Bipolar)トランジスタを用い、これとESD保護素子3としてのバイポーラ(Bipolar)トランジスタを並列接続してESD保護回路18を構成してもよく、また、ESD保護素子1としてのggMOSトランジスタに代えて図13のESD保護素子1としてサイリスタを用い、これとESD保護素子3としてのバイポーラ(Bipolar)トランジスタを並列接続してESD保護回路19を構成してもよい。これらの場合に、上記式5および上記式6を満たすことにより、ESD保護素子1としてのggMOSトランジスタを用いた場合と同様の作用効果を得ることができる。
したがって、上記実施形態1,2の半導体集積回路のESD保護回路11〜19はそれぞれ、電源電圧以下の維持電圧Vhでも、良好なESD保護を行うことができて、半導体集積回路のESD保護耐性およびラッチアップ(Latchup)耐性改善に有効な技術である。
以上のように、本発明の好ましい実施形態1、2を用いて本発明を例示してきたが、本発明は、この実施形態1、2に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1、2の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明は、被保護素子に対してESD保護を行う半導体集積回路のESD保護素子およびそのESD保護回路の分野において、第1ESD保護素子がスナップバック動作を生じるために必要となるサージ電流値を自由に制御できるため、ラッチアップ(Latchup)動作が生じる電流値以上のサージ電流でスナップバック動作をさせることができる。これによって、高いラッチアップ(Latchup)耐性を確保できるため、従来の電源電圧以上の維持電圧Vhを確保する制限を無視することができる。また、低インピーダンスのスナップバック動作を持つ第1ESD保護素子を使用できるため、ESD耐性が強くでき、ESD保護素子サイズの縮小、コスト低減を図ることができる。したがって、電源電圧以下の維持電圧Vhでも、良好なESD保護を行うことができる。
1 スナップバック動作を持つESD保護素子(第1ESD保護素子)
2 ESD保護素子(第2ESD保護素子)
3 スナップバック動作を持つESD保護素子(第3ESD保護素子)
10 被保護素子
11〜19 ESD保護回路(ESD保護素子)
Vt1 ESD保護素子1のスナップバック動作電圧
Vr ESD保護素子2のブレークダウン電圧
Vt2 ESD保護素子2または3の破壊電圧
Vt1’ ESD保護素子3のスナップバック動作電圧
2 ESD保護素子(第2ESD保護素子)
3 スナップバック動作を持つESD保護素子(第3ESD保護素子)
10 被保護素子
11〜19 ESD保護回路(ESD保護素子)
Vt1 ESD保護素子1のスナップバック動作電圧
Vr ESD保護素子2のブレークダウン電圧
Vt2 ESD保護素子2または3の破壊電圧
Vt1’ ESD保護素子3のスナップバック動作電圧
Claims (9)
- 電位端子とグランド電位間に、スナップバック動作を持つ第1ESD保護素子と、ダイオード構造の第2ESD保護素子とが並列に接続されており、該第2ESD保護素子は、該第1ESD保護素子のスナップバック動作電圧よりも低いブレークダウン電圧を持ち、かつ該スナップバック動作電圧よりも高い破壊電圧を持っている半導体集積回路のESD保護回路。
- 電位端子とグランド電位間に、スナップバック動作を持つ第1ESD保護素子と、スナップバック動作を持つ第3ESD保護素子とが並列に接続されており、該第3ESD保護素子は、該第1ESD保護素子のスナップバック動作電圧より低いスナップバック動作電圧を持ち、かつ該第1ESD保護素子のスナップバック動作電圧より高い破壊電圧を持っている半導体集積回路のESD保護回路。
- 前記第2ESD保護素子または第3ESD保護素子は、前記第1ESD保護素子のスナップバック動作電圧に達した時点で、ラッチアップ耐性保障が可能なサージ電流を流せる能力を持つESD保護素子サイズに設定されている請求項1または2に記載の半導体集積回路のESD保護回路。
- 前記第1ESD保護素子が、ggMOS(Gate Grounded MOS)トランジスタである請求項1または2に記載の半導体集積回路のESD保護回路。
- 前記第1ESD保護素子が、バイポーラトランジスタまたはサイリスタである請求項1または2に記載の半導体集積回路のESD保護回路。
- 前記第3ESD保護素子が、ggMOS(Gate Grounded MOS)トランジスタである請求項2に記載の半導体集積回路のESD保護回路。
- 前記第3ESD保護素子が、バイポーラトランジスタまたはサイリスタである請求項2に記載の半導体集積回路のESD保護回路。
- 前記電位端子とグランド電位間に設けられた被保護素子に対してESD保護を行う請求項1または2に記載の半導体集積回路のESD保護回路。
- 請求項1〜7のいずれかに記載の半導体集積回路のESD保護回路からなる半導体集積回路のESD保護素子。
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---|---|---|---|
JP2010238052A JP2012094565A (ja) | 2010-10-22 | 2010-10-22 | 半導体集積回路のesd保護素子およびそのesd保護回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US10141299B2 (en) | 2015-03-17 | 2018-11-27 | Fuji Electric Co., Ltd. | Semiconductor device with protective element portion |
US10438943B2 (en) | 2015-11-12 | 2019-10-08 | Sony Semiconductor Solutions Corporation | Field-effect transistor and semiconductor device |
JP2020526022A (ja) * | 2017-06-28 | 2020-08-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh | ハイサイドゲートドライバ |
-
2010
- 2010-10-22 JP JP2010238052A patent/JP2012094565A/ja not_active Withdrawn
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