JP2020526022A - ハイサイドゲートドライバ - Google Patents

Abstract

本発明は、第１のカレントミラー（Ｉｐ１）、第２のカレントミラー（Ｉｎ１）、第１のＮチャネルトランジスタ（Ｍｎ１）、第１のスイッチ回路（Ｍｐ１）、第２のスイッチ回路（Ｍｐ２）、第１のタイプの第１のダイオード（ｄ１）、第１のタイプの第２のダイオード（ｄ２）、及び、第２のタイプの第１のダイオード（ｄ３）を備えているハイサイドゲートドライバを提供する。第１のスイッチ回路は、第１のカレントミラーの出力端と第１のＮチャネルトランジスタのソースとの間に配置されており、第２のスイッチ回路は、第１のＮチャネルトランジスタのドレインと、第２のカレントミラーの入力端との間に配置されている。第１のタイプの第１のダイオードのアノード及びカソードは、第１のＮチャネルトランジスタのソース及び第１のタイプの第２のダイオードのカソードに接続されるように配置されており、第１のタイプの第２のダイオードのアノードは、第２のカレントミラーの出力端に接続されるように配置されており、第２のタイプの第１のダイオードのアノード及びカソードは、グラウンド及び第１のタイプの第２のダイオードのカソードに接続されるように配置されている。ハイサイドゲートドライバを使用することで、電流制限抵抗を付加的に設ける必要なく、通電しているとき及び通電していないときのトランジスタのゲート端子の負電圧要件を満たすことができる。

Description

本発明は、一般的に、ハイサイドゲートドライバの分野に関し、より具体的には、トランジスタのゲート端子の負電圧要件を満たすことができるハイサイドゲートドライバに関する。

種々の適用分野、特に自動車の分野において使用されるハイサイドゲートドライバに関して、ＰＣＢトレース又はＰＣＢコンポーネントの寄生抵抗及び寄生インダクタンス、並びに、トランジスタの状態遷移中の高速な大電流に起因して、負電圧が、例えばパワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のゲート及びソースに発生する。さらに、ハイサイドゲートドライバを有している電子制御ユニット（ＥＣＵ、ｅｌｅｃｔｒｉｃａｌ ｃｏｎｔｒｏｌ ｕｎｉｔ）が切断されると、動作中の他のＥＣＵに由来する容量結合に起因して、やはりそのような負電圧が発生する。そのような負電圧がパワーＭＯＳＦＥＴのゲート又はソースに存在する場合、チップに集積されたトランジスタの内部ラッチアップ効果に起因して、制御不能な大電流が生じ、チップが損傷する。

上述の問題を解決するために、図１に示したように、既存のハイサイドゲートドライバにおいては一般的に、電流制限抵抗Ｒｇが、ハイサイドゲートドライバのゲート端子と外部ＭＯＳＦＥＴのゲート端子との間に配置されており、この電流制限抵抗Ｒｇを、ソースとゲートとの間の負電圧の問題に対応するために使用することができる。電流制限抵抗Ｒｇの大きさは、特定の用途毎に決定される。しかしながら、ハイサイドゲートドライバのゲート端子と外部ＭＯＳＦＥＴのゲート端子との間に電流制限抵抗Ｒｇを付加的に設ける必要があるので、ＥＣＵユニットの開発コストが増大している。

発明の内容
上述の問題に鑑み、本発明は、ハイサイドゲートドライバのゲート端子と、駆動されるパワートランジスタのゲート端との間に電流制限抵抗を付加的に設ける必要なく、通電しているとき及び通電していないときのパワートランジスタのゲート端子の負電圧要件を満たすことができるハイサイドゲートドライバを提供する。

本発明の１つの態様によれば、第１のカレントミラー（Ｉｐ１）、第２のカレントミラー（Ｉｎ１）、第１のＮチャネルトランジスタ（Ｍｎ１）、第１のスイッチ回路、第２のスイッチ回路、第１のタイプの第１のダイオード（ｄ１）、第１のタイプの第２のダイオード（ｄ２）、及び、第２のタイプの第１のダイオード（ｄ３）を備えている、ハイサイドゲートドライバが提供され、第１のスイッチ回路は、第１のカレントミラー（Ｉｐ１）の出力端と第１のＮチャネルトランジスタ（Ｍｎ１）のソースとの間に配置されており、第２のスイッチ回路は、第１のＮチャネルトランジスタ（Ｍｎ１）のドレインと、第２のカレントミラー（Ｉｎ１）の入力端との間に配置されており、第１のタイプの第１のダイオード（ｄ１）のアノード及びカソードは、第１のＮチャネルトランジスタ（Ｍｎ１）のソース及び第１のタイプの第２のダイオード（ｄ２）のカソードにそれぞれ接続されるように配置されており、第１のタイプの第２のダイオード（ｄ２）のアノードは、第２のカレントミラー（Ｉｎ１）の出力端に接続されるように配置されており、第２のタイプの第１のダイオード（ｄ３）のアノード及びカソードは、グラウンド及び第１のタイプの第２のダイオード（ｄ２）のカソードにそれぞれ接続されるように配置されており、第１のカレントミラー（Ｉｐ１）の入力端、第１のＮチャネルトランジスタ（Ｍｎ１）のソース及び第２のカレントミラー（Ｉｎ１）の出力端は、ハイサイドゲートドライバのゲート端子、ソース端子及び電圧端子にそれぞれ接続されており、第１のＮチャネルトランジスタ（Ｍｎ１）、第２のスイッチ回路及び第２のカレントミラー（Ｉｎ１）は、基板から電気的に絶縁された構造を有している。

本発明に係るハイサイドゲートドライバを使用した場合、基板から電気的に絶縁された構造を有しているＮチャネルトランジスタのソースと、ダイオードのアノードとに接続されるようにハイサイドゲートドライバのゲート端子を配置することによって、ハイサイドゲートドライバのゲート出力端と、駆動されるトランジスタのゲート端との間に電流制限抵抗を付加的に設ける必要なく、ハイサイドゲートドライバは、通電しているとき及び通電していないときのパワートランジスタのゲート端子の負電圧要件を満たすことができる。

添付の図面の説明
下記の添付の図面の参照によって、本開示の内容の実体及び利点のさらなる理解が可能になる。図中、類似の構成要素又は特徴には同一の参照符号が付されている。

従来技術によるハイサイドゲートドライバの１つの実現例のブロック図を示す。 本発明に係るハイサイドゲートドライバの１つの実現例の回路図を示す。 本発明に係るハイサイドゲートドライバの他の実現例の回路図を示す。

特定の実施形態
以下においては、添付の図面を参照しながら、本発明に係るハイサイドゲートドライバを説明する。

図２は、本発明に係るハイサイドゲートドライバの１つの実現例の回路図を示す。図２において、実線で描かれた四角で区切られた回路部は、本発明に係るハイサイドゲートドライバの回路図に対応する。図２に示したように、ハイサイドゲートドライバは、ＡＳＩＣ（特定用途向け集積回路）に含ませることができる。即ち、ハイサイドゲートドライバを、ＡＳＩＣ内に実現することができる。

図２に示したように、ハイサイドゲートドライバは、第１のカレントミラーＩｐ１、第２のカレントミラーＩｎ１、第１のＮチャネルトランジスタＭｎ１、第２のＮチャネルトランジスタＭｎ２、第１のＰチャネルトランジスタＭｐ１、第１のダイオードｄ１、第２のダイオードｄ２及び第３のダイオードｄ３を備えている。第１のダイオードｄ１及び第２のダイオードｄ２は、双方向に導通するダイオード（即ち、第１のタイプのダイオード）であり、また、第３のダイオードｄ３は、単方向に導通するダイオード（即ち、第２のタイプのダイオード）である。第１のカレントミラーのＩｐ１の入力端は、ハイサイドゲートドライバの電圧端子ＶＣＰに接続されるように配置されている。第１のカレントミラーのＩｐ１の出力端は、第１のＰチャネルトランジスタＭｐ１のソースに接続されるように配置されている。第１のカレントミラーＩｐ１及び第１のＰチャネルトランジスタＭｐ１は、パワーＭＯＳＦＥＴをスイッチオンするために使用される。特に、第１のカレントミラーのＩｐ１は、外部のチャージポンプから供給される電流を受け取り、第１のＰチャネルトランジスタＭｐ１が導通したときに、パワーＭＯＳＦＥＴのゲートを充電するために使用される。第１のカレントミラーＩｐ１は、当該技術分野において公知である種々の回路構造を使用して実現することができる。ここで、第１のＰチャネルトランジスタＭｐ１の動作は、スイッチに相当する（即ち、第１のスイッチ回路）。第１のＰチャネルトランジスタＭｐ１が導通すると、第１のカレントミラーＩｐ１からの電流は、パワーＭＯＳＦＥＴのゲートへと流れる。第１のＰチャネルトランジスタＭｐ１が遮断されると、第１のカレントミラーＩｐ１からの電流は遮断され、パワーＭＯＳＦＥＴのゲートへは流れない。本発明の他の実施例においては、第１のＰチャネルトランジスタＭｐ１を、他のタイプのスイッチ回路に置換することができる。第１のＮチャネルトランジスタＭｎ１のソースは、第１のＰチャネルトランジスタＭｐ１のドレイン及び第１のダイオードｄ１のアノードに接続されるように配置されている。さらに、第１のＮチャネルトランジスタＭｎ１のソースは、ハイサイドゲートドライバのゲート端子（Ｇａｔｅ）にも接続されるように配置されており、ゲート放電電流は、ゲート端子を介して、ハイサイドゲートドライバに接続されている、駆動されるべきパワートランジスタに供給され、これによってパワートランジスタが駆動される。駆動されるパワートランジスタは、例えば、パワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）又はＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などであってよい。第１のＮチャネルトランジスタＭｎ１は、基板から電気的に絶縁された構造を有するように配置されている。例えば、基板から電気的に絶縁された構造は、図２に示したような、Ｎリング構造であってよい。

第２のＮチャネルトランジスタＭｎ２のドレインは、第１のＮチャネルトランジスタＭｎ１のドレインに接続されるように配置されており、また、第２のＮチャネルトランジスタＭｎ２のソースは、第２のカレントミラーＩｎ１の入力端に接続されるように配置されている。第２のカレントミラーのＩｎ１の出力端は、ハイサイドゲートドライバのソース端子（Ｓｏｕｒｃｅ）に接続されるように配置されている。ここで、第２のカレントミラーのＩｎ１は、パワーＭＯＳＦＥＴのゲートから供給される電流を受け取り、第２のＮチャネルトランジスタＭｎ２が導通したときに、パワーＭＯＳＦＥＴのゲートを放電するために使用される。第２のカレントミラーＩｎ１は、基板から電気的に絶縁された構造を有するように配置されている。例えば、基板から電気的に絶縁された構造は、図２に示したような、Ｎリング構造であってよい。第２のカレントミラーＩｎ１は、当該技術分野において公知である種々の回路構造を使用して実現することができる。

同様に、第２のＮチャネルトランジスタＭｎ２の動作は、スイッチに相当する。第２のＮチャネルトランジスタＭｎ２が導通すると、電流は、パワーＭＯＳＦＥＴのゲートからパワーＭＯＳＦＥＴのソースへと流れる。第２のＮチャネルトランジスタＭｎ２が遮断されると、第２のカレントミラーＩｎ１からの電流は遮断される。本発明の他の例においては、第２のＮチャネルトランジスタＭｎ２を、基板から電気的に絶縁された構造を有する、他のタイプのスイッチ回路に置換することができる。さらに、第２のＮチャネルトランジスタＭｎ２は、基板から電気的に絶縁された構造を有するように配置されている。例えば、基板から電気的に絶縁された構造は、図２に示したような、Ｎリング構造であってよい。

さらに、第１のカレントミラーＩｐ１及び第２のカレントミラーＩｎ１は、同時に動作しないことを説明する必要がある。即ち、第１のカレントミラーＩｐ１が動作しているとき、第２のカレントミラーＩｎ１は動作しない。第２のカレントミラーＩｎ１が動作しているとき、第１のカレントミラーＩｐ１は動作しない。

さらに、図２に示したように、第２のダイオードｄ２及び第３のダイオードｄ３は、第２のカレントミラーＩｎ１の出力端とグラウンドとの間に配置されている。特に、第２のダイオードｄ２のアノードは、第２のカレントミラーＩｎ１の出力端に接続されるように配置されており、第２のダイオードｄ２のカソードは、第３のダイオードｄ３のカソードに接続されるように配置されており、また、第３のダイオードｄ３のアノードは、グラウンドに接続されるように配置されている。

さらに、図２に示したように、第２のダイオードｄ２のカソードは、第１のダイオードｄ１のカソードにも接続されるように配置されている。即ち、第１のダイオードｄ１は、第１のＮチャネルトランジスタＭｎ１のソース（即ち、Ｇａｔｅ）と第２のダイオードｄ２のカソードとの間に配置されている。特に、第１のダイオードｄ１のアノードは、第１のＮチャネルトランジスタＭｎ１のソースに接続されるように配置されており、また、第１のダイオードｄ１のカソードは、第２のダイオードｄ２のカソードに接続されるように配置されている。

本発明の１つの例においては、第１のダイオードｄ１及び第２のダイオードｄ２は、スナップバックＥＳＤダイオードであってよく、また、第３のダイオードｄ３は、ＥＳＤダイオードであってよい。例えば、第１のダイオードｄ１及び第２のダイオードｄ２は、０．７Ｖの順方向電圧及び７Ｖの逆方向電圧を有するスナップバックＥＳＤダイオードであってよく、また、第３のダイオードｄ３は、０．７Ｖの順方向電圧を有するＥＳＤ単方向ダイオードであってよい。本発明の他の例においては、第１のダイオードｄ１及び第２のダイオードｄ２は、他の適当なタイプの双方向に導通するダイオードであってもよく、また、第３のダイオードｄ３は、他の適当なタイプの単方向に導通するダイオードであってよい。

上記においては、図２を参照して、本発明に係るハイサイドゲートドライバを説明した。図２におけるハイサイドゲートドライバを使用した場合、基板から電気的に絶縁された構造を有しているＮチャネルトランジスタのソースと、基板から電気的に絶縁された構造を有しているダイオードのアノードとに接続されるようにハイサイドゲートドライバのゲート端子（Ｇａｔｅ）を配置することによって、ハイサイドゲートドライバのゲート出力端と、駆動されるトランジスタのゲート端との間に電流制限抵抗を付加的に設ける必要なく、ハイサイドゲートドライバは、通電していないとき及び通電しているときのパワートランジスタのゲート端子の負電圧要件を満たすことができる。

図３は、本発明に係るハイサイドゲートドライバの他の実現例の回路図を示す。図２とは異なり、図３に示したハイサイドゲートドライバは、第１のダイオードｄ１のカソードと第２のダイオードｄ２のカソードとの間に配置された第４のダイオードｄ４も備えている。特に、第４のダイオードｄ４のカソードは、第１のダイオードｄ１のカソードに接続されるように配置されており、また、第４のダイオードｄ４のアノードは、第２のダイオードｄ２のカソードに接続されるように配置されている。ここで、第４のダイオードｄ４は、双方向に導通するダイオードである。本発明の１つの例においては、第４のダイオードｄ４は、スナップバックＥＳＤダイオードであってよい。例えば、第４のダイオードｄ４は、０．７Ｖの順方向電圧及び７Ｖの逆方向電圧を有するスナップバックＥＳＤダイオードであってよい。

さらに好ましくは、図３に示したハイサイドゲートドライバには、電圧制限回路も設けることができる。電圧制限回路は、第２のカレントミラー（Ｉｎ１）の出力端とグラウンドとの間に配置されている。図３に示したように、電圧制限回路は、第５のダイオードｄ５及びクランプ回路Ｃｌａｍｐ１から形成されている。クランプ回路Ｃｌａｍｐ１は、第３のＮチャネルトランジスタＭｎ３及び抵抗から形成されている。ここで、第５のダイオードｄ５は、任意のタイプの単方向に導通するダイオードであってよい。第３のＮチャネルトランジスタＭｎ３は、任意のタイプのＮチャネルトランジスタであってよい。特に、第５のダイオードｄ５のアノードは、第２のカレントミラーＩｎ１の出力端に接続されるように配置されており、第５のダイオードｄ５のカソードは、第３のＮチャネルトランジスタＭｎ３のドレインに接続されるように配置されており、第３のＮチャネルトランジスタＭｎ３のソースは、グラウンドに接続されており、また、抵抗は、ソースと第３のＮチャネルトランジスタＭｎ３のゲートとの間に配置されている。この場合、第１乃至第４のダイオード及び電圧制限回路が協働して、ＥＳＤ保護をより良好に実現することができる。

本発明の他の実施例においては、電圧制限回路及び／又はクランプ回路を、当該技術分野において公知である他の方式を使用して実現することができる。さらに、本発明の他の実施例においては、ハイサイドゲートドライバが、上述の電圧制限回路を備えていなくてもよい。

さらに、図２及び図３に示したハイサイドゲートドライバにおける種々の回路素子（例えば、Ｐチャネルトランジスタ、Ｎチャネルトランジスタ、第１乃至第５のダイオード及び抵抗）のパラメータを、設計要件に応じて適当に選択することができる。さらに好ましくは、本発明の他の実施例においては、他のＥＳＤ保護回路を、電圧端子（ＶＣＰ端子）とゲート端子（Ｇａｔｅ端子）との間（即ち、第１のカレントミラーの入力端と第１のＮチャネルトランジスタのソースの間）に配置することもできる。ＥＳＤ保護回路は、１つ以上の単方向に導通するダイオードから形成することができる。ＥＳＤ保護回路が１つの単方向に導通するダイオードから形成されている場合、ダイオードのカソードは、第１のカレントミラーの入力端（即ち、電圧端子ＶＣＰ）に接続されるように配置されており、また、ダイオードのアノードは、第１のＮチャネルトランジスタのソース（即ち、ゲート端子Ｇａｔｅ）に接続されるように配置されている。ＥＳＤ保護回路が複数の単方向に導通するダイオードから形成されている場合、複数の単方向に導通するダイオードは、同じ方向において直列に接続されるように配置されており、この場合、最初の単方向に導通するダイオードのカソードは、第１のカレントミラーの入力端（即ち、電圧端子ＶＣＰ）に接続されるように配置されており、また、最後のダイオードのアノードは、第１のＮチャネルトランジスタのソース（即ち、ゲート端子Ｇａｔｅ）に接続されるように配置されている。

さらに、本発明の他の実施例においては、第１のＮチャネルトランジスタ（Ｍｎ１）を抵抗に置換することができ、この場合、抵抗のパラメータは、ソースに相対的なゲートに負電圧が発生したときに、電流を効率的に制限することができるように設定されており、また、ハイサイドゲートドライバのチップパラメータ要件は、ハイサイドゲートドライバが正常に動作している場合に満たされる。

図３に示したハイサイドゲートドライバを使用した場合、ハイサイドゲートドライバのゲート出力端と、駆動されるトランジスタのゲート端との間に電流制限抵抗を付加的に設ける必要なく、ハイサイドゲートドライバは、同様に、パワートランジスタのゲート端子の負電圧要件を満たすことができる。さらに、ソース端子とグラウンドとの間に電圧制限回路を設けることによって、ＥＳＤが発生したときに、電圧制限回路によって、ＥＳＤ保護を実施することができる。

Claims (11)

1. ハイサイドゲートドライバにおいて、
   前記ドライバは、第１のカレントミラー（Ｉｐ１）、第２のカレントミラー（Ｉｎ１）、第１のＮチャネルトランジスタ（Ｍｎ１）、第１のスイッチ回路、第２のスイッチ回路、第１のタイプの第１のダイオード（ｄ１）、第１のタイプの第２のダイオード（ｄ２）、及び、第２のタイプの第１のダイオード（ｄ３）を備えており、
   前記第１のスイッチ回路は、前記第１のカレントミラー（Ｉｐ１）の出力端と前記第１のＮチャネルトランジスタ（Ｍｎ１）のソースとの間に配置されており、
   前記第２のスイッチ回路は、前記第１のＮチャネルトランジスタ（Ｍｎ１）のドレインと、前記第２のカレントミラー（Ｉｎ１）の入力端との間に配置されており、
   前記第１のタイプの第１のダイオード（ｄ１）のアノード及びカソードは、前記第１のＮチャネルトランジスタ（Ｍｎ１）のソース及び前記第１のタイプの第２のダイオード（ｄ２）のカソードにそれぞれ接続されるように配置されており、
   前記第１のタイプの第２のダイオード（ｄ２）のアノードは、前記第２のカレントミラー（Ｉｎ１）の出力端に接続されるように配置されており、
   前記第２のタイプの第１のダイオード（ｄ３）のアノード及びカソードは、グラウンド及び前記第１のタイプの第２のダイオード（ｄ２）の前記カソードにそれぞれ接続されるように配置されており、
   前記第１のカレントミラー（Ｉｐ１）の入力端、前記第１のＮチャネルトランジスタ（Ｍｎ１）のソース及び前記第２のカレントミラー（Ｉｎ１）の出力端は、前記ハイサイドゲートドライバのゲート端子、ソース端子及び電圧端子にそれぞれ接続されており、
   前記第１のＮチャネルトランジスタ（Ｍｎ１）、前記第２のスイッチ回路及び前記第２のカレントミラー（Ｉｎ１）は、基板から電気的に絶縁された構造を有している、
   ことを特徴とするハイサイドゲートドライバ。
2. 前記基板から電気的に絶縁された構造は、Ｎリング構造を備えている、
   ことを特徴とする請求項１に記載のハイサイドゲートドライバ。
3. 前記ドライバは、さらに、第１のタイプの第３のダイオード（ｄ４）を備えており、前記第１のタイプの第３のダイオード（ｄ４）のアノード及びカソードは、前記第１のタイプの第２のダイオード（ｄ２）のカソード及び前記第１のタイプの第１のダイオード（ｄ１）のカソードにそれぞれ接続されるように配置されている、
   ことを特徴とする請求項１又は２に記載のハイサイドゲートドライバ。
4. 前記第１のスイッチ回路は、Ｐチャネルトランジスタ（Ｍｐ１）によって実現されており、前記Ｐチャネルトランジスタ（Ｍｐ１）のソース及びドレインは、前記第１のカレントミラー（Ｉｐ１）の出力端及び前記第１のＮチャネルトランジスタ（Ｍｎ１）のソースにそれぞれ接続されるように配置されている、
   ことを特徴とする請求項１乃至３のいずれか一項に記載のハイサイドゲートドライバ。
5. 前記第２のスイッチ回路は、基板から電気的に絶縁された構造を有している第２のＮチャネルトランジスタ（Ｍｎ２）によって実現されており、前記Ｎチャネルトランジスタ（Ｍｎ２）のドレイン及びソースは、前記第１のＮチャネルトランジスタ（Ｍｎ１）のドレイン及び前記第２のカレントミラー（Ｉｎ１）の入力端にそれぞれ接続されるように配置されている、
   ことを特徴とする請求項１乃至４のいずれか一項に記載のハイサイドゲートドライバ。
6. 前記ドライバは、さらに、前記第２のカレントミラー（Ｉｎ１）の出力端とグラウンドとの間に配置されている電圧制限回路を備えている、
   ことを特徴とする請求項１又は２に記載のハイサイドゲートドライバ。
7. 前記電圧制限回路は、第２のタイプの第２のダイオード及びクランプ回路によって実現されている、
   ことを特徴とする請求項６に記載のハイサイドゲートドライバ。
8. 前記第１のタイプのダイオードは、双方向に導通するダイオードであり、前記第２のタイプのダイオードは、単方向に導通するダイオードである、
   ことを特徴とする請求項１乃至７のいずれか一項に記載のハイサイドゲートドライバ。
9. 前記第１のタイプのダイオードは、スナップバックＥＳＤダイオードであり、前記第２のタイプのダイオードは、ＥＳＤダイオードである、
   ことを特徴とする請求項８に記載のハイサイドゲートドライバ。
10. 前記第１のＮチャネルトランジスタ（Ｍｎ１）は、抵抗に置換されている、
    ことを特徴とする請求項１に記載のハイサイドゲートドライバ。
11. 請求項１乃至１０のいずれか一項に記載のハイサイドゲートドライバを備えていることを特徴とする集積回路。

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