JP2005191896A - 出力ドライブ回路を備える半導体集積回路 - Google Patents

Abstract

【課題】 簡単な構成かつ低コストで実現可能な、出力ドライブ回路を備える半導体集積回路を提供する。
【解決手段】 クランプ電圧設定部５４は、ハイサイドトランジスタ４３のベース電位を、駆動トランジスタ４５がＯＮの状態で、飽和電圧Ｖｓａｔと、クランプ電圧設定部５４で設定される電圧Ｖ１との和だけ接地電位に対して高い電位がハイサイドトランジスタ４３のベースに印加される。この電位から、ハイサイドトランジスタ４３のベース・エミッタの順方向電圧ＶBEよりも低い電圧分だけ出力端子５１の電位が低下すると、ハイサイドトランジスタ４３はＯＮになる。出力端子５１に負サージが印加されても、電源の正電圧側から電流が供給されて、負サージが解消され、電圧低下を抑制し、寄生トランジスタ５３がＯＮにならないようにクランプすることができる。
【選択図】 図１

Description

本発明は、電子制御などに使用する出力素子を駆動することができ、誤動作対策のために出力電圧をクランプする機能を備える出力ドライブ回路を備える半導体集積回路に関する。

従来から、各種電子制御などでは、信号処理や演算などをマイクロコンピュータなどで高速かつ小電力で行い、各種アクチュエータなどは必要に応じた大電力で駆動するようにしている。この大電力の駆動には、比較的大型で許容電力損失が大きい出力素子が使用され、その制御信号は、たとえばシリコン（Ｓｉ）などの半導体で集積回路化された制御回路や処理回路などで生成される。出力素子は、半導体集積回路上に形成して使用したり、個別の半導体素子を使用する。

図４は、従来からの出力素子ドライブ回路１に関する基本的な電気的構成を示す。出力素子ドライブ回路１は、半導体集積回路で形成され、構成は等価的な電気回路として示す。外部のＮチャネル型出力ＭＯＳトランジスタ２に制御信号を与えて、出力ＭＯＳトランジスタ２が大電力の電気的制御を行う。出力ＭＯＳトランジスタ２のゲートを駆動する制御信号は、ＮＰＮ型のバイポーラトランジスタであるハイサイドトランジスタ３およびローサイドトランジスタ４で形成するトーテムポール形式の出力回路から導出される。ハイサイドトランジスタ３のコレクタは電源の正電圧側に接続される。ハイサイドトランジスタ３のエミッタとローサイドトランジスタ４のコレクタは共通接続され、出力ＭＯＳトランジスタ２のゲートを駆動する制御信号を導出する。ローサイドトランジスタ４のエミッタは、電源の接地側に接続される。

ハイサイドトランジスタ３のベースは、ＮＰＮ型のバイポーラトランジスタである駆動トランジスタ５のコレクタによって駆動される。駆動トランジスタ５のコレクタとハイサイドトランジスタ３のベースとの接続部には、定電流回路６を介して、電源の正電圧側から定電流が供給される。駆動トランジスタ５のエミッタは電源の接地側に接続される。駆動トランジスタ５のベースは、ＮＰＮ型のバイポーラトランジスタである入力トランジスタ７のコレクタに抵抗８を介して接続される。入力トランジスタ７のコレクタには、抵抗９を介して、ローサイドトランジスタ４のベースも接続される。入力トランジスタ７のコレクタは、抵抗１０を介して、電源の正電圧側にも接続される。入力トランジスタ７のエミッタは接地され、ベースには出力ＭＯＳトランジスタ２を駆動する制御信号の元になる信号が入力される。

ハイサイドトランジスタ３のエミッタとローサイドトランジスタ４のコレクタとが共通接続される部分には、出力端子１１が設けられ、外部の出力ＭＯＳトランジスタ２を駆動する制御信号を取出す。出力ＭＯＳトランジスタ２は、ゲート電極の金属（Metal）層が薄い酸化物（Oxide）膜を介して半導体（Semiconductor）の表面に形成されるチャネルに接する構造であり、チャネルとの間は電気的に絶縁されている。ただし、このような構造は、コンデンサと同様であり、ゲート電極の面積が大きくなる大電力駆動用のＭＯＳトランジスタ２では、ゲートとチャネル側のソースやドレインとの間には大容量の寄生容量１２が生成される。

また、出力素子ドライブ回路１を半導体集積回路として形成するときは、たとえばＰ型の半導体基板に、Ｎ型の拡散領域を形成して、その拡散領域内部に、トランジスタや抵抗、コンデンサなどの構成部分を形成する。出力端子１１などに接続される配線パターンは、Ｐ型の半導体基板の表面に、電気絶縁層を介して形成され、Ｎ型の拡散領域内の構成部分とも電気的に接続される。Ｐ型の半導体基板とＮ型の拡散領域との間にはＰＮ接合が生じるけれども、通常は逆バイアスとなるようにしておく。たとえば、Ｐ型の半導体基板が接地電位で、Ｎ型の拡散領域が正の電位であれば、このＰＮ接合は逆バイアスとなり、高インピーダンス状態となる。Ｎ型の拡散領域が接地電位程度まで低下しも、Ｐ型の半導体基板との間は、同電位であり、高インピーダンス状態である。

出力素子ドライブ回路１の出力端子１１からローレベルの制御信号を導出している時に、出力ＭＯＳトランジスタ２のソースに外部から負サージが印加されると、ソースとゲートとの間の寄生容量１２を介して、出力端子１１にも負サージが印加される。出力端子１１が接地電位よりも負になり、出力端子１１に接続されるＮ型拡散領域とＰ型の半導体基板との間が順方向にバイアスされる。このため、Ｎ型拡散領域がエミッタとなり、Ｐ型半導体基板がベースとなるＮＰＮ型の寄生トランジスタ１３がＯＮ状態となる。寄生トランジスタ１３のコレクタは、半導体集積回路内の種々のＮ型拡散領域であり、コレクタにはベース・エミッタに流れる電流に対応する電流が流れる。この電流増幅率が１よりも大きいと、寄生トランジスタ１３の動作で、自他の回路より異常電流を引き抜くことにより、誤動作が発生することがある。

図５は、図４の出力素子ドライブ回路１の構成にクランプ回路１４を加え、寄生トランジスタ１３の動作による異常電流の発生による誤動作を防止する対策を示す。クランプ回路は、出力端子１１に負のサージが印加されても、出力端子１１に接続されている部分の電位が寄生トランジスタ１３がＯＮとなるまで低下しないように規制する。クランプ回路１４は、出力端子１１の電位を規制しているけれども、出力端子１１は出力ＭＯＳトランジスタ２のゲートに接続されているので、出力ＭＯＳトランジスタ２のゲートの電位を規制していると考えることもできる。電源と負荷との間に設けられる出力ＭＯＳトランジスタのゲートにクランプ手段を設ける構成も知られている（たとえば、特許文献１参照）。ただし、特許文献１のクランプ手段は、出力ＭＯＳトランジスタのゲートに、ドレインが接続される電源の正電圧よりも高い電圧を与えるために設けられている。

図６は、図４に使用するクランプ回路１４の一例を示す。図４の出力端子１１には、ＮＰＮトランジスタ２０，２１の共通接続されたエミッタから電位が与えられる。ＮＰＮトランジスタ２０，２１は、ベースも、ＮＰＮトランジスタ２２のエミッタに共通接続される。ＮＰＮトランジスタ２０，２１の共通接続されたエミッタは、ダイオード２３を介して、図４の出力端子１１に接続される。ＮＰＮトランジスタ２２のベースには、ダイオード２４，２５の順方向電圧よりも高い電圧が与えられる。この増加分の電圧は、ダイオード２６の順方向電圧を、抵抗２７，２８で分圧して得られる。３つのダイオード２４，２５，２６には、電源の正電圧側から抵抗２９を介して電流が供給される。なお、ダイオード２３，２４，２５，２６は、ＮＰＮトランジスタのベースとコレクタとを共通接続して、等価的にダイオードとして動作するようにしている。

分圧用の抵抗２７，２８を流れる電流は、ＰＮＰトランジスタ３０のコレクタから供給される。ＰＮＰトランジスタ３０のエミッタは、電源の正電圧側に接続される。ＰＮＰトランジスタ３０のベースは、ＰＮＰトランジスタ３１のベースおよびコレクタと共通接続される。ＰＮＰトランジスタ３１のエミッタは電源の正電圧側に接続され、２つのＰＮＰトランジスタ３０，３１は、カレントミラー回路を形成する。ＮＰＮトランジスタ２２のエミッタと接地との間には、抵抗３２，３３が接続される。抵抗３２，３３の接続部には、ＮＰＮトランジスタ２０，２１の共通接続されているエミッタが接続される。したがって、抵抗３２は、ＮＰＮトランジスタ２０，２１のベース・エミッタ間に接続される。

ＮＰＮトランジスタ２０，２１のエミッタの電位は、ＮＰＮトランジスタ２２のベース電圧に対して、ＮＰＮトランジスタ２２のベース・エミッタ間順方向電圧と、ＮＰＮトランジスタ２０，２１のベース・エミッタ間順方向電圧との和だけ低くなるように設定される。この電位に対し、出力端子１１の電位がダイオード２３の順方向電圧分以上低下しない限り、ダイオード２３は非導通状態であり、クランプ回路１４は出力端子１１と切離されている。出力端子１１の電位が低下して、ダイオード２３が導通状態になると、ＮＰＮトランジスタ２０を介して電源の正電圧側から電流が供給され、出力端子１１の電位低下を抑制する。このようなクランプ動作によって、出力端子１１に接続される部分の電位が寄生トランジスタ１３がＯＮ状態になる電位まで下がらないようにすれば、誤動作を防ぐことができる。

特開平７−４４２４６号公報

図４に示すような出力素子ドライブ回路１では、出力ＭＯＳトランジスタ２の論理反転時等に、その寄生容量１２を通して、出力側から入力側のゲートに負入力が印加されることがある。この負入力で寄生トランジスタ１３がＯＮになると、ＯＦＦ状態のハイサイドトランジスタ３がＯＮ状態に遷移し、ローレベルの出力時にハイレベルを誤出力するという、予期せぬ誤動作を生じるおそれがある。

図５に示すようなクランプ回路１４を追加する手法では、回路素子数が多いため、コスト面で不利である。図６に示すようなクランプ回路１４では、少なくとも、ＮＰＮトランジスタ２０は、出力ＭＯＳトランジスタ２の寄生容量１２を急速に充電して、出力端子１１から出力ＭＯＳトランジスタ２のゲートに印加される負サージを抑制するので、比較的大電流を出力する必要があるので、配線パターンも幅を広くする必要がある。

半導体集積回路では、出力ＭＯＳトランジスタ２のような電力制御用の半導体素子を駆動するための出力端子１１ばかりではなく、外部に信号を出力するような端子には、外部からのサージで寄生トランジスタが動作し、自他の回路から異常電流を引き抜いて誤動作を発生させる問題がある。回路が微細化され、高密度化されると、相対的に小さいサージでも、広範囲に誤動作を引き起すおそれがある。

本発明の目的は、簡単な構成かつ低コストで実現可能な、出力ドライブ回路を備える半導体集積回路を提供することである。

本発明は、半導体集積回路外へ出力信号を導出する出力ドライブ回路を備える半導体集積回路において、
出力ドライブ回路の入力側に、出力信号の電圧が所定の駆動範囲外では予め定める基準を超えて変化しないように、クランプするクランプ手段が設けられることを特徴とするドライブ回路を備える半導体集積回路である。

また本発明で、前記出力ドライブ回路は、出力側電極から前記出力信号のうちの少なくとも一部を導出する半導体素子を含み、
前記クランプ手段は、該半導体素子の入力側電極に、前記クランプ用の電圧を印加することを特徴とする。

また本発明で、前記半導体素子は、ＮＰＮ型の導電形式を有するバイポーラトランジスタであることを特徴とする。

また本発明で、前記半導体素子は、相補的な２種類の導電形式のうちの１つの導電形式を有し、
前記出力ドライブ回路は、該半導体素子をハイサイド側に設け、該半導体素子と同一導電形式の半導体素子をローサイド側に設けるトーテムポール形式で、前記出力を導出することを特徴とする。

また本発明で、前記半導体素子は、相補的な２種類の導電形式のうちの１つの導電形式を有し、
前記出力ドライブ回路は該半導体素子と、該半導体素子に対して相補的な関係にある導電形式を有する半導体素子とで、プッシュプル形式で前記出力を導出することを特徴とする。

また本発明で、前記クランプ手段は、
前記出力ドライブ回路への入力信号に応じてスイッチング動作を行うスイッチング素子と、
該スイッチング素子と該出力ドライブ回路の入力側との間に接続され、該スイッチング素子がＯＮ状態の時に、該出力ドライブ回路に前記クランプするための電圧が印加されるように設定するクランプ電圧設定手段とを含むことを特徴とする。

また本発明で、前記クランプ電圧設定手段は、ダイオードによって前記クランプするための電圧を設定することを特徴とする。

また本発明で、前記出力ドライブ回路は、電力制御用ＭＯＳトランジスタを駆動することを特徴とする。

本発明によれば、半導体集積回路には、出力ドライブ回路の入力側に、出力信号の電圧が所定の駆動範囲外では予め定める基準を超えて変化しないように、クランプするクランプ手段が設けられるので、出力ドライブ回路を介して、出力側もクランプすることができる。クランプ手段がクランプする基準を、寄生トランジスタがＯＮ動作しない範囲に設定することによって、クランプ手段を出力ドライブ回路の出力側に設ける場合と同様に、誤動作を防ぐことができる。クランプ電圧の設定に出力ドライブ回路を介在させるので、クランプ手段は、出力ドライブ回路の出力側を直接クランプする必要はなく、出力ドライブ回路の少なくとも一部を利用して、構成を簡単にすることができる。さらに、部品点数の削減を図り、製造コストの低減を図ることができる。

また本発明によれば、出力ドライブ回路は、出力側電極から出力信号のうちの少なくとも一部を導出する半導体素子を含み、その半導体素子の入力側電極に、クランプ用の電圧を印加するので、入力側から出力側をクランプすることができる。

また本発明によれば、半導体素子としてＮＰＮ型のバイポーラトランジスタ利用し、入力側のベース電位をクランプして、出力側のエミッタ電位を、ベース・エミッタ間電圧だけベース電位よりも低い電位にクランプすることができる。このベースの電位を、半導体基板の電位よりも高くしておけば、外部から負のサージが印加されても、寄生トランジスタがＯＮになる電位まで低下しないように抑制することができる。

また本発明によれば、トーテムポール形式で出力を導出するハイサイド側のトランジスタを利用して、外部からサージが印加されても、半導体基板との間に形成される寄生トランジスタがＯＮにならないようにクランプすることができる。

また本発明によれば、相補的な２種類の導電形式の半導体素子を用いてプッシュプル形式の出力ドライブ回路を形成し、その一方を用いて出力側で寄生トランジスタが動作しないようなクランプを行わせることができる。

また本発明によれば、クランプ手段は、クランプ電圧設定手段で、スイッチング素子がＯＮ状態の時に、出力ドライブ回路にクランプするための電圧が印加されるような電圧を与える。スイッチング手段がＯＮ状態であるので、発生する電圧は小さく、出力ドライブ回路の通常の動作には影響を与えないようなクランプ動作を行わせることができる。

また本発明によれば、ダイオードによってクランプするための電圧を設定するので、回路構成を簡単にすることができる。

また本発明によれば、出力ドライブ回路が電力制御用ＭＯＳトランジスタを駆動する際に、電力制御用ＭＯＳトランジスタの出力側からゲートに寄生容量を介してサージが印加されても、誤動作を生じないようにクランプすることができる。

図１は、本発明の実施の一形態である出力素子ドライブ回路４１の概略的な電気的構成を示す。出力素子ドライブ回路４１は、半導体集積回路で形成され、外部のＮチャネル型出力ＭＯＳトランジスタ４２に制御信号を与えて、出力ＭＯＳトランジスタ４２が大電力の電気的制御を行うように動作する。出力素子ドライブ回路４１の基本的な構成は、図４に示す出力素子ドライブ回路１と同様である。すなわち、出力素子ドライブ回路４１は、たとえばＰ型の半導体基板にＮ型の拡散領域を選択的に形成して、各構成部分が電気的に分離するように動作する。

出力ＭＯＳトランジスタ４２のゲートを駆動する制御信号は、ＮＰＮ型のバイポーラトランジスタであるハイサイドトランジスタ４３およびローサイドトランジスタ４４で形成するトーテムポール形式の出力回路から導出される。ハイサイドトランジスタ４３のコレクタは電源の正電圧側に接続される。ハイサイドトランジスタ４３のエミッタとローサイドトランジスタ４４のコレクタは共通接続され、出力ＭＯＳトランジスタ４２のゲートを駆動する制御信号を導出する。ローサイドトランジスタ４４のエミッタは、電源の接地側に接続される。

ハイサイドトランジスタ４３のベースは、ＮＰＮ型のバイポーラトランジスタである駆動トランジスタ４５のコレクタによって駆動される。駆動トランジスタ４５のコレクタとハイサイドトランジスタ４３のベースとの接続部には、定電流回路４６を介して、電源の正電圧側から定電流が供給される。駆動トランジスタ４５のエミッタは電源の接地側に接続される。駆動トランジスタ４５のベースは、ＮＰＮ型のバイポーラトランジスタである入力トランジスタ４７のコレクタに抵抗４８を介して接続される。駆動トランジスタ４５は、ベースに入力トランジスタ４７のコレクタから与えられる電圧に応じてスイッチング動作を行う。駆動トランジスタ４５がＯＮ状態のときはコレクタが低い飽和電圧Ｖｓａｔになり、ハイサイドトランジスタ４３はＯＦＦ状態になる。駆動トランジスタ４５がＯＦＦ状態のときはコレクタが高い電圧になり、ハイサイドトランジスタ４３はＯＮ状態になる。

入力トランジスタ４７のコレクタには、抵抗４９を介して、ローサイドトランジスタ４４のベースも接続される。入力トランジスタ４７のコレクタは、抵抗５０を介して、電源の正電圧側にも接続される。入力トランジスタ４７のエミッタは接地され、ベースには出力ＭＯＳトランジスタ４２を駆動する制御信号の元になる信号が入力される。ローサイドトランジスタ４４は、入力トランジスタ４７のコレクタからの出力に応じて、スイッチング動作を行う。すなわち、入力トランジスタ４７がＯＦＦ状態で、コレクタに電源の正電圧側に近い高い電圧が発生するときは、ローサイドトランジスタ４４はＯＮ状態となり、このとき、駆動トランジスタ４５もＯＮ状態になるので、ハイサイドトランジスタ４３はＯＦＦ状態になる。したがって、出力端子５１は、ＯＮ状態のローサイドトランジスタ４４の飽和電圧程度の低い電圧だけ、接地より電位が高いローレベル出力の状態となる。

出力端子５１に接続される外部の出力ＭＯＳトランジスタ４２は、ゲート電極の面積が大きくなり、ゲートとチャネル側のソースやドレインとの間には大容量の寄生容量５２が生成される。また、出力素子ドライブ回路４１には、前述のように、Ｎ型拡散領域がエミッタとなり、Ｐ型半導体基板がベースとなるＮＰＮ型の寄生トランジスタ５３が形成される可能性がある。この寄生トランジスタ５３のコレクタは、半導体集積回路内の種々のＮ型拡散領域であり、コレクタにはベース・エミッタに流れる電流に対応する電流が流れる。前述のように、この電流増幅率が１よりも大きいと、寄生トランジスタ５３の動作で、自他の回路より異常電流を引き抜くことにより、誤動作が発生することがある。

本実施形態の出力素子ドライブ回路４１は、駆動トランジスタ４５のコレクタとハイサイドトランジスタ４３のベースとの間に、クランプ電圧設定部５４を設ける。すなわち、半導体集積回路外へ出力信号を導出する出力ドライブ回路としての出力素子ドライブ回路４１を備える半導体集積回路において、出力素子ドライブ回路４１の入力側に、出力信号の電圧が所定の駆動範囲外では予め定める基準を超えて変化しないように、クランプするクランプ手段としてのクランプ電圧設定部５４が設けられる。クランプ電圧設定部５４は、ハイサイドトランジスタ４３のベース電位を、駆動トランジスタ４５がＯＮの状態で、ハイサイドトランジスタがＯＮになる電位よりは低く、接地電位よりは高い電位に設定する。駆動トランジスタ４５がＯＮのときは、そのコレクタ・エミッタ間には、一般にベース・エミッタ間の順方向電圧ＶBE、たとえばシリコントランジスタでは０．７Ｖ程度よりも小さい０．数Ｖ程度の飽和電圧Ｖｓａｔが発生する。駆動トランジスタ４５のＯＮ状態では、この飽和電圧Ｖｓａｔと、クランプ電圧設定部５４で設定される電圧Ｖ１との和だけ接地電位に対して高い電位がハイサイドトランジスタ４３のベースに印加される。この電位から、ハイサイドトランジスタ４３のベース・エミッタの順方向電圧ＶBEよりも低い電圧分だけ出力端子５１の電位が低下すると、ハイサイドトランジスタ４３はＯＮになる。ハイサイドトランジスタ４３がＯＮになると、出力端子５１に負サージが印加されても、電源の正電圧側から電流が供給されて、負サージが解消され、電圧低下を抑制し、寄生トランジスタ５３がＯＮにならないようにクランプすることができる。クランプする電位は、接地電位に対して、次の（１）式で示す電位となる。
クランプ電位＝Ｖｓａｔ＋Ｖ１−ＶBE …（１）

半導体集積回路としての出力素子ドライブ回路４１は、クランプ電圧設定部５４によって、入力側をクランプするので、出力素子ドライブ回路４１を構成する半導体素子を利用して、出力側もクランプすることができる。クランプ電圧設定部５４が設定する基準を、寄生トランジスタ５３がＯＮ動作しない範囲に設定することによって、クランプ回路などを出力素子ドライブ回路４１の出力側に設ける場合と同様に、誤動作を防ぐことができる。クランプ電圧の設定に出力素子ドライブ回路４１を介在させるので、出力素子ドライブ回路４１の出力側を直接クランプする必要はなく、出力素子ドライブ回路４１の少なくとも一部を利用して、部品点数の削減を図り、製造コストの低減を図ることができる。

また出力素子ドライブ回路４１は、出力側電極である出力端子５１から出力信号のうちの少なくとも一部を導出する半導体素子としてハイサイドトランジスタ４３を含む。クランプ電圧設定部５４は、ハイサイドトランジスタ４３の入力側電極であるベースに、クランプ用の電圧を印加するので、ハイサイドトランジスタ４３のエミッタの電圧をクランプすることができる。ハイサイドトランジスタ４３は、ＮＰＮ型の導電形式を有するバイポーラトランジスタであるので、入力側のベース電位をクランプしておけば、出力側のエミッタ電位を、ベース・エミッタ間電圧だけベース電位よりも低い電位にクランプすることができる。このベースの電位を、半導体基板の電位よりも高くしておけば、外部から負のサージが印加されても、寄生トランジスタ５３がＯＮになる電位まで低下しないように抑制することができる。

図２は、図１のクランプ電圧設定部５４として、ダイオード５５を使用する例を示す。ダイオード５５は、順方向電圧として、前述のように、ハイサイドトランジスタ４３のベース・エミッタ間電圧ＶBEと同程度の電圧を発生する。したがって、前述の（１）式で、Ｖ１＝ＶBEとなり、クランプ電位＝Ｖｓａｔなる。出力端子５１に負のサージが印加されても、出力端子５１が接続される部分の電位はＶｓａｔ以下には下がらず、寄生トランジスタ５３はＯＮ状態にならない。このように、クランプ電圧設定部５４を、ダイオード５５によって形成することで、回路構成を簡単にすることができる。なお、ダイオード５５は、実際にはバイポーラトランジスタを、図６と同様に、ダイオードとして接続して用いることができる。なお、ダイオード５５には、ＰＮ接合ダイオードばかりではなく、ショットキバリア型ダイオードなど、他の形式のダイオードも用いることができる。ショットキバリア型ダイオードを用いると、順方向電圧を低くすることができる。また、クランプ電圧設定部５４には、抵抗を用いることもできる。定電流回路４６から定電流が供給されれば、その電流と抵抗値との積でクランプ電圧を設定することができる。

図３は、本発明の実施の他の形態である出力素子ドライブ回路６１の概略的な電気的構成を、一部を簡略化して示す。出力素子ドライブ回路６１で、図１の出力素子ドライブ回路４１に対応する部分には同一の参照符を付し、重複する説明を省略する。出力端子５１のクランプに使用するＮＰＮトランジスタ６３は、相補的な電気的特性を有するＰＮＰトランジスタ６４とともに、プッシュプル形式の出力素子ドライブ回路６１を形成する。ＮＰＮトランジスタ６３とＰＮＰトランジスタ６４とは、エミッタが共通に出力端子５１に接続される。ＮＰＮトランジスタ６３のコレクタは、電源の正電圧側に接続される。ＰＮＰトランジスタ６４のコレクタは、接地される。ＰＮＰトランジスタ６４のベースは、駆動トランジスタ４５のコレクタに接続される。駆動トランジスタ４５のベースは、入力トランジスタ４７のコレクタに接続される。

駆動トランジスタ４５がＯＦＦになると、駆動トランジスタ４５のコレクタはハイレベルとなり、ＮＰＮトランジスタ６３はＯＮ状態、ＰＮＰトランジスタ６４はＯＦＦ状態となる。駆動トランジスタ４５がＯＮになると、駆動トランジスタ４５のコレクタはローレベルとなり、ＮＰＮトランジスタ６３はＯＦＦ状態、ＰＮＰトランジスタ６４はＯＮ状態となる。この状態で、出力端子５１に外部から負のサージが印加されると、ＮＰＮトランジスタ６３がＯＮ状態となって、外部端子５１の電圧をクランプする。すなわち、ＮＰＮとＰＮＰという、相補的な２種類の導電形式の半導体素子を用いてプッシュプル形式の出力ドライブ回路を形成し、その一方を用いて出力側で寄生トランジスタが動作しないようなクランプを行わせることができる。

以上で説明している実施の各形態では、出力素子ドライブ回路４１，６１は、電力制御用の出力ＭＯＳトランジスタ４２を駆動している。クランプ手段を設けているので、電力制御用の出力ＭＯＳトランジスタ４２の出力側からゲートに寄生容量５２を介してサージが印加されても、誤動作を生じないようにクランプすることができる。なお、一般的に、制御電流が大きい半導体素子は入出力間の容量も大きくなるので、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）やバイポーラトランジスタ、ＧＴＯ（Gate Turn-Off
thyristor）などを駆動する場合も、適正な電圧範囲を使用する半導体素子に適合させれば、出力素子ドライブ回路４１，６１の考え方を同様に適用することができる。また、出力素子ドライブ回路４１，６１はバイポーラ型の半導体集積回路であるけれども、ＭＯＳ型の半導体集積回路でも、同様に、出力素子ドライブ回路に使用する半導体素子を利用してクランプすることができる。たとえば、半導体素子がエンハンスメント型のＭＯＳトランジスタであれば、ゲート・ソース間電圧としてスレッショルド電圧が印加されるときにＯＮ状態となるので、ゲート電位を基準として、ソース電位をクランプすることができる。

さらに、一般のロジックレベル出力用の出力端子を備える半導体集積回路でも、出力端子にはプリント配線基板上に形成され、浮遊容量が大きい配線パターンが接続されるので、サージが印加される可能性がある。半導体集積回路の集積密度が高くなると、サージによって誤動作する可能性も増大するので、出力端子に接続される部分にはクランプの機能を設けることが好ましいはずである。本発明を適用すれば、出力回路の半導体素子を、たとえばＯＦＦ状態など、使用していないときにクランプ用として利用することができ、部品点数の削減によるコスト低減を図ることができる。

本発明の実施の一形態である出力素子ドライブ回路４１の概略的な構成を示す等価的な電気回路図である。 図１のクランプ電圧設定部５４として、ダイオード５５を使用する例を示す等価的な電気回路図である。 本発明の実施の他の形態である出力素子ドライブ回路６１の概略的な構成を、一部を簡略化して示す等価的な電気回路図である。 従来からの出力素子ドライブ回路１に関する基本的な構成を示す等価的な電気回路図である。 図４の出力素子ドライブ回路１の構成にクランプ回路１４を加え、寄生トランジスタ１３の動作による異常電流の発生による誤動作を防止する対策を示す等価的な電気回路図である。 図４に使用するクランプ回路１４の一例を示す等価的な電気回路図である。

符号の説明

４１，６１ 出力素子ドライブ回路
４２ 出力ＭＯＳトランジスタ
４３ ハイサイドトランジスタ
４４ ローサイドトランジスタ
４５ 駆動トランジスタ
４７ 入力トランジスタ
５１ 出力端子
５２ 寄生容量
５３ 寄生トランジスタ
５４ クランプ電圧設定部
５５ ダイオード
６３ ＮＰＮトランジスタ
６４ ＰＮＰトランジスタ

Claims (8)

1. 半導体集積回路外へ出力信号を導出する出力ドライブ回路を備える半導体集積回路において、
   出力ドライブ回路の入力側に、出力信号の電圧が所定の駆動範囲外では予め定める基準を超えて変化しないように、クランプするクランプ手段が設けられることを特徴とするドライブ回路を備える半導体集積回路。
2. 前記出力ドライブ回路は、出力側電極から前記出力信号のうちの少なくとも一部を導出する半導体素子を含み、
   前記クランプ手段は、該半導体素子の入力側電極に、前記クランプ用の電圧を印加することを特徴とする請求項１記載の出力ドライブ回路を備える半導体集積回路。
3. 前記半導体素子は、ＮＰＮ型の導電形式を有するバイポーラトランジスタであることを特徴とする請求項２記載の出力ドライブ回路を備える半導体集積回路。
4. 前記半導体素子は、相補的な２種類の導電形式のうちの１つの導電形式を有し、
   前記出力ドライブ回路は、該半導体素子をハイサイド側に設け、該半導体素子と同一導電形式の半導体素子をローサイド側に設けるトーテムポール形式で、前記出力を導出することを特徴とする請求項２または３記載の出力ドライブ回路を備える半導体集積回路。
5. 前記半導体素子は、相補的な２種類の導電形式のうちの１つの導電形式を有し、
   前記出力ドライブ回路は該半導体素子と、該半導体素子に対して相補的な関係にある導電形式を有する半導体素子とで、プッシュプル形式で前記出力を導出することを特徴とする請求項３または４記載の出力ドライブ回路を備える半導体集積回路。
6. 前記クランプ手段は、
   前記出力ドライブ回路への入力信号に応じてスイッチング動作を行うスイッチング素子と、
   該スイッチング素子と該出力ドライブ回路の入力側との間に接続され、該スイッチング素子がＯＮ状態の時に、該出力ドライブ回路に前記クランプするための電圧が印加されるように設定するクランプ電圧設定手段とを含むことを特徴とする請求項１〜５のいずれか１つに記載の出力ドライブ回路を備える半導体集積回路。
7. 前記クランプ電圧設定手段は、ダイオードによって前記クランプするための電圧を設定することを特徴とする請求項５記載の出力ドライブ回路を備える半導体集積回路。
8. 前記出力ドライブ回路は、電力制御用ＭＯＳトランジスタを駆動することを特徴とする請求項１〜７のいずれか１つに記載の出力ドライブ回路を備える半導体集積回路。

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