JP3315310B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、分離されていない
エピタキシャル層に形成された複数のトランジスタ、例
えば複数のＶ−ｐｎｐ型トランジスタ（縦型ｐｎｐトラ
ンジスタ）に互いに異なる電源を接続することを可能に
する半導体装置に関するものである。

【０００２】

【従来の技術】従来、ＩＣ内の複数のＶ−ｐｎｐトラン
ジスタを異なる電源で駆動する場合には、前記複数のＶ
−ｐｎｐトランジスタは互いに分離されたエピタキシャ
ル層に形成されていた。

【０００３】以下、従来の半導体装置について説明す
る。

【０００４】図３は、従来の半導体装置の構造図であっ
て、１はｐ型シリコンよりなる半導体基板、２は半導体
基板１上に形成されるエピタキシャル層を分離するｐ型
の分離層、３は分離層２によって分離されたｎ型の第１
のエピタキシャル層、４は分離層２によって分離された
ｎ型の第２のエピタキシャル層である。

【０００５】図３において、５は第１のエピタキシャル
層３に形成された第１のＶ−ｐｎｐトランジスタ、６は
第１のＶ−ｐｎｐトランジスタ５のエミッタ、７は第１
のＶ−ｐｎｐトランジスタ５のベース、８は第１のＶ−
ｐｎｐトランジスタ５のコレクタであって、９はベース
７、コレクタ８及び第１のｎ型エピタキシャル層３によ
り構成される第１のＶ−ｐｎｐトランジスタ５の第１の
寄生ｎｐｎトランジスタ、１０はコレクタ８、エピタキ
シャル層３及び半導体基板１により構成される第１のＶ
−ｐｎｐトランジスタ５の第１の寄生ｐｎｐトランジス
タである。

【０００６】図３において、１１は第１のエピタキシャ
ル層３に形成された第２のＶ−ｐｎｐトランジスタ、１
２は第２のＶ−ｐｎｐトランジスタ１１のエミッタ、１
３は第２のＶ−ｐｎｐトランジスタ１１のベース、１４
は第２のＶ−ｐｎｐトランジスタ１１のコレクタであっ
て、１５はベース１３、コレクタ１４及び第１のエピタ
キシャル層３により構成される第２のＶ−ｐｎｐトラン
ジスタ１１の第２の寄生ｎｐｎトランジスタ、１６はコ
レクタ１４、エピタキシャル層３及び半導体基板１によ
り構成される第２のＶ−ｐｎｐトランジスタ１１の第２
の寄生ｐｎｐトランジスタである。

【０００７】図３において、１７は第２のエピタキシャ
ル層４に形成された第３のＶ−ｐｎｐトランジスタ、１
８は第３のＶ−ｐｎｐトランジスタ１７のエミッタ、１
９は第３のＶ−ｐｎｐトランジスタ１７のベース、２０
は第３のＶ−ｐｎｐトランジスタ１７のコレクタであっ
て、２１はベース１９、コレクタ２０及び第２のエピタ
キシャル層４により構成される第３のＶ−ｐｎｐトラン
ジスタ１７の第３の寄生ｎｐｎトランジスタ、２２はコ
レクタ２０、第２のエピタキシャル層４及び半導体基板
１により構成される第３のＶ−ｐｎｐトランジスタ１７
の第３の寄生ｐｎｐトランジスタである。

【０００８】図３において、２３は第２のエピタキシャ
ル層４に形成された第４のＶ−ｐｎｐトランジスタ、２
４は第４のＶ−ｐｎｐトランジスタ２３のエミッタ、２
５は第４のＶ−ｐｎｐトランジスタ２３のベース、２６
は第４のＶ−ｐｎｐトランジスタ２３のコレクタであっ
て、２７はベース２５、コレクタ２６及び第２のエピタ
キシャル層４により構成される第４のＶ−ｐｎｐトラン
ジスタ２３の第４の寄生ｎｐｎトランジスタ、２８はコ
レクタ２６、第２のエピタキシャル層４及び半導体基板
１により構成される第４のＶ−ｐｎｐトランジスタ２３
の第４の寄生ｐｎｐトランジスタである。

【０００９】図３において、２９は第１の電源であっ
て、該第１の電源２９はエミッタ６、エミッタ１２及び
第１のエピタキシャル層３に接続している。３０は第２
の電源であって、該第２の電源３０はエミッタ１８、エ
ミッタ２４及び第２のエピタキシャル層４に接続してい
る。

【００１０】ここで、第１のＶ−ｐｎｐトランジスタ５
と第１の寄生ｎｐｎトランジスタ９、第２のＶ−ｐｎｐ
トランジスタ１１と第２の寄生ｎｐｎトランジスタ１
５、第３のＶ−ｐｎｐトランジスタ１７と第３の寄生ｎ
ｐｎトランジスタ２１、及び第４のＶ−ｐｎｐトランジ
スタ２３と第４の寄生ｎｐｎトランジスタ２７は、それ
ぞれｐｎｐｎサイリスタ構造を作っている。

【００１１】図４は、図３に示す半導体装置の等価回路
図であって、３１は第１の抵抗、３２は第２の抵抗、３
３は第１のｎｐｎトランジスタ、３４は第２ｎｐｎトラ
ンジスタ、３５は第１のｎｐｎトランジスタ３３のベー
スであって回路の入力端、３６は回路の出力端である。

【００１２】第１のＶ−ｐｎｐトランジスタ５のベース
７と第２のＶ−ｐｎｐトランジスタ１１のベース１３及
びコレクタ１４とを接続し、カレントミラー構造を作っ
ている。同様に、第３のＶ−ｐｎｐトランジスタ１７の
ベース１９と第４のＶ−ｐｎｐトランジスタ２３のベー
ス２５及びコレクタ２６とを接続し、カレントミラー構
造を作っている。コレクタ１４は第１の抵抗３１の一端
と接続し、第１の抵抗３１の他端は接地する。コレクタ
８は第１のｎｐｎトランジスタ３３のコレクタと接続
し、第１のｎｐｎトランジスタ３３のエミッタは接地す
る。コレクタ２６は第２の抵抗３２の一端と接続し、第
２の抵抗３２の他端は接地する。コレクタ２０は第２の
ｎｐｎトランジスタ３４のコレクタと接続し、第２のｎ
ｐｎトランジスタ３４のエミッタは接地する。第１のｎ
ｐｎトランジスタ３３のコレクタは第２のｎｐｎトラン
ジスタ３４のベースと接続する。

【００１３】以下、前記のように構成された従来の半導
体装置の動作について説明する。

【００１４】まず、図３において、第１の電源２９と第
２の電源３０とが入力されているとき、第１のエピタキ
シャル層３の電位は第１の電源２９の電圧値になり、第
２のエピタキシャル層４の電位は第２の電源３０の電圧
値になる。もし、第１の電源２９の電圧値と第２の電源
３０の電圧値とが異なっていても、第１のエピタキシャ
ル層３と第２のエピタキシャル層４とは分離層２により
常に逆バイアスを消し合うように分離されているので、
相手方の電位に影響されることはない。これにより、第
１のエピタキシャル層３及び第２のエピタキシャル層４
の電位は分離の中で常に最高の電位になる。

【００１５】次に、図４を参照しながら従来の半導体装
置の動作について説明する。

【００１６】第１の電源２９と第２の電源３０とを入力
している場合には、第１のＶ−ｐｎｐトランジスタ５の
コレクタ８には、第２のＶ−ｐｎｐトランジスタ１１の
コレクタ１４の電圧値と第１の抵抗３１の抵抗値とで決
まる電流がカレントミラーされて定電流が流れる。同様
に、第３のＶ−ｐｎｐトランジスタ１７のコレクタ２０
には、第４のＶ−ｐｎｐトランジスタ２３のコレクタ２
６の電圧値と第２の抵抗３２の抵抗値とで決まる電流が
カレントミラーされて定電流が流れる。

【００１７】従って、前記の状態で、入力端３５にＨレ
ベルの信号を与えると、第１のｎｐｎトランジスタ３３
がＯＮして第２のｎｐｎトランジスタ３４のベースをＬ
レベルにし、第２のｎｐｎトランジスタ３４はＯＦＦの
状態となり、出力端３６には、第３のＶ−ｐｎｐトラン
ジスタ１７のコレクタ電流と同様の定電流が出力され
る。

【００１８】また、入力端３５がＬレベルのときは、第
１のｎｐｎトランジスタ３３がＯＦＦになり、第２のｎ
ｐｎトランジスタ３４のベースをＨレベルにすると共に
第１のＶ−ｐｎｐトランジスタ５のコレクタ電流と同様
の定電流を第２のｎｐｎトランジスタ３４のベースに流
し込むので、第２のｎｐｎトランジスタ３４をＯＮの状
態にして、出力端３６から、第２のｎｐｎトランジスタ
３４のベース電流のｈ_FE倍の電流から第３のＶ−ｐｎｐ
トランジスタ１７のコレクタ電流分を引いた値の電流を
引き込む。

【００１９】次に、第１の電源２９がＯＦＦ又は接地
で、第２の電源３０だけを入力している場合には、第１
のＶ−ｐｎｐトランジスタ５及び第２のＶ−ｐｎｐトラ
ンジスタ１１が動作していないので、入力端３５の値に
拘らず、第２のｎｐｎトランジスタ３４は常にＯＦＦで
あり、出力端３６には第３のＶ−ｐｎｐトランジスタ１
７のコレクタ電流と同様の定電流が出力される。

【００２０】以上のように、図４に示す回路は第１の電
源２９及び第２の電源３０の状態を変化させて入力端３
５と出力端３６との関係を制御するものであるが、この
とき回路が正常に動作するには、第１の電源２９及び第
２の電源３０の状態に拘らず各Ｖ−ｐｎｐトランジスタ
の寄生トランジスタがＯＮしてはならない。もし、寄生
トランジスタがＯＮすると、寄生ｎｐｎトランジスタ又
は寄生ｐｎｐトランジスタを介して、各エピタキシャル
層又は半導体基板に電流がリークして、回路がラッチア
ップする。

【００２１】ところで、第１の電源２９及び第２の電源
３０が入力されている場合は、図３に基づき説明したよ
うに、第１のエピタキシャル層３の電位は第１の電源２
９の電圧値になり、第２のエピタキシャル層４の電位は
第２の電源３０の電圧値になっている。

【００２２】従って、第１の寄生ｎｐｎトランジスタ９
及び第２の寄生ｎｐｎトランジスタ１５のエミッタは、
第１の電源２９にバイアスされるのでＯＮしないし、第
３の寄生ｎｐｎトランジスタ２１及び第４の寄生ｎｐｎ
トランジスタ２７のエミッタは、第２の電源３０にバイ
アスされるのでＯＮしない。同様に、第１の寄生ｐｎｐ
トランジスタ１０と第２の寄生ｐｎｐトランジスタ１６
のベースは、第１の電源２９にバイアスされるのでＯＮ
しないし、第３の寄生ｐｎｐトランジスタ２２及び第４
の寄生ｐｎｐトランジスタ２８のベースは、第２の電源
３０にバイアスされるのでＯＮしない。

【００２３】次に、第１の電源２９がＯＦＦ又は接地さ
れていて、第２の電源３０だけが入力されている場合
は、第１のＶ−ｐｎｐトランジスタ５及び第２のＶ−ｐ
ｎｐトランジスタ１１は動作しておらず、第２のエピタ
キシャル層４の電位は第２の電源３０の電圧値になって
いるので、前記同様、第３のＶ−ｐｎｐトランジスタ１
７及び第４のＶ−ｐｎｐトランジスタ２３の各寄生トラ
ンジスタはＯＮしない。以上のことから、第１の電源２
９及び第２の電源３０の状態に拘らず、図４の回路は正
常に動作する。

【００２４】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、異なる電源に接続されているＶ−ｐｎｐ
トランジスタ同士を同じエピタキシャル層に形成する
と、電源の状態によっては、エピタキシャル層の電圧が
その分離のなかで最高の電圧値ではなくなり、Ｖ−ｐｎ
ｐトランジスタの寄生トランジスタがＯＮして回路がラ
ッチアップする恐れがある。

【００２５】このため、異なる電源に接続されているＶ
−ｐｎｐトランジスタ同士を同じエピタキシャル層に形
成することができないので、素子の集積度を増すことが
できないという問題があった。

【００２６】本発明は、前記従来の問題点を解決するも
ので、異なる電源に接続されているＶ−ｐｎｐトランジ
スタ同士を同じエピタキシャル層に形成できるようにし
て、素子の集積度を向上することを目的とする。

【００２７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、異なる電源と同一のエピタキシャル層と
の間に、一方向に電流を流すことができる複数のダイオ
ードを介在させるものである。

【００２８】具体的に請求項１の発明が講じた解決手段
は、半導体装置を、導電型基板に形成された第１のトラ
ンジスタ及び第２のトランジスタと、前記第１のトラン
ジスタのエミッタを駆動する第１の電源と、前記第２の
トランジスタのエミッタを駆動する第２の電源と、第１
電極が前記第１の電源に接続され第２電極が前記導電型
基板に接続された第１のダイオードと、第１電極が前記
第２の電源に接続され第２電極が前記導電型基板に接続
された第２のダイオードとを備えている構成とするもの
である。

【００２９】請求項１の構成により、半導体装置は次の
ように動作する。第１の電源及び第２の電源が入力され
ている場合で第１の電源の電圧と第２の電源の電圧とが
等しいときには、エピタキシャル層の電圧は第１及び第
２の電源の電圧値となる。第１の電源及び第２の電源が
入力されている場合で、一方の電源の電圧が他方の電源
の電圧よりも高いときには、電圧が高い方の電源に接続
されているダイオードが順バイアスとなり、電圧が低い
方の電源に接続されているダイオードが逆バイアスとな
るので、エピタキシャル層の電位は電圧が高い方の電源
の電圧値となる。また、第１の電源及び第２の電源のう
ちの一方が入力されていて他方がＯＦＦ又は接地されて
いる場合には、入力されている方の電源に接続されてい
るダイオードが順バイアスとなり、ＯＦＦ又は接地され
ている方の電源に接続されているダイオードが逆バイア
スとなるので、エピタキシャル層の電位は入力されてい
る方の電源の電圧となる。従って、エピタキシャル層の
電圧は、第１の電源及び第２の電源のうちのいずれか高
い方の電源の電圧値となり、常に最も高い電圧値にバイ
アスされる。

【００３０】請求項２の発明は、請求項１の構成に、前
記第１のトランジスタは第１の縦型ｐｎｐトランジスタ
であり、前記第２のトランジスタは第２の縦型ｐｎｐト
ランジスタであり、前記第１及び第２のダイオードの各
第１電極はアノードであり、前記第１及び第２のダイオ
ードの各第２電極はカソードである構成を付加するもの
である。

【００３１】請求項２の構成により、第１の電源及び第
２の電源の状態に拘らず、第１及び第２の縦型ｐｎｐト
ランジスタの各寄生トランジスタがＯＮしない。

【００３２】

【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置について、図面を参照しながら説明する。

【００３３】図１は、本発明の一実施形態に係る半導体
装置の構造図である。

【００３４】図１において、１はｐ型シリコンよりなる
半導体基板、２は半導体基板１上に形成されるエピタキ
シャル層を分離するｐ型の分離層、３７はｎ型のエピタ
キシャル層である。

【００３５】図１において、５はエピタキシャル層３７
に形成された第１のＶ−ｐｎｐトランジスタ、６は第１
のＶ−ｐｎｐトランジスタ５のエミッタ、７は第１のＶ
−ｐｎｐトランジスタ５のベース、８は第１のＶ−ｐｎ
ｐトランジスタ５のコレクタであって、９はベース７、
コレクタ８及びエピタキシャル層３７により構成される
第１のＶ−ｐｎｐトランジスタ５の第１の寄生ｎｐｎト
ランジスタ、１０はコレクタ８、エピタキシャル層３７
及び半導体基板１により構成される第１のＶ−ｐｎｐト
ランジスタ５の第１の寄生ｐｎｐトランジスタである。

【００３６】図１において、１１はエピタキシャル層３
７に形成された第２のＶ−ｐｎｐトランジスタ、１２は
第２のＶ−ｐｎｐトランジスタ１１のエミッタ、１３は
第２のＶ−ｐｎｐトランジスタ１１のベース、１４は第
２のＶ−ｐｎｐトランジスタ１１のコレクタであって、
１５はベース１３、コレクタ１４及びエピタキシャル層
３７により構成される第２のＶ−ｐｎｐトランジスタ１
１の第２の寄生ｎｐｎトランジスタ、１６はコレクタ１
４、エピタキシャル層３７及び半導体基板１により構成
される第２のＶ−ｐｎｐトランジスタ１１の第２の寄生
ｐｎｐトランジスタである。

【００３７】図１において、１７はエピタキシャル層３
７に形成された第３のＶ−ｐｎｐトランジスタ、１８は
第３のＶ−ｐｎｐトランジスタ１７のエミッタ、１９は
第３のＶ−ｐｎｐトランジスタ１７のベース、２０は第
３のＶ−ｐｎｐトランジスタ１７のコレクタであって、
２１はベース１９、コレクタ２０及びエピタキシャル層
３７により構成される第３のＶ−ｐｎｐトランジスタ１
７の第３の寄生ｎｐｎトランジスタ、２２はコレクタ２
０、エピタキシャル層３７及び半導体基板１により構成
される第３のＶ−ｐｎｐトランジスタ１７の第３の寄生
ｐｎｐトランジスタである。

【００３８】図１において、２３はエピタキシャル層３
７に形成された第４のＶ−ｐｎｐトランジスタ、２４は
第４のＶ−ｐｎｐトランジスタ２３のエミッタ、２５は
第４のＶ−ｐｎｐトランジスタ２３のベース、２６は第
４のＶ−ｐｎｐトランジスタ２３のコレクタであって、
２７はベース２５、コレクタ２６及びエピタキシャル層
３７により構成される第４のＶ−ｐｎｐトランジスタ２
３の第４の寄生ｎｐｎトランジスタ、２８はコレクタ２
６、エピタキシャル層３７及び半導体基板１により構成
される第４のＶ−ｐｎｐトランジスタ２３の第４の寄生
ｐｎｐトランジスタである。

【００３９】ここで、第１のＶ−ｐｎｐトランジスタ５
と第１の寄生ｎｐｎトランジスタ９、第２のＶ−ｐｎｐ
トランジスタ１１と第２の寄生ｎｐｎトランジスタ１
５、第３のＶ−ｐｎｐトランジスタ１７と第３の寄生ｎ
ｐｎトランジスタ２１、及び第４のＶ−ｐｎｐトランジ
スタ２３と第４の寄生ｎｐｎトランジスタ２７は、それ
ぞれｐｎｐｎサイリスタ構造を作っている。

【００４０】図１において、２９は第１の電源であっ
て、該第１の電源２９はエミッタ６及びエミッタ１２に
接続している。３０は第２の電源であって、該第２の電
源３０はエミッタ１８及びエミッタ２４に接続してい
る。３８はサージ電流を防止する第１のサージ抵抗、３
９は第１のダイオード、４０はサージ電流を防止する第
２のサージ抵抗、４１は第２のダイオードである。

【００４１】第１のダイオード３９のアノードは第１の
電源２９に接続し、カソードは第１のサージ抵抗３８の
一端に接続する。また、第１のサージ抵抗３８の他端は
エピタキシャル層３７に接続する。第２のダイオード４
１のアノードは第２の電源３０に接続し、カソードは第
２のサージ抵抗４０の一端に接続する。また、第２のサ
ージ抵抗４０の他端はエピタキシャル層３７に接続す
る。

【００４２】図２は、図１に示す半導体装置の等価回路
図であって、３１は第１の抵抗、３２は第２の抵抗、３
３は第１のｎｐｎトランジスタ、３４は第２ｎｐｎトラ
ンジスタ、３５は第１のｎｐｎトランジスタ３３のベー
スであって回路の入力、３６は回路の出力である。ここ
で、第１のダイオード３９及び第２のダイオード４１
は、ｎｐｎトランジスタのベースをアノードにして、ｎ
ｐｎトランジスタのエミッタをカソードにして構成し
た。

【００４３】第１のＶ−ｐｎｐトランジスタ５のベース
７と第２のＶ−ｐｎｐトランジスタ１１のベース１３及
びコレクタ１４とを接続し、カレントミラー構造を作っ
ている。同様に、第３のＶ−ｐｎｐトランジスタ１７の
ベース１９と第４のＶ−ｐｎｐトランジスタ２３のベー
ス２５及びコレクタ２６とを接続し、カレントミラー構
造を作っている。コレクタ１４は第１の抵抗３１の一端
と接続し、第１の抵抗３１の他端は接地する。コレクタ
８は第１のｎｐｎトランジスタ３３のコレクタと接続
し、第１のｎｐｎトランジスタ３３のエミッタは接地す
る。コレクタ２６は第２の抵抗３２の一端と接続し、第
２の抵抗３２の他端は接地する。コレクタ２０は第２の
ｎｐｎトランジスタ３４のコレクタと接続し、第２のｎ
ｐｎトランジスタ３４のエミッタは接地する。第１のｎ
ｐｎトランジスタ３３のコレクタは、第２のｎｐｎトラ
ンジスタ３４のベースと接続する。

【００４４】以下、前記のように構成された一実施形態
に係る半導体装置の動作について説明する。

【００４５】まず、図１において、第１の電源２９と第
２の電源３０とが入力されているとき、第１の電源２９
の電圧と第２の電源３０の電圧とが同じ場合には、エピ
タキシャル層３７の電位は、第１の電源２９及び第２の
電源３０の電圧値となる。第１の電源２９の電圧が第２
の電源３０の電圧よりも高い場合には、第１のダイオー
ド３９は順バイアス、第２のダイオード４１は逆バイア
スになり、エピタキシャル層３７には電流が流れないの
で、エピタキシャル層３７の電位は第１の電源２９の電
圧値となる。一方、第２の電源３０の電圧が第１の電源
２９の電圧よりも高い場合には、第１のダイオード３９
は逆バイアス、第２のダイオード４１は順バイアスにな
り、エピタキシャル層３７には電流が流れないので、エ
ピタキシャル層３７の電位は第２の電源３０の電圧値と
なる。

【００４６】次に、第１の電源２９がＯＦＦ又は接地に
なっていて、第２の電源３０だけが入力されているとき
には、第２の電源３０の電圧が第１の電源２９の電圧よ
りも高い場合と同様に、第１のダイオード３９は逆バイ
アス、第２のダイオード４１は順バイアスになり、エピ
タキシャル層３７には電流が流れないので、エピタキシ
ャル層３７の電位は第２の電源３０の電圧値となる。一
方、第２の電源３０がＯＦＦ又は接地になっていて、第
１の電源２９だけが入力されているときには、第１の電
源２９の電圧が第２の電源３０の電圧よりも高い場合と
同様に、第１のダイオード３９は順バイアス、第２のダ
イオード４１は逆バイアスになり、エピタキシャル層３
７には電流が流れないので、エピタキシャル層３７の電
位は第１の電源２９の電圧値となる。

【００４７】以上のように、エピタキシャル層３７の電
位は、第１の電源２９及び第２の電源３０の状態によっ
て第１の電源２９と第２の電源３０とのいずれか電圧が
高い方の電源の電圧値となり、分離の中で最も高い電圧
値に常にバイアスされる。

【００４８】次に、図２を参照しながら、前記一実施形
態に係る半導体装置の動作について説明する。

【００４９】第１の電源２９と第２の電源３０とを入力
している場合には、第１のＶ−ｐｎｐトランジスタ５の
コレクタ８には、第２のＶ−ｐｎｐトランジスタ１１の
コレクタ１４の電圧値と第１の抵抗３１の抵抗値とで決
まる電流がカレントミラーされて定電流が流れる。同様
に、第３のＶ−ｐｎｐトランジスタ１７のコレクタ２０
には、第４のＶ−ｐｎｐトランジスタ２３のコレクタ２
６の電圧値と第２の抵抗３２の抵抗値とで決まる電流が
カレントミラーされて定電流が流れる。

【００５０】従って、前記の状態で、入力端３５にＨレ
ベルの信号を与えると、第１のｎｐｎトランジスタ３３
がＯＮして第２のｎｐｎトランジスタ３４のベースをＬ
レベルにし、第２のｎｐｎトランジスタ３４はＯＦＦの
状態となり、出力端３６には第３のＶ−ｐｎｐトランジ
スタ１７のコレクタ電流と同様の定電流が出力される。

【００５１】また、入力端３５がＬレベルのときは、第
１のｎｐｎトランジスタ３３がＯＦＦになり、第２のｎ
ｐｎトランジスタ３４のベースをＨレベルにすると共に
第１のＶ−ｐｎｐトランジスタ５のコレクタ電流と同様
の定電流を第２のｎｐｎトランジスタ３４のベースに流
し込むので、第２のｎｐｎトランジスタ３４をＯＮの状
態にして、出力端３６から第２のｎｐｎトランジスタ３
４のベース電流のｈ_FE倍の電流から第３のＶ−ｐｎｐト
ランジスタ１７のコレクタ電流分を引いた値の電流を引
き込む。

【００５２】次に、第１の電源２９がＯＦＦ又は接地
で、第２の電源３０だけを入力している場合には、第１
のＶ−ｐｎｐトランジスタ５及び第２のＶ−ｐｎｐトラ
ンジスタ１１が動作していないので、入力端３５の値に
拘らず、第２のｎｐｎトランジスタ３４は常にＯＦＦで
あり、出力端３６には第３のＶ−ｐｎｐトランジスタ１
７のコレクタ電流と同様の定電流が出力される。

【００５３】以上のように、図２に示す回路は第１の電
源２９及び第２の電源３０の状態を変化させて入力端３
５と出力端３６の関係を制御するものであるが、このと
き回路が正常に動作するには、第１の電源２９及び第２
の電源３０の状態に拘らず各Ｖ−ｐｎｐトランジスタの
寄生トランジスタがＯＮしてはならない。もし、寄生ト
ランジスタがＯＮすると寄生ｎｐｎトランジスタ又は寄
生ｐｎｐトランジスタを介してエピタキシャル層３７又
は半導体基板１に電流がリークして、回路がラッチアッ
プする。

【００５４】例えば、第２の寄生ｎｐｎトランジスタ１
５がＯＮすると第２のＶ−ｐｎｐトランジスタ１１と第
２の寄生ｎｐｎトランジスタ１５とはｐｎｐｎのサイリ
スタ構造となっているため、第２のＶ−ｐｎｐトランジ
スタ１１のベース電流が第２の寄生ｎｐｎトランジスタ
１５を介してエピタキシャル層３７にリークし、第２の
Ｖ−ｐｎｐトランジスタ１１がラッチアップする。この
ように、寄生トランジスタがＯＮしないためには、エピ
タキシャル層３７は分離の中で常に最高電位にバイアス
されていなければならない。

【００５５】まず、第１の電源２９と第２の電源３０と
が入力されている場合は、前記図１に基づき説明したよ
うに、エピタキシャル層３７の電位は、第１の電源２９
及び第２の電源３０のいずれか電圧値の高い方の電源と
同じ電位にバイアスされる。従って、第１の寄生ｎｐｎ
トランジスタ９のエミッタ、第２の寄生ｎｐｎトランジ
スタ１５のエミッタ、第３の寄生ｎｐｎトランジスタ２
１のエミッタ及び第４の寄生ｎｐｎトランジスタ２７の
エミッタは、分離の中で最高の電位にバイアスされるの
でＯＮしない。同様に、第１の寄生ｐｎｐトランジスタ
１０のベース、第２の寄生ｐｎｐトランジスタ１６のベ
ース、第３の寄生ｐｎｐトランジスタ２２のベース及び
第４の寄生ｐｎｐトランジスタ２８のベースは、分離の
中で最高の電位にバイアスされるのでＯＮしない。

【００５６】次に、第１の電源２９がＯＦＦ又は接地さ
れていて、第２の電源３０だけが入力されている場合
は、第２のＶ−ｐｎｐトランジスタ５及び第２のＶ−ｐ
ｎｐトランジスタ１１は動作しておらず、エピタキシャ
ル層３７の電位は、分離の中で最高の電位である第２の
電源３０の電圧値にバイアスされるので、前記同様、第
３のＶ−ｐｎｐトランジスタ１７及び第４のＶ−ｐｎｐ
トランジスタ２３の各寄生トランジスタはＯＮしない。

【００５７】以上のように、第１の電源２９及び第２の
電源３０の状態に拘らず、エピタキシャル層３７の電位
は、分離のなかで常に最高の電位にバイアスされるの
で、図２に示す回路は正常に動作する。

【００５８】

【発明の効果】請求項１の発明に係る半導体装置による
と、エピタキシャル層の電圧は、第１の電源及び第２の
電源のうちのいずれか高い方の電源の電圧値となり、常
に最も高い電圧値にバイアスされるため、エピタキシャ
ル層の電圧が最も高い電圧でなくなりエピタキシャル層
に形成されているトランジスタが誤動作する事態を回避
することができる。従って、異なる電源に接続されるト
ランジスタ同士を同一のエピタキシャル層内に形成する
ことができるので、素子の集積度が向上する。

【００５９】請求項２の発明に係る半導体装置による
と、第１の電源及び第２の電源の状態に拘らず、第１及
び第２の縦型ｐｎｐトランジスタのいずれの寄生トラン
ジスタもＯＮしないため、寄生トランジスタを介してエ
ピタキシャル層又は半導体基板に電流がリークして、回
路がラッチアップする事態を回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の断面を
示す構造図である。

【図２】本発明の一実施形態に係る半導体装置の等価回
路図である。

【図３】従来の半導体装置の断面を示す構造図である。

【図４】従来の半導体装置の等価回路図である。

【符号の説明】

１ 半導体基板 ２ 分離層 ３ ｎ型の第１のエピタキシャル層 ４ ｎ型の第２のエピタキシャル層 ５ 第１のＶ−ｐｎｐトランジスタ ６ 第１のＶ−ｐｎｐトランジスタのエミッタ ７ 第１のＶ−ｐｎｐトランジスタのベース ８ 第１のＶ−ｐｎｐトランジスタのコレクタ ９ 第１の寄生ｎｐｎトランジスタ １０ 第１の寄生ｐｎｐトランジスタ １１ 第２のＶ−ｐｎｐトランジスタ １２ 第２のＶ−ｐｎｐトランジスタのエミッタ １３ 第２のＶ−ｐｎｐトランジスタのベース １４ 第２のＶ−ｐｎｐトランジスタのコレクタ １５ 第２の寄生ｎｐｎトランジスタ １６ 第２の寄生ｐｎｐトランジスタ １７ 第３のＶ−ｐｎｐトランジスタ １８ 第３のＶ−ｐｎｐトランジスタのエミッタ １９ 第３のＶ−ｐｎｐトランジスタのベース ２０ 第３のＶ−ｐｎｐトランジスタのコレクタ ２１ 第３の寄生ｎｐｎトランジスタ ２２ 第３の寄生ｐｎｐトランジスタ ２３ 第４のＶ−ｐｎｐトランジスタ ２４ 第４のＶ−ｐｎｐトランジスタのエミッタ ２５ 第４のＶ−ｐｎｐトランジスタのベース ２６ 第４のＶ−ｐｎｐトランジスタのコレクタ ２７ 第４の寄生ｎｐｎトランジスタ ２８ 第４の寄生ｐｎｐトランジスタ ２９ 第１の電源 ３０ 第２の電源 ３１ 第１の抵抗 ３２ 第２の抵抗 ３３ 第１のｎｐｎトランジスタ ３４ 第２のｎｐｎトランジスタ ３５ 入力端 ３６ 出力端 ３７ ｎ型エピタキシャル層 ３８ 第１のサージ抵抗 ３９ 第１のダイオード ４０ 第２のサージ抵抗 ４１ 第２のダイオード

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の第１の半導体層に第１のト
   ランジスタ及び第２のトランジスタが形成されていると
   共に、前記第１のトランジスタのエミッタと前記第２の
   トランジスタのエミッタとが電圧値が互いに異なる電源
   に接続された半導体装置であって、 前記第１のトランジスタ及び前記第２のトランジスタ
   は、前記第１の半導体層の内部において互いに分離する
   ように形成された第２導電型の第２の半導体層にそれぞ
   れ形成されており、 前記第１のトランジスタ及び前記第２のトランジスタの
   各エミッタは、前記第２の半導体層の内部において該第
   ２の半導体層と分離された第２導電型の第３の半導体層
   にそれぞれ形成されており、 前記第１のトランジスタのエミッタを駆動する第１の電
   源と、 前記第２のトランジスタのエミッタを駆動する第２の電
   源と、 第１電極が前記第１の電源に接続され且つ第２電極が前
   記第１の半導体層に接続された第１のダイオードと、 第１電極が前記第２の電源に接続され且つ第２電極が前
   記第１の半導体層に接続された第２のダイオードとを備
   えていることを特徴とする半導体装置。
2. 【請求項２】 前記第１のトランジスタは第１の縦型ｐ
   ｎｐトランジスタであり、前記第２のトランジスタは第
   ２の縦型ｐｎｐトランジスタであり、前記第１及び第２
   のダイオードの前記各第１電極はアノードであり、前記
   第１及び第２のダイオードの前記各第２電極はカソード
   であることを特徴とする請求項１に記載の半導体装置。