JPH04330773A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04330773A JPH04330773A JP27762691A JP27762691A JPH04330773A JP H04330773 A JPH04330773 A JP H04330773A JP 27762691 A JP27762691 A JP 27762691A JP 27762691 A JP27762691 A JP 27762691A JP H04330773 A JPH04330773 A JP H04330773A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 230000001681 protective effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 19
- 230000015556 catabolic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
集積回路に使用する入出力の保護回路を備えた半導体装
置に関する。
集積回路に使用する入出力の保護回路を備えた半導体装
置に関する。
【０００２】
【従来の技術】従来の入力保護回路は、図４（Ａ）に示
すように入力端子２から抵抗１を介して内部回路３に接
続する点と電源端子間に各々ダイオードを接続していた
。図４（Ｂ）に示すように低電位側電源１３に接続され
たダイオード４はＰ− 層８とＮ＋ 層９により形成さ
れ、高電位側電源６に接続されたダイオード５はＰ＋
層１１とＮ型半導体基板７により形成される。
すように入力端子２から抵抗１を介して内部回路３に接
続する点と電源端子間に各々ダイオードを接続していた
。図４（Ｂ）に示すように低電位側電源１３に接続され
たダイオード４はＰ− 層８とＮ＋ 層９により形成さ
れ、高電位側電源６に接続されたダイオード５はＰ＋
層１１とＮ型半導体基板７により形成される。
【０００３】通常のＣＭＯＳ ＩＣにおいては、これ
らのダイオードの順方向電圧降下ＶＦ は０．７Ｖ，逆
方向耐圧はおよそ３０Ｖである。内部回路の耐圧はＭＯ
Ｓトランジスタのゲート酸化膜耐圧で決まりゲート酸化
膜厚が５００オングストロームであればおよそ４０Ｖで
ある。
らのダイオードの順方向電圧降下ＶＦ は０．７Ｖ，逆
方向耐圧はおよそ３０Ｖである。内部回路の耐圧はＭＯ
Ｓトランジスタのゲート酸化膜耐圧で決まりゲート酸化
膜厚が５００オングストロームであればおよそ４０Ｖで
ある。
【０００４】したがって、外部より入力端子に静電気な
どによるサージ電圧が印加されても入力保護回路のダイ
オードが順方向または逆方向にバイアスされ、内部回路
を構成するＭＯＳトランジスタにかかる電圧を３０Ｖ以
下にクランプし保護することができる。このような入力
保護回路は一般的なＣＭＯＳ ＩＣにおいて幅広く用
いられている。
どによるサージ電圧が印加されても入力保護回路のダイ
オードが順方向または逆方向にバイアスされ、内部回路
を構成するＭＯＳトランジスタにかかる電圧を３０Ｖ以
下にクランプし保護することができる。このような入力
保護回路は一般的なＣＭＯＳ ＩＣにおいて幅広く用
いられている。
【０００５】
【発明が解決しようとする課題】従来の入力保護回路を
デジタルＩＣで一般的に用いられている高電位側電源＋
５Ｖ，低電位側電源０Ｖ，入力電圧範囲０〜＋５Ｖで使
用している場合には特に問題はない。ところが入力電圧
範囲が正負（たとえば±１０Ｖ），高電位側電源＋１０
Ｖ，低電位側電源−１０Ｖというインターフェース用Ｉ
Ｃに用いた場合、内部寄生トランジスタが電源立上時に
動作し一種のラッチアップが起こり高電位側電源に大電
流が流れるという問題があった。
デジタルＩＣで一般的に用いられている高電位側電源＋
５Ｖ，低電位側電源０Ｖ，入力電圧範囲０〜＋５Ｖで使
用している場合には特に問題はない。ところが入力電圧
範囲が正負（たとえば±１０Ｖ），高電位側電源＋１０
Ｖ，低電位側電源−１０Ｖというインターフェース用Ｉ
Ｃに用いた場合、内部寄生トランジスタが電源立上時に
動作し一種のラッチアップが起こり高電位側電源に大電
流が流れるという問題があった。
【０００６】具体的には、電源立上時入力電圧が−１０
Ｖ印加されていると図４（Ｂ）の寄生トランジスタ２１
のベース・エミッタ間が順方向にバイアスされ、高電位
側電源に接続されているＮ型半導体基板７とＮ＋ 層９
が短絡される。そのため、高電位側電源から入力端子に
電流が流れるとともに内部回路の正常な動作を阻害する
という欠点があった。
Ｖ印加されていると図４（Ｂ）の寄生トランジスタ２１
のベース・エミッタ間が順方向にバイアスされ、高電位
側電源に接続されているＮ型半導体基板７とＮ＋ 層９
が短絡される。そのため、高電位側電源から入力端子に
電流が流れるとともに内部回路の正常な動作を阻害する
という欠点があった。
【０００７】
【課題を解決するための手段】本発明によれば、外部接
続端子と内部回路との接続点と高電位側電源又は低電位
側電源との間に接続され、且つ互に逆方向に直列接続さ
れた第１及び第２のダイオードとを有する保護回路を備
えた半導体装置が得られる。
続端子と内部回路との接続点と高電位側電源又は低電位
側電源との間に接続され、且つ互に逆方向に直列接続さ
れた第１及び第２のダイオードとを有する保護回路を備
えた半導体装置が得られる。
【０００８】更に、本発明によれば、外部接続端子と内
部回路との間に接続した抵抗と、抵抗と内部回路との接
続点と高電位側電源又は低電位側電源との間に接続され
、且つ互に逆方向に直列接続された第１及び第２のダイ
オードとを有する保護回路を備えた半導体装置が得られ
る。
部回路との間に接続した抵抗と、抵抗と内部回路との接
続点と高電位側電源又は低電位側電源との間に接続され
、且つ互に逆方向に直列接続された第１及び第２のダイ
オードとを有する保護回路を備えた半導体装置が得られ
る。
【０００９】更に、本発明によれば、一導電型半導体基
板上に設けた逆導電型ウェルと、ウェル内に設けて外部
接続端子と内部回路との間に接続した抵抗と内部回路と
の接続点に接続した一導電型拡散層と、ウェル内に設け
た逆導電型高濃度拡散層と、半導体基板に設けてウェル
内の逆導電型高濃度拡散層と接続した逆導電型拡散層と
を含む保護回路を備えた半導体装置が得られる。
板上に設けた逆導電型ウェルと、ウェル内に設けて外部
接続端子と内部回路との間に接続した抵抗と内部回路と
の接続点に接続した一導電型拡散層と、ウェル内に設け
た逆導電型高濃度拡散層と、半導体基板に設けてウェル
内の逆導電型高濃度拡散層と接続した逆導電型拡散層と
を含む保護回路を備えた半導体装置が得られる。
【００１０】更にまた、本発明によれば、Ｎ型半導体基
板上に、第１のダイオード及び第２のダイオードを有し
、入力端子側または出力端子側と高電位側電源端子間に
第１のダイオードおよび第２のダイオードが直列に接続
され、第１のダイオードのカソードは入力端子側または
出力端子側に接続され、第２のダイオードのカソードは
高電位側電源端子に接続され、第１のダイオードと第２
のダイオードのアノード同士が接続されている保護回路
を備えた半導体装置が得られる。
板上に、第１のダイオード及び第２のダイオードを有し
、入力端子側または出力端子側と高電位側電源端子間に
第１のダイオードおよび第２のダイオードが直列に接続
され、第１のダイオードのカソードは入力端子側または
出力端子側に接続され、第２のダイオードのカソードは
高電位側電源端子に接続され、第１のダイオードと第２
のダイオードのアノード同士が接続されている保護回路
を備えた半導体装置が得られる。
【００１１】また、本発明によれば、Ｐ型半導体基板上
に、第１のダイオード及び第２のダイオードを有し、入
力端子側または出力端子側と低電位側電源端子間に第１
のダイオードおよび第２のダイオードが直列に接続され
、第１のダイオードのアノードは入力端子側または出力
端子側に接続され、第２のダイオードのアノードは低電
位側電源端子に接続され、第１のダイオードと第２のダ
イオードのカソード同士が接続されている保護回路を備
えた半導体装置が得られる。
に、第１のダイオード及び第２のダイオードを有し、入
力端子側または出力端子側と低電位側電源端子間に第１
のダイオードおよび第２のダイオードが直列に接続され
、第１のダイオードのアノードは入力端子側または出力
端子側に接続され、第２のダイオードのアノードは低電
位側電源端子に接続され、第１のダイオードと第２のダ
イオードのカソード同士が接続されている保護回路を備
えた半導体装置が得られる。
【００１２】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１３】図１（Ａ）は本発明による第１の実施例を
示す半導体装置の入力保護回路の等価回路図、図１（Ｂ
）は図１（Ａ）に示した入力保護回路の断面構造図であ
る。
示す半導体装置の入力保護回路の等価回路図、図１（Ｂ
）は図１（Ａ）に示した入力保護回路の断面構造図であ
る。
【００１４】Ｎ型半導体基板７上にＰ− 層８を形成し
、このＰ− 層中のＮ＋ 層９およびＰ＋ 層１０によ
る第１のダイオード４を形成する。同様にＮ型半導体基
板７上にＰ＋ 層１１およびＮ＋ 層１２を設けること
により第２のダイオード５を形成する。Ｎ型半導体基板
の濃度は１０１５ｃｍ−３，Ｐ− 層は１０１６ｃｍ−
３で深さは２μｍ，Ｐ＋ 層およびＮ＋ 層の濃度は１
０１８〜１０２０ｃｍ−３で深さは０．５μｍ程度であ
り、通常ＣＭＯＳＩＣで用いられるＭＯＳトランジスタ
のソース，ドレイン領域と共通に形成できる。この例で
第１のダイオードおよび第２のダイオードの順方向電圧
ＶＦ は０．７Ｖ，逆方向耐圧は３０Ｖ程度である。内
部回路３に使用されるＭＯＳトランジスタのゲート酸化
膜耐圧は４０〜５０Ｖである。
、このＰ− 層中のＮ＋ 層９およびＰ＋ 層１０によ
る第１のダイオード４を形成する。同様にＮ型半導体基
板７上にＰ＋ 層１１およびＮ＋ 層１２を設けること
により第２のダイオード５を形成する。Ｎ型半導体基板
の濃度は１０１５ｃｍ−３，Ｐ− 層は１０１６ｃｍ−
３で深さは２μｍ，Ｐ＋ 層およびＮ＋ 層の濃度は１
０１８〜１０２０ｃｍ−３で深さは０．５μｍ程度であ
り、通常ＣＭＯＳＩＣで用いられるＭＯＳトランジスタ
のソース，ドレイン領域と共通に形成できる。この例で
第１のダイオードおよび第２のダイオードの順方向電圧
ＶＦ は０．７Ｖ，逆方向耐圧は３０Ｖ程度である。内
部回路３に使用されるＭＯＳトランジスタのゲート酸化
膜耐圧は４０〜５０Ｖである。
【００１５】このように構成された入力保護回路に静電
気などのサージが印加されても内部回路に印加される電
圧は、（ダイオードの逆方向耐圧）＋（順方向電圧）す
なわちおよそ３０Ｖにクランプされ内部回路は保護され
る。また、電源を立上げるとき入力端子に負電圧が印加
されていても、図４（Ｂ）に示した従来の保護回路にお
ける寄生トランジスタ２１のベース・エミッタ間に相当
する箇所は順方向にバイアスされないので寄生トランジ
スタはオンしない。
気などのサージが印加されても内部回路に印加される電
圧は、（ダイオードの逆方向耐圧）＋（順方向電圧）す
なわちおよそ３０Ｖにクランプされ内部回路は保護され
る。また、電源を立上げるとき入力端子に負電圧が印加
されていても、図４（Ｂ）に示した従来の保護回路にお
ける寄生トランジスタ２１のベース・エミッタ間に相当
する箇所は順方向にバイアスされないので寄生トランジ
スタはオンしない。
【００１６】図１（Ａ）では、入力保護回路において入
力端子に抵抗を挿入してあるが、必ずしも必要ではなく
図１（Ｃ）に示す構成でも良い。
力端子に抵抗を挿入してあるが、必ずしも必要ではなく
図１（Ｃ）に示す構成でも良い。
【００１７】本発明による第２の実施例を示す半導体装
置、Ｐ型半導体基板上での保護回路を図２に示す。図２
（Ａ）は、本発明による半導体装置の保護回路の第２の
実施例を示す等価回路図、図２（Ｂ）は、図２（Ａ）の
保護回路の断面構造図である。
置、Ｐ型半導体基板上での保護回路を図２に示す。図２
（Ａ）は、本発明による半導体装置の保護回路の第２の
実施例を示す等価回路図、図２（Ｂ）は、図２（Ａ）の
保護回路の断面構造図である。
【００１８】Ｐ型半導体基板１９上にＮ− 層１８を形
成し、このＮ− 層中のＰ＋ 層１４およびＮ＋ 層１
５により第１のダイオードを形成する。同様にＰ型半導
体基板１９上にＮ＋ 層１６およびＰ＋ 層１７を設け
ることにより第２のダイオード５を形成する。ここでの
動作は、図１に示した入力保護回路と同様であるので省
略する。なお、図２（Ｃ）は、図１（Ｃ）と同じく入力
端子に挿入する抵抗がない例である。
成し、このＮ− 層中のＰ＋ 層１４およびＮ＋ 層１
５により第１のダイオードを形成する。同様にＰ型半導
体基板１９上にＮ＋ 層１６およびＰ＋ 層１７を設け
ることにより第２のダイオード５を形成する。ここでの
動作は、図１に示した入力保護回路と同様であるので省
略する。なお、図２（Ｃ）は、図１（Ｃ）と同じく入力
端子に挿入する抵抗がない例である。
【００１９】図１および図２においては、本発明による
半導体装置の保護回路を入力保護として用いた例を示し
たが、出力保護として用いることも可能である。
半導体装置の保護回路を入力保護として用いた例を示し
たが、出力保護として用いることも可能である。
【００２０】図３（Ａ）は、本発明による半導体装置の
保護回路をＮ型半導体基板上において出力保護として用
いた場合の一例を示す等価回路図、図３（Ｂ）は同じく
Ｐ型半導体基板上において出力保護として用いた場合の
一例を示す等価回路図である。
保護回路をＮ型半導体基板上において出力保護として用
いた場合の一例を示す等価回路図、図３（Ｂ）は同じく
Ｐ型半導体基板上において出力保護として用いた場合の
一例を示す等価回路図である。
【００２１】
【発明の効果】以上説明したように本発明による半導体
装置は、電源立上時に正負の入力電圧が印加された場合
でも不都合が生じないばかりでなく、従来の保護回路を
用いた場合と同等の保護能力を有してる。
装置は、電源立上時に正負の入力電圧が印加された場合
でも不都合が生じないばかりでなく、従来の保護回路を
用いた場合と同等の保護能力を有してる。
【００２２】また、本発明による半導体装置の保護回路
は、従来の保護回路に対して単体ダイオードの面積，構
造は同じであるので、チップサイズを増加することなく
、製造工程も変更する必要がない。本発明による半導体
装置は、正負の入力電圧が印加されるＣＭＯＳ ＩＣ
に入力保護回路または出力保護回路を用いて形成すると
効果大である。
は、従来の保護回路に対して単体ダイオードの面積，構
造は同じであるので、チップサイズを増加することなく
、製造工程も変更する必要がない。本発明による半導体
装置は、正負の入力電圧が印加されるＣＭＯＳ ＩＣ
に入力保護回路または出力保護回路を用いて形成すると
効果大である。
【図１】図１（Ａ）は本発明の第１の実施例を示す等価
回路図、図１（Ｂ）は、図１（Ａ）に示した保護回路の
断面構造図、図１（Ｃ）は図１（Ａ）の抵抗を除いた実
施例を示す等価回路図である。
回路図、図１（Ｂ）は、図１（Ａ）に示した保護回路の
断面構造図、図１（Ｃ）は図１（Ａ）の抵抗を除いた実
施例を示す等価回路図である。
【図２】図２（Ａ）は本発明の第２の実施例を示す等価
回路図、図２（Ｂ）は図２（Ａ）に示した保護回路の断
面構造図、図２（Ｃ）は図２（Ａ）の抵抗を除いた実施
例を示す等価回路図である。
回路図、図２（Ｂ）は図２（Ａ）に示した保護回路の断
面構造図、図２（Ｃ）は図２（Ａ）の抵抗を除いた実施
例を示す等価回路図である。
【図３】図３（Ａ）は本発明の第１の実施例を出力端子
に適用した実施例を示す等価回路図、図３（Ｂ）は本発
明の第２の実施例を出力端子に適用した実施例を示す等
価回路図である。
に適用した実施例を示す等価回路図、図３（Ｂ）は本発
明の第２の実施例を出力端子に適用した実施例を示す等
価回路図である。
【図４】図４（Ａ）は従来の入力保護回路を示す等価回
路図、図４（Ｂ）は図４（Ａ）に示した保護回路の断面
構造図である．
路図、図４（Ｂ）は図４（Ａ）に示した保護回路の断面
構造図である．
１ 抵抗
２ 入力端子
３ 内部回路
４ 第１のダイオード
５ 第２のダイオード
６ 高電位側電源
７ Ｎ型半導体基板
８ Ｐ− 層
９，１２，１５，１６ Ｎ＋ 層１０，１１，１
４，１７ Ｐ＋ 層１３ 低電位側電源 １８ Ｎ− 層 １９ Ｐ型半導体基板 ２０ 出力端子 ２１ 寄生トランジスタ
４，１７ Ｐ＋ 層１３ 低電位側電源 １８ Ｎ− 層 １９ Ｐ型半導体基板 ２０ 出力端子 ２１ 寄生トランジスタ
Claims (5)
- 【請求項１】 外部接続と内部回路との接続点と高電
位側電源又は低電位側電源との間に接続され、且つ互に
逆方向に直列接続された第１及び第２のダイオードとを
有する保護回路を備えたことを特徴とする半導体装置。 - 【請求項２】 外部接続端子と内部回路との間に接続
した抵抗と、前記抵抗と内部回路との接続点と高電位側
電源又は低電位側電源との間に接続され、且つ互に逆方
向に直列接続された第１及び第２のダイオードとを有す
る保護回路を備えたことを特徴とする半導体装置。 - 【請求項３】 一導電型半導体基板上に設けた逆導電
型ウェルと、前記ウェル内に設けて外部接続端子と内部
回路との間に接続した抵抗と前記内部回路との接続点に
接続した一導電型拡散層と、前記ウェル内に設けた逆導
電型高濃度拡散層と、前記半導体基板に設けて前記ウェ
ル内の逆導電型高濃度拡散層と接続した逆導電型拡散層
とを含む保護回路を備えたことを特徴とする半導体装置
。 - 【請求項４】 Ｎ型半導体基板上に、第１のダイオー
ド及び第２のダイオードを有し、入力端子側または出力
端子側と高電位側電源端子間に前記第１のダイオードお
よび前記第２のダイオードが直列に接続され、前記第１
のダイオードのカソードは前記入力端子側または前記出
力端子側に接続され、前記第２のダイオードのカソード
は前記高電位側電源端子に接続され、前記第１のダイオ
ードと前記第２のダイオードのアノード同士が接続され
ている保護回路を備えたことを特徴とする半導体装置。 - 【請求項５】 Ｐ型半導体基板上に、第１のダイオー
ド及び第２のダイオードを有し、入力端子側または出力
端子側と低電位側電源端子間に前記第１のダイオードお
よび前記第２のダイオードが直列に接続され、前記第１
のダイオードのアノードは前記入力端子側または前記出
力端子側に接続され、前記第２のダイオードのアノード
は前記低電位側電源端子に接続され、前記第１のダイオ
ードと前記第２のダイオードのカソード同士が接続され
ている保護回路を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27762691A JPH04330773A (ja) | 1990-12-05 | 1991-10-24 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-400417 | 1990-12-05 | ||
| JP40041790 | 1990-12-05 | ||
| JP27762691A JPH04330773A (ja) | 1990-12-05 | 1991-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330773A true JPH04330773A (ja) | 1992-11-18 |
Family
ID=26552480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27762691A Pending JPH04330773A (ja) | 1990-12-05 | 1991-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330773A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176735A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体回路の入力保護回路 |
| JP2006302977A (ja) * | 2005-04-15 | 2006-11-02 | Fuji Electric Device Technology Co Ltd | パワー半導体デバイスの温度計測装置 |
| JP2021132093A (ja) * | 2020-02-19 | 2021-09-09 | セイコーエプソン株式会社 | 静電気保護回路、半導体装置、電子機器および移動体 |
-
1991
- 1991-10-24 JP JP27762691A patent/JPH04330773A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176735A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体回路の入力保護回路 |
| JP2006302977A (ja) * | 2005-04-15 | 2006-11-02 | Fuji Electric Device Technology Co Ltd | パワー半導体デバイスの温度計測装置 |
| JP2021132093A (ja) * | 2020-02-19 | 2021-09-09 | セイコーエプソン株式会社 | 静電気保護回路、半導体装置、電子機器および移動体 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |