JPH02126669A - 複合ｍｏｓトランジスタと自由輪ダイオード - Google Patents

複合ｍｏｓトランジスタと自由輪ダイオード

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JPH02126669A
JPH02126669A JP1224301A JP22430189A JPH02126669A JP H02126669 A JPH02126669 A JP H02126669A JP 1224301 A JP1224301 A JP 1224301A JP 22430189 A JP22430189 A JP 22430189A JP H02126669 A JPH02126669 A JP H02126669A
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terminal
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JP1224301A
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Bruno Nadd
ブリュノ・ナド
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SGS Thomson Microelectronics SA
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は半導体の分野に関し、より特定的にはＭＯＳ
トランジスタに関する。これは特にパワーＭＯ８）ラン
ジスタに適用される。
より特定的に、この発明は複合ＭＯ８Ｉ−ランジスタに
関し、そのサブストレートはその２つの主ｆ？ｔＳ極（
ソースとドレイン）に与えられる電位の最も低いものと
自動的に接続される。
他方、この発明は能動ダイオード型の自由輪ダイオード
構造に対するこの発明に従ったコンポーネントの応用に
関し、これは縦型拡散ＭＯ８（ＶＤＭＯ５）型または等
価のパワーＭＯＳトランジスタも含むチップでモノリシ
ック型で作られることができる。
この発明を説明する前に、同じ集積回路チップで縦型拡
散ＭＯＳトランジスタと横型論理ＭＯＳトランジスタを
使う技術において自由輪ダイオードを実現するために出
（わす問題が思い出させられる。
まず、第１図はパワースイッチ１と直流電源３を横切る
負荷２の接続を示す。従来的に負荷２が誘導性負荷であ
る場合、自由輪ダイオードと呼ばれるダイオード４はパ
ワースイッチと直列にまた電荷で平行に接続される。こ
のダイオードはスイッチがスイッチ・オフされるときに
負荷の誘導性電流が流れるように設計され、主要スイッ
チ１かスイッチ・オンされるときに電流の流れる方向に
関して逆バイアスされる。自由輪ダイオードの機能は、
負荷と直列のメインスイッチ１が不意にスイッチ・オフ
したときに実質的な過電圧が起こるのを避けることであ
る。
パワースイッチのユーザは一般にこの自由輪ダイオード
４がパワースイッチと同じ半導体的チップで集積化され
るのを望む。
第２図はＶＤＭＯ８と制御回路を形成するトランジスタ
を同じチップで含む技術において集積化されるこのよう
な自由輪ダイオードの実現の非常に概略的な断面図であ
る。
第２図で示されるように、この技術はＮ＋型下位層１０
とＮ型層１１を含むサブストレートを使う。Ｎ型層１１
にはパワーＭＯ８）ランジスタの多数のセルが形成され
、その１つが概略的に１２として示される。パワートラ
ンジスタの各セルはＰ拡散領域１３を含み、そこでＮ領
域１４が拡散される。ソースメタライゼーション１５は
それを分ける領域１４とＰ領域１３をコンタクトする。
ゲートメタライゼーション（ポリシリコン）１６はＰ領
域の横型部分においてチャネルを開けることを可能にし
てソース電極１５とコンポーネントの後表面に形成され
るドレインメタライゼーション１７の間に導通を確立す
る。
この構造には１つのまたはいくつかのＰ型ウェル２０が
あり、そこにＭＯＳトランジスタ２１が形成されて制御
回路を作ることを可能にする。
モノリシック自由輪ダイオードを実現するための従来の
方法は、制御回路を含むウェル２０と類似したＰ型ウェ
ル３０において、メタライゼーション３３と３４にそれ
ぞれ関連して、Ｎ＋拡散３１およびＰ＋コンタクト３２
を実施するのを含む。
メタライゼーション３３はソースメタライゼーション１
５と第１の負荷端子に接続され、メタライゼーション３
４は他方の負荷端子と正の端子がドレインＤに接続され
る電源３の負の端子に接続される。
第２図と等価の回路図は第３図で示され、ここでは負荷
２、電流源３そしてパワートランジスタ１２が再び示さ
れる。領域３１と３２の間のＮ＋接合Ｐは、そのコレク
タが第２図の層１１と１０に対応するＮＰＮ型寄生バイ
ポーラトランジスタ３５のエミッタ・ベース接合に対応
し、結果的にパワートランジスタ１２のドレイン１０に
接続される。その結果として、自由輪ダイオード動作中
、その寄生トランジスタ３５に実質的な電力消散が起こ
り、その寄生電流は制御回路を損なうかもしれない。こ
の寄生バイポーラトランジスタの利得を減じる従来の方
法は、負荷を流れがちな高い電流が原因で不十分である
。
この欠点を一時的に和らげるため、先行技術では「能動
ダイオード」型の構造、すなわち端子間にかかる電圧の
極性に従って選択的に導通または非導通の制御された構
造を実現するように工夫された。
このような能動ダイオード構造は第４図で示される。こ
れは第３図と同じ参照符号で明示された同じコンポーネ
ントを含み、その上にパワートランジスタ１２に関して
反対に制御された負荷２と並列なＭＯＳトランジスタ４
０が加えられる。こうして、このトランジスタ４０はト
ランジスタ１２が導通のときは阻止され、トランジスタ
１２が阻止されるときは導通である。
この方法は演鐸的に満足のように見える、しかし上記で
説明した型の構造においては、寄生バイポーラトランジ
スタ３５が残る。実際に、トランジスタ４０はたとえば
第５図で示されたように作られ、第２図のウェル３０と
類似したウェル４１で形成され、ドレイン領域４２、お
よびウェル４１とコンタクトを確立するＰ＋型の過度に
ドープされた領域４４にメタライゼーションによって接
続されるソース領域４３を含む。ドレインとソース領域
の間にゲートが設けられる。負荷２はドレインのメタラ
イゼーション４５とソースのメタライゼーション４６の
間で接続される。第２図のように、ドレインメタライゼ
ーション４５はパワートランジスタのソース１５に接続
される。しかし、第４図で示されるように、寄生トラン
ジスタ３５が残り、そのエミッタは領域４２に、そのベ
ースはウェル４１に、そしてそのコレクタはパワートラ
ンジスタドレインに対応する。一般に、この寄生バイポ
ーラトランジスタはＭＯＳトランジスタ４０が導通（自
由輪動作の間）のときは不活性である。しかし、阻止さ
れたままとするには、トランジスタ４０の端子間にかか
る電圧降下はバイポーラトランジスタのエミッタ／ベー
ス電圧降下、すなわち約０，７ボルトよりも低くなけれ
ばならない。これはＭＯＳトランジスタ４０の導通状態
で低い抵抗器を意味し、したがって実質的な表面があり
、これはコンポーネントの実現においてなるべく避けよ
うとするものである。
したがって、第２図および第５図においてそれぞれ示さ
れる先行技術の２つの解決は、寄生バイポーラトランジ
スタの存在を引き起こし、広いシリコン表面を失うこと
を選択する第４図および第５図の場合を除いて、その影
響は損害を与える。
その上、前述の先行技術に従った２つの場合において、
自由輪動作の間、電流を迅速に弱めることは可能ではな
く、後者はしばしば非常に弱小である負荷の内部抵抗器
によってのみ制限される。
実際に、第４図および第５図の場合も、もしＭＯＳトラ
ンジスタ４０の抵抗が増大すると、バイポーラトランジ
スタ３５のベース／エミッタダイオードの導通を引き起
こし、したがって導通状態でこのトランジスタのスイッ
チングとなる。
最後に、先行技術に従ったそれらの配置の他の欠点は、
電流源の偶然の極性反転（たとえばカーバッテリに接続
される回路の場合に無視できない危険である）の場合、
電流はいかなる方法においても制限されず、自由輪ダイ
オードを流れることができ、またパワートランジスタ１
２に平行に固有に存在するダイオードを流れることがで
きる（このダイオードはドレイン１７のメタライゼーシ
ョンとＰ型頭域１３ともコンタクトするソース１５のメ
タライゼーションの間に接続される（第２図参照））。
発明の要約 この発明はサブストレート接続スイッチングを有する複
合ＭＯ８）ランジスタを設ける。
第１の導電型のサブストレートの上に作られるこの複合
ＭＯＳ）ランジスタはゲート電極、第１の主要電極、第
２の主要電極およびサブストレート領域を含み、さらに
サブストレート領域に最も低い電圧を有する第１または
第２の主要電極を接続するための手段を含む。
この発明に従った実施例では、第１および第２の主要電
極はそれぞれ第１および第２の補助ＭＯＳトランジスタ
の第１の主要端子に接続され、その第２の主要端子はサ
ブストレートに接続され、第１および第２の補助トラン
ジスタのゲートは電圧比較回路の出力によって付加的に
制御され、その入力は前記複合トランジスタの主要電極
に接続され、それによって最も低い電圧である前記複合
トランジスタの主要電極は自動的にサブストレートに接
続される。
このトランジスタは当業者にとって明らかである多数の
応用が可能である。これらの応用の１つは、第４図およ
び第５図に関して説明されたＭＯＳトランジスタ４０を
置換する能動ダイオードとしてこのようなトランジスタ
を使用することである。すると、先行技術に従った素子
の前述の３つの欠点は避けられる。
この発明の前述のおよびその他の目的、特徴および利点
は、添付の図で示される好ましい実施例の以下の詳細な
説明から明らかとなる。
一般に言うと、集積回路表現の分野で従来的であるよう
に、種々の図は１つの園内においてまたは他の図に対す
る１つの図において同じ割合では描かれておらず、特に
種々の層の厚さは図の読みやすさを容易にするために任
意に描かれる。
第６図で示されるように、この発明は主要端子Ａ１とＡ
２（交互にソースおよびドレイン機能に対応する）およ
びゲートＧ１を含む複合ＭＯＳトランジスタに関する。
この複合ＭＯＳトランジスタは主要ＭＯ３）ランジスタ
５０、およびそのサブストレート（すなわちソースおよ
びドレインか形成される層、かつゲートの影響の下で部
分的に形成されるチャネル領域）をその端子Ａ１とＡ２
のどちらかに、より正確には、最も低い電圧を有する端
子に接続するためのスイッチング手段５１を含む。
第７Ａ図はスイッチング素子５１の実施例を示す。主要
ＭＯＳトランジスタ５０のサブストレート端子は、サブ
ストレート端子および補助ＭＯＳトランジスタ５２と５
３の第１の主要端子に接続され、その他方の主要端子は
それぞれ端子Ａ１とＡ２に接続される。補助トランジス
タ５２と５３のゲートは比較回路５４の出力によって制
御され、ＭＯＳトランジスタ５３に関しては直接に、ま
たトランジスタ５２に関してはインバータエによって制
御される。比較回路５４は端子Ａ１とＡ２の間にかかる
電圧を比較する。したがって、自動的に、サブストレー
ト端子５１は最も低い電圧を有する端子Ａ１またはＡ２
に接味される。
第７Ｂ図は第７Ａ図のブロックで描かれるインバータ比
較回路の実施例を示す。この第７Ｂ図も主要トランジス
タ５０と補助トランジスタ５２と５３を示す。トランジ
スタ５２のゲートはトランジスタＴ２のドレインに接続
され、そのソースは端子Ａ２に接続される。同様に、ト
ランジスタ５３のゲートはトランジスタＴ１のドレイン
に接続され、そのソースは端子Ａ１に接続される。なお
、トランジスタＴ２のゲートはトランジスタＴ’　　２
のゲートに接続され、そのソースは端子Ａ１に接続され
、そのドレインはそのゲートと抵抗器Ｒ′２を介して電
源端子Ｖｃｃ（たとえば１０ボルト）に接続される。同
様に、トランジスタＴ１のゲートはトランジスタＴ’　
　１のゲートに接続され、そのソースは端子Ａ２に接続
され、そのドレインはそのゲートにまた抵抗器Ｒ’　　
１を介して端子ＶＣＣに接続される。最後に、トランジ
スタ５２のゲート端子とトランジスタＴ２のドレイン端
子は抵抗器Ｒ２を介して端子Ｖｃｃに接続され、トラン
ジスタ５３のゲートとトランジスタＴ１のドレインの共
通の端子は抵抗器Ｒ１を介して端子Ｖｃｃに接続される
。トランジスタＴＩ、Ｔ：’１、Ｔ２、Ｔ’　２．５２
．５３および５０は同じサブストレートを有する。
この回路は以下のように動作する： 抵抗器Ｒ’　　１は電流（Ｖ　ｃ　ｃ−ＶＴ）　／Ｒ’
　　１をトランジスタＴ’　　１に注入する。したがっ
てトランジスタＴ’　　１のドレインは十■Ｔ（ＭＯＳ
トランジスタのしきい値電圧）でバイアスされる。
次にトランジスタＴ１のゲートの電圧も＋ＶＴでバイア
スされる。
端子Ａ１の電圧が端子Ａ２の電圧に関して正であるなら
ば、トランジスタＴ１のソースは正である。トランジス
タＴ１のゲート／ソース電圧はしたがってＶＴよりも低
く、そしてこのトランジスタＴ１は阻止される。トラン
ジスタ５３のゲートは次に抵抗器Ｒ１を介して端子Ｖｃ
ｃに接続され、これはトランジスタ５３が導通になるこ
とを引き起コス。抵抗器Ｒ’２は電流（Ｖ　ｃ　ｃ　−
ＶＴ）　／Ｒ’　　２をトランジスタＴ’　２に注入し
、そのゲートは端子Ａ２に関して正である端子Ａ１より
上のしきい値電圧ＶＴでバイアスされ、トランジスタＴ
２のゲート／ソース電圧はＶＴよりも高く、したがって
、トランジスタＴ２は導通となりトランジスタ５２は阻
止される。その結果として、トランジスタ５０のサブス
トレートは端子Ａ２に接続され、これが望ましい目的で
ある。
端子Ａ１の電圧が端子Ａ２の電圧よりも低ければ、トラ
ンジスタＴ１のソースは負である。このトランジスタＴ
１のゲート／ソース電圧はしたがってＭＯＳトランジス
タ（ＶＴ）のしきい値電圧よりも高く、このトランジス
タは導通である。トランジスタ５３のゲートはしたがっ
てトランジスタＴ１を介して端子Ａ１に接続され、そし
てこのトランジスタは阻止される。トランジスタ５０の
サブストレートはしたがってもはや接地されず、その場
合望ましいようにトランジスタ５２が導通であるので端
子Ａ１に接続される。
第８図は第７Ａ図の回路図の形で示される構造の例示的
実施例の概略的断面図である。この断面図はＭＯＳトラ
ンジスタ５０のサブストレートを構成するＰウェル６０
を示す。従来のように、このトランジスタ５０はウェル
６０に、ゲートＧ１を介して導通状態にすることができ
る電極Ａ１とＡ２に対応する２つのＮ型領域６１と６２
を含む。
第１の主要領域６１は第１の補助トランジスタ５２の第
１の主要領域も構成し、その第２の主要領域６３はメタ
ライゼーション６４によってＰ型の過度にドープされた
領域に接続されてサブストレートで短絡を実現する。同
様に、第２の補助トランジスタ５３の第１の主要領域は
拡散６２に対応し、その第２の主要領域６６はメタライ
ゼーション６７によってサブストレートコンタクト６８
に接続される。
補助ＭＯＳトランジスタ５２と５３のゲートｇ１とｇ２
は、第７Ｂ図で示されるように、またこの構造の残りの
部分として同じウェル６０に実現することができる反転
および増幅構成要素に接続される。
こうして、端子ＡＩの電圧が端子Ａ２の電圧よりも高け
れば、第８図で示される断面図は、領域６１および６３
が分離されながら領域６２と６６の間に導通を確立する
ためにゲートｇ３が機能するので、第９図で示されるも
のと等価となる。この形状に従って、端子Ａ２はウェル
（サブストレート）の電圧に接続される。
第１０図は端子Ａ１の電圧がこれに反して電圧Ａ２より
も低い場合を示し、端子Ａ１はしたがってウェルの電圧
にある。
第１１図および第１２図は第４図における能動自由輪ダ
イオードとして使われるＭＯＳトランジスタ４０を置換
して能動自由輪ダイオードとしてこの発明に従った複合
トランジスタの応用を示す。
第１１図および第１２図に共通な構成要素は同じ参照符
号で明示される。
第１１図はパワーＭＯ９）ランジスタ１２が導通であり
そしてＭＯＳトランジスタ５０が阻止される場合を示す
。この場合、点線で示されるように、電流は電流源から
パワーＭＯＳトランジスタ１２を通って負荷２に流れる
。端子Ａ１の電圧は端子Ａ２の電圧よりも高く、端子Ａ
２はしたがってサブストレート（ウェル）に接続される
。この形状において、第４図の場合のように、寄生トラ
ンジスタ３５がある。寄生トランジスタのエミッタは領
域６１（端子ＡＩ）に対応し、そのベースはウェル６０
に対応し、そのコレクタはパワートランジスタのドレイ
ンに対応する。この場合、第４図および第５図のように
、このトランジスタ３５はそのベース／エミッタ接合が
逆バイアスされているので損なう影響を有しない。
第１２図はパワートランジスタ１２が阻止され、トラン
ジスタ５０が導通である場合の構造を示す。
この場合、端子Ａ１の電圧は端子Ａ２の電圧よりも低い
。したがって端子Ａ１はトランジスタ５０のサブストレ
ート６０に接続される（第１０図参照）。結果として、
寄生トランジスタ３５のエミッタはそのベースに接続さ
れる、すなわちもはやトランジスタの機能を有せず、端
子Ａ１から正の電源端子に向かう簡単な導通ダイオード
と等価であり、すなわちパワートランジスタの通常の逆
ダイオードで平行なダイオードである。
この発明のお陰で、ＭＯＳトランジスタ５０の端子間に
かかる電圧降下が無視できないものであっても、寄生影
響も起こることができない。これが利点であるのはその
ゲートに作用することによって−またはトランジスタと
直列に抵抗器を位置づけることによって、トランジスタ
５１の抵抗を増大させることによって、自由輪電流を迅
速に減少させることができるからであり、これは第３図
および第５図で示されている形状の場合では寄生バイポ
ーラトランジスタ３５は導通となってシステムの動作を
損なうので不可能であった。したがって導通状態におい
て実質的に高い抵抗値を有する非常に小さな表面のトラ
ンジスタ５０を使うことが可能となる。
この発明に従った能動ダイオードの他の利点は、第３図
および第４図で示される場合において、電流源３の極性
逆転があれば、非常に高い逆電流か能動ダイオードと、
パワーＭＯＳトランジスタのソース／ドレイン平行ダイ
オードと、および／または寄生バイポーラトランジスタ
とを流れる。この逆電流を阻止することは可能ではない
、なぜなら不可避的に、寄生バイポーラトランジスタは
動作を開始して、コンポーネントの破壊を引き起こすか
もしれない。しかし、この発明に従って、極性の逆転の
場合、トランジスタ５０を阻止することは可能でありそ
して寄生バイポーラトランジスタは干渉しない。
当然、この発明は当業者にとって明らかとなる多数の変
更および修正が可能である。特に、この発明に従った複
合ＭＯＳトランジスタの一部としてトランジスタ５０の
制御のための特定の回路が説明された。当業者とって比
較回路およびインノく一夕以外のコンポーネントが使用
できることに気付くであろう。
なお、この発明に従ってトランジスタ５０を阻止しよう
とすると、自由輪の電流を止めるために、もしトランジ
スタ５０が仝か無のモードで動作すると、このトランジ
スタにおいて平行にしきい値ダイオードを与えることは
可能である。
その上、前述に説明したトランジスタ３５のような寄生
バイポーラトランジスタの存在は、第２図に関連して開
示されたパワーＭＯＳトランジスタの技術すなわち縦型
拡散ＭＯＳトランジスタ技術にとって特をではないこと
に注目されたい。同じ問題が他の構造、たとえば平編型
ＭＯ３）ランジスタと呼ばれる構造においても直面され
、そこではＮ＋領領域コンポーネントの後表面を構成す
る代わりにパワートランジスタ領域を含むボケ・ントを
構成し、このポケットは代わりにＰ明領域で形成される
。
最後に、上記の説明において、ＭＯＳトランジスタのす
べてはＮチャネルエンハンストＭＯＳトランジスタであ
った場合を考えた。この発明は、適用された極性を適切
に変更することによって、ＭＯＳトランジスタのいくつ
かまたはすべてが異なる形式である場合でも使用可能で
ある。
【図面の簡単な説明】
第１図−第５図は前に説明された先行技術を示す。 第６図は回路図の形でこの発明に従った複合ＭＯＳトラ
ンジスタの一般的局面を示す。 第７Ａ図および第７Ｂ図はより詳細な回路図であり、こ
の発明に従った複合ＭＯ３）ランジスタを示す。 第８図は半導体層の断面図であり、この発明に従った複
合ＭＯＳトランジスタの概略的な実施例を示す。 第９図および第１０図はこの発明に従った複合ＭＯ５）
ランジスタに与えられた分極に従った第８図の等価で簡
単な断面図である。 第１１図および第１２図は自由輪ダイオード応用におけ
るこの発明に従った複合Ｌｉ０Ｓトランジスタの使用を
示す回路図である。 図においてＡ１は第１の主要電極、Ａ２は第２の主要電
極、ｇ２とｇ３はゲート、Ｇ１はゲート電極、Ｒ１とＲ
２は抵抗器、５２は第１の補助ＭＯＳトランジスタ、５
３は第２の補助ＭＯＳトランジスタ、５４は電圧比較回
路、５０は複合トランジスタ、６０はウェル、６１と６
２は第２の導電型領域、６３と６６は第２の主要端子、
６５と６８は拡散、３５は寄生トランジスタである。 特許出願人　　ニス・ジェ・ニス・トムソン・ミクロエ
レクトロニクス・ニス・

Claims (4)

    【特許請求の範囲】
  1. （１）第１の導電型のサブストレートで実現される複合
    ＭＯＳトランジスタであって、 ゲート電極（Ｇ１）と、第１の主要電極（Ａ１）と、第
    ２の主要電極（Ａ２）と、サブストレート領域（６０）
    とを含み、サブストレート領域に最も低い電位を有する
    第１および第２の主要電極の１つを接続するための手段
    （５１）を含む、複合ＭＯＳトランジスタ。
  2. （２）第１の導電型のサブストレートで実現されて、そ
    こにおいて 前記複合ＭＯＳトランジスタの第１の主要電極（Ａ１）
    と第２の主要電極（Ａ２）がそれぞれ第１の補助ＭＯＳ
    トランジスタ（５２）と第２の補助ＭＯＳトランジスタ
    （５３）の第１の主要端子に接続され、その第２の主要
    端子はサブストレートに接続され、 前記第１および第２の補助トランジスタのゲート（ｇ２
    、ｇ３）は電圧比較回路（５４）の出力によって付加的
    に制御され、その入力は前記複合トランジスタ（５０）
    の主要電極に接続され、それによって最も低い電位であ
    る前記複合トランジスタの主要電極は自動的にサブスト
    レートに接続される、請求項１に記載の複合ＭＯＳトラ
    ンジスタ。
  3. （３）前記主要電極が第１の導電型のウェル（６０）に
    おいて第２の導電型（６１、６２）の拡散に対応し、前
    記補助トランジスタの第２の主要端子（６３、６６）は
    前記第１の導電型で高いドープレベルを有する拡散（６
    ５、６８）に接続され、これらの拡散は前記サブストレ
    ート（６０）に形成される、請求項１に記載の複合ＭＯ
    Ｓトランジスタ。
  4. （４）縦型パワートランジスタを含むサブストレートに
    おいてモノリシックの形で実現される自由輪ダイオード
    であって、 サブストレートの導電型と反対のウェル（６０）におい
    て請求項１の複合トランジスタを含み、その第１の主要
    電極（Ａ１）は外部負荷の第１の端子に普通接続されて
    いるパワートランジスタの電源端子に接続され、その第
    ２の主要電極（Ａ２）は負荷の第２の端子に接続するた
    めに与えられるアクセス端子に接続され、そのゲート（
    Ｇ１）はパワートランジスタのゲートに関して反対の位
    相で制御される、自由輪ダイオード。
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