JP2793936B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JP2793936B2 JP2793936B2 JP4315433A JP31543392A JP2793936B2 JP 2793936 B2 JP2793936 B2 JP 2793936B2 JP 4315433 A JP4315433 A JP 4315433A JP 31543392 A JP31543392 A JP 31543392A JP 2793936 B2 JP2793936 B2 JP 2793936B2
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Description
【0001】
【産業上の利用分野】この発明は、絶縁ゲート型サイリ
スタに関するものである。
スタに関するものである。
【0002】
【従来の技術】従来の絶縁ゲート型サイリスタは、それ
までの所謂pnpnサイリスタの持つ問題点、すなわ
ち、ターンオフ時のゲート引き抜き電流(電荷量)が大
きく、オン動作とオフ動作に各々別系統の回路を必要と
するという点を解消するために考え出されたものであ
る。
までの所謂pnpnサイリスタの持つ問題点、すなわ
ち、ターンオフ時のゲート引き抜き電流(電荷量)が大
きく、オン動作とオフ動作に各々別系統の回路を必要と
するという点を解消するために考え出されたものであ
る。
【0003】図2は、従来の絶縁ゲート型サイリスタの
要部構成をあらわす。この絶縁ゲート型サイリスタ51
の半導体基板52では、裏面側にアノード領域用のp型
領域53を備え、このp型領域53の上に第1ベース領
域用のn型領域54を備え、このn型領域54の表面部
分に第2ベース領域用のp型領域55が形成されてい
て、このp型領域55の表面部分にn型領域56が形成
されており、更に、n型領域56の表面部分にp型領域
57が形成されているという構成になっている。そし
て、裏面側のp型領域53の表面にはアノード電極63
がコンコクトしていて、表面側のn型領域56とp型領
域57にはカソード電極66がコンタクトしており、更
に、p型領域55とn型領域56の上方にはゲート酸化
膜67を介してゲート電極68が設けられている。
要部構成をあらわす。この絶縁ゲート型サイリスタ51
の半導体基板52では、裏面側にアノード領域用のp型
領域53を備え、このp型領域53の上に第1ベース領
域用のn型領域54を備え、このn型領域54の表面部
分に第2ベース領域用のp型領域55が形成されてい
て、このp型領域55の表面部分にn型領域56が形成
されており、更に、n型領域56の表面部分にp型領域
57が形成されているという構成になっている。そし
て、裏面側のp型領域53の表面にはアノード電極63
がコンコクトしていて、表面側のn型領域56とp型領
域57にはカソード電極66がコンタクトしており、更
に、p型領域55とn型領域56の上方にはゲート酸化
膜67を介してゲート電極68が設けられている。
【0004】この絶縁ゲート型サイリスタ51のターン
オン動作は以下の通りである。サイリスタ51が遮断状
態にある時、アノード電極63に正電圧が印加された状
態でゲート電極68に正電圧が印加されると、n型領域
56、p型領域55およびn型領域54からなるMOS
トランジスタT3がオンとなり、p型領域57、n型領
域56およびp型領域55からなるMOSトランジスタ
T4がオフとなる。
オン動作は以下の通りである。サイリスタ51が遮断状
態にある時、アノード電極63に正電圧が印加された状
態でゲート電極68に正電圧が印加されると、n型領域
56、p型領域55およびn型領域54からなるMOS
トランジスタT3がオンとなり、p型領域57、n型領
域56およびp型領域55からなるMOSトランジスタ
T4がオフとなる。
【0005】こうなると、電流は、アノード電極63よ
りn型領域54、トランジスタT3を経てカソード電極
66へと流れるようになる。この時、カソード電極66
より電子が注入され、結果として、n型領域54とp型
領域55は順方向バイアス状態となる。勿論、p型領域
53、n型領域54およびp型領域55からなるトラン
ジスタT1と、n型領域54、p型領域55およびn型
領域56からなるトランジスタT2とは、互いの間で正
帰還がかかる構成であるため、アノード電極63よりの
電流がp型領域53、n型領域54、p型領域55、n
型領域56を通常のサイリスタ動作に従って流れ、ゲー
ト電極68の印加電圧をゼロにしても自己保持され、サ
イリスタのオン(導通)状態が維持される。
りn型領域54、トランジスタT3を経てカソード電極
66へと流れるようになる。この時、カソード電極66
より電子が注入され、結果として、n型領域54とp型
領域55は順方向バイアス状態となる。勿論、p型領域
53、n型領域54およびp型領域55からなるトラン
ジスタT1と、n型領域54、p型領域55およびn型
領域56からなるトランジスタT2とは、互いの間で正
帰還がかかる構成であるため、アノード電極63よりの
電流がp型領域53、n型領域54、p型領域55、n
型領域56を通常のサイリスタ動作に従って流れ、ゲー
ト電極68の印加電圧をゼロにしても自己保持され、サ
イリスタのオン(導通)状態が維持される。
【0006】この絶縁ゲート型サイリスタ51のターン
オフ動作は以下の通りである。サイリスタ51が導通状
態にある時、ゲート電極68に負電圧が印加されると、
MOSトランジスタT4がオンとなり、主電流(p型領
域55に達した正孔)の一部がMOSトランジスタT4
のチャネルを通りカソード電極66に流れる。こうなる
と、前述の正帰還ループが保持できる電流が確保できな
いという事態が生じ、その結果、トランジスタT1,T
2はオフとなり、サイリスタは遮断状態となる。
オフ動作は以下の通りである。サイリスタ51が導通状
態にある時、ゲート電極68に負電圧が印加されると、
MOSトランジスタT4がオンとなり、主電流(p型領
域55に達した正孔)の一部がMOSトランジスタT4
のチャネルを通りカソード電極66に流れる。こうなる
と、前述の正帰還ループが保持できる電流が確保できな
いという事態が生じ、その結果、トランジスタT1,T
2はオフとなり、サイリスタは遮断状態となる。
【0007】このように、絶縁ゲート型サイリスタ51
は、同一のゲート電極の正負電圧の印加によりオン用と
オフ用に各々独立した制御が行え、絶縁ゲートであるこ
とから、ゲート駆動電流(消費電荷量)も少ないという
利点を有する。
は、同一のゲート電極の正負電圧の印加によりオン用と
オフ用に各々独立した制御が行え、絶縁ゲートであるこ
とから、ゲート駆動電流(消費電荷量)も少ないという
利点を有する。
【0008】
【発明が解決しようとする課題】しかしながら、上記絶
縁ゲート型サイリスタ51は、ターンオフ時の駆動電流
量は少ないけれど、電流容量の大きな場合にはターンオ
フ速度が遅くなるという問題がある。オフ時にMOSト
ランジスタT4を流れる電流の経路には、pチャネルの
抵抗(pチャネルMOSトランジスタT4のオン抵抗)
が介在しており、遮断する主電流の量が多い場合にはp
チャネルの抵抗の影響が大きくなるため、ターンオフ速
度が遅くなってしまうのである。
縁ゲート型サイリスタ51は、ターンオフ時の駆動電流
量は少ないけれど、電流容量の大きな場合にはターンオ
フ速度が遅くなるという問題がある。オフ時にMOSト
ランジスタT4を流れる電流の経路には、pチャネルの
抵抗(pチャネルMOSトランジスタT4のオン抵抗)
が介在しており、遮断する主電流の量が多い場合にはp
チャネルの抵抗の影響が大きくなるため、ターンオフ速
度が遅くなってしまうのである。
【0009】勿論、チャネル長(幅)を小さくすること
により、pチャネルの抵抗は小さく出来るが、製造ない
し大電流容量の点からターンオフ速度が十分となるほど
に小さくすることは無理である。この発明は、上記事情
に鑑み、低ゲート駆動電流特性を維持したままで、ター
ンオフ速度が速くて、しかも、ターンオンし易い絶縁ゲ
ート型サイリスタを提供することを課題とする。
により、pチャネルの抵抗は小さく出来るが、製造ない
し大電流容量の点からターンオフ速度が十分となるほど
に小さくすることは無理である。この発明は、上記事情
に鑑み、低ゲート駆動電流特性を維持したままで、ター
ンオフ速度が速くて、しかも、ターンオンし易い絶縁ゲ
ート型サイリスタを提供することを課題とする。
【0010】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる絶縁ゲート型サイリスタは、半導
体基板の一側にアノード領域用の第1導電型第1半導体
領域を備え、この領域の上に第1ベース領域用の第2導
電型第1半導体領域を備えていて、この第2導電型第1
半導体領域の表面部分の一定域に第2ベース領域用の第
1導電型第2半導体領域を備えており、かつ、第1導電
型第2半導体領域の表面部分の一定域にカソード領域用
の第2導電型第2半導体領域を備えているとともに前記
第2導電型第1半導体領域の表面部分の他域に第1導電
型第2半導体領域から一定の距離を隔てて遮断ゲート領
域用の第1導電型第3半導体領域を備えていて、前記ア
ノード領域、第1,2ベース領域およびカソード領域か
らなるpnpnサイリスタ構造が形成されており、第1
導電型第1半導体領域にはアノード電極が第2導電型第
2半導体領域にはカソード電極がそれぞれコンタクトし
ていて、前記カソード領域と遮断ゲート領域の間におけ
る第2導電型第1半導体領域と第1導電型第2半導体領
域の上には絶縁層を介してゲート電極が設けられている
とともに第1導電型第3半導体領域にコンタクトするコ
ンタクト電極が設けられているという構成になってい
る。
め、この発明にかかる絶縁ゲート型サイリスタは、半導
体基板の一側にアノード領域用の第1導電型第1半導体
領域を備え、この領域の上に第1ベース領域用の第2導
電型第1半導体領域を備えていて、この第2導電型第1
半導体領域の表面部分の一定域に第2ベース領域用の第
1導電型第2半導体領域を備えており、かつ、第1導電
型第2半導体領域の表面部分の一定域にカソード領域用
の第2導電型第2半導体領域を備えているとともに前記
第2導電型第1半導体領域の表面部分の他域に第1導電
型第2半導体領域から一定の距離を隔てて遮断ゲート領
域用の第1導電型第3半導体領域を備えていて、前記ア
ノード領域、第1,2ベース領域およびカソード領域か
らなるpnpnサイリスタ構造が形成されており、第1
導電型第1半導体領域にはアノード電極が第2導電型第
2半導体領域にはカソード電極がそれぞれコンタクトし
ていて、前記カソード領域と遮断ゲート領域の間におけ
る第2導電型第1半導体領域と第1導電型第2半導体領
域の上には絶縁層を介してゲート電極が設けられている
とともに第1導電型第3半導体領域にコンタクトするコ
ンタクト電極が設けられているという構成になってい
る。
【0011】この発明の絶縁ゲート型サイリスタでは、
ゲート電極とコンタクト電極とが接続されている。この
発明では、勿論、第1導電型がp型である時は第2導電
型がn型であり、逆に、第1導電型がn型である時は第
2導電型がp型である。
ゲート電極とコンタクト電極とが接続されている。この
発明では、勿論、第1導電型がp型である時は第2導電
型がn型であり、逆に、第1導電型がn型である時は第
2導電型がp型である。
【0012】
【作用】この発明にかかる絶縁ゲート型サイリスタは、
制御用のゲート電極が絶縁膜の上にあるため、制御用の
駆動電流が少なくてすみ、基本的に低ゲート駆動電流特
性である。この発明にかかる絶縁ゲート型サイリスタで
は、ターンオフ時はゲート電極とコンタクト電極の両電
極に必要な制御電圧を印加し、カソード領域、第2ベー
ス領域および第1ベース領域からなるMOSトランジス
タを遮断状態にすると同時に、第2ベース領域、第1ベ
ース領域および遮断ゲート領域からなるMOSトランジ
スタを導通させて、第2ベース領域のキャリア(正孔ま
たは電子)をゲート電極下のチャネルからコンタクト電
極より速やかに引き抜いてしまうため、サイリスタ動作
を維持する正帰還ループが短時間のうちにストップし短
時間のうちにターンオフが完了する。つまり、従来はカ
ソードより引き抜かれるためにターンオフ時間を長引か
せる原因であったキャリア(正孔または電子)をコンタ
クト電極より引き抜くためにターンオフ時間が短くな
る。
制御用のゲート電極が絶縁膜の上にあるため、制御用の
駆動電流が少なくてすみ、基本的に低ゲート駆動電流特
性である。この発明にかかる絶縁ゲート型サイリスタで
は、ターンオフ時はゲート電極とコンタクト電極の両電
極に必要な制御電圧を印加し、カソード領域、第2ベー
ス領域および第1ベース領域からなるMOSトランジス
タを遮断状態にすると同時に、第2ベース領域、第1ベ
ース領域および遮断ゲート領域からなるMOSトランジ
スタを導通させて、第2ベース領域のキャリア(正孔ま
たは電子)をゲート電極下のチャネルからコンタクト電
極より速やかに引き抜いてしまうため、サイリスタ動作
を維持する正帰還ループが短時間のうちにストップし短
時間のうちにターンオフが完了する。つまり、従来はカ
ソードより引き抜かれるためにターンオフ時間を長引か
せる原因であったキャリア(正孔または電子)をコンタ
クト電極より引き抜くためにターンオフ時間が短くな
る。
【0013】一方、ターンオン時には、従来と同様にゲ
ート電極に必要な制御電圧を印加し、カソード領域、第
2ベース領域および第1ベース領域からなるMOSトラ
ンジスタを導通(オン)させて、サイリスタ動作を維持
する正帰還ループを短時間のうちに形成させて速やかに
ターンオンさせることができる。つまり、この発明の絶
縁ゲート型サイリスタは、従来と同様に非常にターンオ
ンし易いのである。
ート電極に必要な制御電圧を印加し、カソード領域、第
2ベース領域および第1ベース領域からなるMOSトラ
ンジスタを導通(オン)させて、サイリスタ動作を維持
する正帰還ループを短時間のうちに形成させて速やかに
ターンオンさせることができる。つまり、この発明の絶
縁ゲート型サイリスタは、従来と同様に非常にターンオ
ンし易いのである。
【0014】
【実施例】以下、この発明の実施例を説明する。勿論、
この発明は、下記の実施例に限らない。図1は、実施例
にかかる絶縁ゲート型サイリスタの要部構成をあらわす
断面図である。
この発明は、下記の実施例に限らない。図1は、実施例
にかかる絶縁ゲート型サイリスタの要部構成をあらわす
断面図である。
【0015】実施例の絶縁ゲート型サイリスタ1は、ア
ノード領域、第1,2ベース領域およびカソード領域か
らなるpnpnサイリスタ構造が半導体基板2に形成さ
れている。すなわち、半導体基板2の裏面側(一側)に
備えるアノード領域用のp型領域p1(第1導電型第1
半導体領域)の上に第1ベース領域用のn型領域n1
(第2導電型第1半導体領域)が積まれており、このn
型領域n1の表面部分の一定域に第2ベース領域用のp
型領域p2(第1導電型第2半導体領域)が設けられて
いるとともに、このp型領域p2の表面部分の一定域に
カソード領域用のn型領域n2(第2導電型第2半導体
領域)が設けられているのである。そして、n型領域n
1のの表面部分の他域にp型領域p2から一定の距離を
隔てて遮断ゲート領域用のp型領域p3(第1導電型第
3半導体領域)を備えている。
ノード領域、第1,2ベース領域およびカソード領域か
らなるpnpnサイリスタ構造が半導体基板2に形成さ
れている。すなわち、半導体基板2の裏面側(一側)に
備えるアノード領域用のp型領域p1(第1導電型第1
半導体領域)の上に第1ベース領域用のn型領域n1
(第2導電型第1半導体領域)が積まれており、このn
型領域n1の表面部分の一定域に第2ベース領域用のp
型領域p2(第1導電型第2半導体領域)が設けられて
いるとともに、このp型領域p2の表面部分の一定域に
カソード領域用のn型領域n2(第2導電型第2半導体
領域)が設けられているのである。そして、n型領域n
1のの表面部分の他域にp型領域p2から一定の距離を
隔てて遮断ゲート領域用のp型領域p3(第1導電型第
3半導体領域)を備えている。
【0016】半導体基板2の裏面側ではp型領域p1に
はアノード電極5がコンタクトしており、一方、半導体
基板2の表面側では、n型領域n2にはカソード電極6
が、p型領域p3にはコンタクト電極7がそれぞれコン
タクトしているとともに、カソード領域と遮断ゲート領
域の間におけるn型領域n1とp型領域p2の上には絶
縁層9を介してゲート電極8が設けられている。
はアノード電極5がコンタクトしており、一方、半導体
基板2の表面側では、n型領域n2にはカソード電極6
が、p型領域p3にはコンタクト電極7がそれぞれコン
タクトしているとともに、カソード領域と遮断ゲート領
域の間におけるn型領域n1とp型領域p2の上には絶
縁層9を介してゲート電極8が設けられている。
【0017】コンタクト電極7とゲート電極8は同じ制
御電圧で動作させることも可能であるため、図1にみる
ように、半導体基板2の上に設ける配線を短絡させるな
どして直に接続したり、あるいは、外部回路で間接的に
接続したりして電極を短絡ゲート電極構造としてもよ
い。勿論、コンタクト電極7とゲート電極8の配線を別
々に行い、異なる制御電圧を印加することができるよう
にしてもよい。
御電圧で動作させることも可能であるため、図1にみる
ように、半導体基板2の上に設ける配線を短絡させるな
どして直に接続したり、あるいは、外部回路で間接的に
接続したりして電極を短絡ゲート電極構造としてもよ
い。勿論、コンタクト電極7とゲート電極8の配線を別
々に行い、異なる制御電圧を印加することができるよう
にしてもよい。
【0018】つぎに、以上の構成の絶縁ゲート型サイリ
スタ1のターンオン動作を説明する。ターンオンについ
ては所謂4層構成のpnpnサイリスタと同様であり、
アノード電極5に正電圧が印加され、サイリスタが阻止
状態にある場合(n型領域n1とp型領域p2が逆バイ
アス状態である場合)、ゲート電極8に正電圧を印加す
ると、n型領域n1、p型領域p2およびn型領域n2
のnチャンネルMOSトランジスタTAが導通状態(オ
ン)となり、アノード電極5からの電流は、p型領域p
1−n型領域n1−p型領域p2−n型領域n2と流
れ、正帰還ループを形成するp型領域p1、n型領域n
1およびp型領域p2で構成されるトランジスタT1
と、n型領域n1、p型領域p2およびn型領域n2で
構成されるトランジスタT2に飽和電流が流れサイリス
タはオンの自己保持状態へと移行し、ゲート電極8の電
圧を0にしてもオン状態のままとなる。
スタ1のターンオン動作を説明する。ターンオンについ
ては所謂4層構成のpnpnサイリスタと同様であり、
アノード電極5に正電圧が印加され、サイリスタが阻止
状態にある場合(n型領域n1とp型領域p2が逆バイ
アス状態である場合)、ゲート電極8に正電圧を印加す
ると、n型領域n1、p型領域p2およびn型領域n2
のnチャンネルMOSトランジスタTAが導通状態(オ
ン)となり、アノード電極5からの電流は、p型領域p
1−n型領域n1−p型領域p2−n型領域n2と流
れ、正帰還ループを形成するp型領域p1、n型領域n
1およびp型領域p2で構成されるトランジスタT1
と、n型領域n1、p型領域p2およびn型領域n2で
構成されるトランジスタT2に飽和電流が流れサイリス
タはオンの自己保持状態へと移行し、ゲート電極8の電
圧を0にしてもオン状態のままとなる。
【0019】続いて、絶縁ゲート型サイリスタ1のター
ンオフ動作を説明する。オン状態にある絶縁ゲート型サ
イリスタ1をターンオフさせるには、コンタクト電極7
およびゲート電極8に負電圧を印加する。そうすると、
n型領域n1、p型領域p2およびn型領域n2のnチ
ャンネルMOSトランジスタTAは遮断状態(オフ)と
なり、p型領域p2、n型領域n1および1p領域p3
のpチャンネルMOSトランジスタTBは導通状態(オ
ン)となる。この時、負電圧をカソードの電圧よりも低
くなるように設定すると、p型領域p2に達した正孔は
MOSトランジスタTBの電極下のpチャネルを通り、
コンタクト電極7より引き抜かれ、急速に正帰還ループ
の保持電流以下になってサイリスタはターンオフ状態と
なる。従来であればカソードへ流れ込むはずの正孔がコ
ンタクト電極7より引き抜かれるのでターンオフ時間が
短縮される。つまり、トランジスタT2のいわばベース
電流である正孔がコンタクト電極7より素早く引き抜か
れるためにサイリスタの速やかなターンオフが実現する
のである。
ンオフ動作を説明する。オン状態にある絶縁ゲート型サ
イリスタ1をターンオフさせるには、コンタクト電極7
およびゲート電極8に負電圧を印加する。そうすると、
n型領域n1、p型領域p2およびn型領域n2のnチ
ャンネルMOSトランジスタTAは遮断状態(オフ)と
なり、p型領域p2、n型領域n1および1p領域p3
のpチャンネルMOSトランジスタTBは導通状態(オ
ン)となる。この時、負電圧をカソードの電圧よりも低
くなるように設定すると、p型領域p2に達した正孔は
MOSトランジスタTBの電極下のpチャネルを通り、
コンタクト電極7より引き抜かれ、急速に正帰還ループ
の保持電流以下になってサイリスタはターンオフ状態と
なる。従来であればカソードへ流れ込むはずの正孔がコ
ンタクト電極7より引き抜かれるのでターンオフ時間が
短縮される。つまり、トランジスタT2のいわばベース
電流である正孔がコンタクト電極7より素早く引き抜か
れるためにサイリスタの速やかなターンオフが実現する
のである。
【0020】この発明は、上記実施例に限らない。例え
ば、図1において、p型とn型の反転した構成のものが
他の実施例として挙げられる。
ば、図1において、p型とn型の反転した構成のものが
他の実施例として挙げられる。
【0021】
【発明の効果】この発明にかかる絶縁ゲート型サイリス
タは、ゲート電極が絶縁ゲートであるため、基本的に低
ゲート駆動電流特性が維持されており、ターンオフ時は
第2ペース領域のキャリアがゲート電極下のチャネルを
通してコンタクト電極より速やかに引き抜かれるためタ
ーンオフ速度の向上が図れ、ターンオン時には、ゲート
電極への制御電圧によりサイリスタ動作を維持する正帰
還ループを短時間のうちに形成させられるため、ターン
オンし易く、したがって、この発明の絶縁ゲート型サイ
リスタは非常に有用であるこということが出来る。
タは、ゲート電極が絶縁ゲートであるため、基本的に低
ゲート駆動電流特性が維持されており、ターンオフ時は
第2ペース領域のキャリアがゲート電極下のチャネルを
通してコンタクト電極より速やかに引き抜かれるためタ
ーンオフ速度の向上が図れ、ターンオン時には、ゲート
電極への制御電圧によりサイリスタ動作を維持する正帰
還ループを短時間のうちに形成させられるため、ターン
オンし易く、したがって、この発明の絶縁ゲート型サイ
リスタは非常に有用であるこということが出来る。
【図1】実施例の絶縁ゲート型サイリスタの要部構成を
あらわす概略断面図である。
あらわす概略断面図である。
【図2】従来の絶縁ゲート型サイリスタの要部構成をあ
らわす概略断面図である。
らわす概略断面図である。
1 絶縁ゲート型サイリスタ 2 半導体基板 5 アノード電極 6 カソード電極 7 コンタクト電極 8 ゲート電極 9 絶縁膜 p1 p型領域(第1導電型第1半導体領域) n1 n型領域(第2導電型第1半導体領域) p2 p型領域(第1導電型第2半導体領域) n2 n型領域(第2導電型第2半導体領域) p3 p型領域(第1導電型第3半導体領域)
Claims (1)
- 【請求項1】 半導体基板の一側にアノード領域用の第
1導電型第1半導体領域を備え、この領域の上に第1ベ
ース領域用の第2導電型第1半導体領域を備えていて、
この第2導電型第1半導体領域の表面部分の一定域に第
2ベース領域用の第1導電型第2半導体領域を備えてお
り、かつ、第1導電型第2半導体領域の表面部分の一定
域にカソード領域用の第2導電型第2半導体領域を備え
ているとともに前記第2導電型第1半導体領域の表面部
分の他域に第1導電型第2半導体領域から一定の距離を
隔てて遮断ゲート領域用の第1導電型第3半導体領域を
備えていて、前記アノード領域、第1,2ベース領域お
よびカソード領域からなるpnpnサイリスタ構造が形
成されており、第1導電型第1半導体領域にはアノード
電極が第2導電型第2半導体領域にはカソード電極がそ
れぞれコンタクトしていて、前記カソード領域と遮断ゲ
ート領域の間における第2導電型第1半導体領域と第1
導電型第2半導体領域の上には絶縁層を介してゲート電
極が設けられているとともに第1導電型第3半導体領域
にコンタクトするコンタクト電極が設けられており、ゲ
ート電極とコンタクト電極が接続されている絶縁ゲート
型サイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4315433A JP2793936B2 (ja) | 1992-11-25 | 1992-11-25 | 絶縁ゲート型サイリスタ |
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DE69839570D1 (de) * | 1998-09-10 | 2008-07-10 | Mitsubishi Electric Corp | Halbleiteranordnung und dessen betriebsverfahren |
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JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
-
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