JP2793936B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型サイリ
スタに関するものである。
スタに関するものである。
【０００２】
【従来の技術】従来の絶縁ゲート型サイリスタは、それ
までの所謂ｐｎｐｎサイリスタの持つ問題点、すなわ
ち、ターンオフ時のゲート引き抜き電流（電荷量）が大
きく、オン動作とオフ動作に各々別系統の回路を必要と
するという点を解消するために考え出されたものであ
る。
までの所謂ｐｎｐｎサイリスタの持つ問題点、すなわ
ち、ターンオフ時のゲート引き抜き電流（電荷量）が大
きく、オン動作とオフ動作に各々別系統の回路を必要と
するという点を解消するために考え出されたものであ
る。
【０００３】図２は、従来の絶縁ゲート型サイリスタの
要部構成をあらわす。この絶縁ゲート型サイリスタ５１
の半導体基板５２では、裏面側にアノード領域用のｐ型
領域５３を備え、このｐ型領域５３の上に第１ベース領
域用のｎ型領域５４を備え、このｎ型領域５４の表面部
分に第２ベース領域用のｐ型領域５５が形成されてい
て、このｐ型領域５５の表面部分にｎ型領域５６が形成
されており、更に、ｎ型領域５６の表面部分にｐ型領域
５７が形成されているという構成になっている。そし
て、裏面側のｐ型領域５３の表面にはアノード電極６３
がコンコクトしていて、表面側のｎ型領域５６とｐ型領
域５７にはカソード電極６６がコンタクトしており、更
に、ｐ型領域５５とｎ型領域５６の上方にはゲート酸化
膜６７を介してゲート電極６８が設けられている。
要部構成をあらわす。この絶縁ゲート型サイリスタ５１
の半導体基板５２では、裏面側にアノード領域用のｐ型
領域５３を備え、このｐ型領域５３の上に第１ベース領
域用のｎ型領域５４を備え、このｎ型領域５４の表面部
分に第２ベース領域用のｐ型領域５５が形成されてい
て、このｐ型領域５５の表面部分にｎ型領域５６が形成
されており、更に、ｎ型領域５６の表面部分にｐ型領域
５７が形成されているという構成になっている。そし
て、裏面側のｐ型領域５３の表面にはアノード電極６３
がコンコクトしていて、表面側のｎ型領域５６とｐ型領
域５７にはカソード電極６６がコンタクトしており、更
に、ｐ型領域５５とｎ型領域５６の上方にはゲート酸化
膜６７を介してゲート電極６８が設けられている。
【０００４】この絶縁ゲート型サイリスタ５１のターン
オン動作は以下の通りである。サイリスタ５１が遮断状
態にある時、アノード電極６３に正電圧が印加された状
態でゲート電極６８に正電圧が印加されると、ｎ型領域
５６、ｐ型領域５５およびｎ型領域５４からなるＭＯＳ
トランジスタＴ３がオンとなり、ｐ型領域５７、ｎ型領
域５６およびｐ型領域５５からなるＭＯＳトランジスタ
Ｔ４がオフとなる。
オン動作は以下の通りである。サイリスタ５１が遮断状
態にある時、アノード電極６３に正電圧が印加された状
態でゲート電極６８に正電圧が印加されると、ｎ型領域
５６、ｐ型領域５５およびｎ型領域５４からなるＭＯＳ
トランジスタＴ３がオンとなり、ｐ型領域５７、ｎ型領
域５６およびｐ型領域５５からなるＭＯＳトランジスタ
Ｔ４がオフとなる。
【０００５】こうなると、電流は、アノード電極６３よ
りｎ型領域５４、トランジスタＴ３を経てカソード電極
６６へと流れるようになる。この時、カソード電極６６
より電子が注入され、結果として、ｎ型領域５４とｐ型
領域５５は順方向バイアス状態となる。勿論、ｐ型領域
５３、ｎ型領域５４およびｐ型領域５５からなるトラン
ジスタＴ１と、ｎ型領域５４、ｐ型領域５５およびｎ型
領域５６からなるトランジスタＴ２とは、互いの間で正
帰還がかかる構成であるため、アノード電極６３よりの
電流がｐ型領域５３、ｎ型領域５４、ｐ型領域５５、ｎ
型領域５６を通常のサイリスタ動作に従って流れ、ゲー
ト電極６８の印加電圧をゼロにしても自己保持され、サ
イリスタのオン（導通）状態が維持される。
りｎ型領域５４、トランジスタＴ３を経てカソード電極
６６へと流れるようになる。この時、カソード電極６６
より電子が注入され、結果として、ｎ型領域５４とｐ型
領域５５は順方向バイアス状態となる。勿論、ｐ型領域
５３、ｎ型領域５４およびｐ型領域５５からなるトラン
ジスタＴ１と、ｎ型領域５４、ｐ型領域５５およびｎ型
領域５６からなるトランジスタＴ２とは、互いの間で正
帰還がかかる構成であるため、アノード電極６３よりの
電流がｐ型領域５３、ｎ型領域５４、ｐ型領域５５、ｎ
型領域５６を通常のサイリスタ動作に従って流れ、ゲー
ト電極６８の印加電圧をゼロにしても自己保持され、サ
イリスタのオン（導通）状態が維持される。
【０００６】この絶縁ゲート型サイリスタ５１のターン
オフ動作は以下の通りである。サイリスタ５１が導通状
態にある時、ゲート電極６８に負電圧が印加されると、
ＭＯＳトランジスタＴ４がオンとなり、主電流（ｐ型領
域５５に達した正孔）の一部がＭＯＳトランジスタＴ４
のチャネルを通りカソード電極６６に流れる。こうなる
と、前述の正帰還ループが保持できる電流が確保できな
いという事態が生じ、その結果、トランジスタＴ１，Ｔ
２はオフとなり、サイリスタは遮断状態となる。
オフ動作は以下の通りである。サイリスタ５１が導通状
態にある時、ゲート電極６８に負電圧が印加されると、
ＭＯＳトランジスタＴ４がオンとなり、主電流（ｐ型領
域５５に達した正孔）の一部がＭＯＳトランジスタＴ４
のチャネルを通りカソード電極６６に流れる。こうなる
と、前述の正帰還ループが保持できる電流が確保できな
いという事態が生じ、その結果、トランジスタＴ１，Ｔ
２はオフとなり、サイリスタは遮断状態となる。
【０００７】このように、絶縁ゲート型サイリスタ５１
は、同一のゲート電極の正負電圧の印加によりオン用と
オフ用に各々独立した制御が行え、絶縁ゲートであるこ
とから、ゲート駆動電流（消費電荷量）も少ないという
利点を有する。
は、同一のゲート電極の正負電圧の印加によりオン用と
オフ用に各々独立した制御が行え、絶縁ゲートであるこ
とから、ゲート駆動電流（消費電荷量）も少ないという
利点を有する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記絶
縁ゲート型サイリスタ５１は、ターンオフ時の駆動電流
量は少ないけれど、電流容量の大きな場合にはターンオ
フ速度が遅くなるという問題がある。オフ時にＭＯＳト
ランジスタＴ４を流れる電流の経路には、ｐチャネルの
抵抗（ｐチャネルＭＯＳトランジスタＴ４のオン抵抗）
が介在しており、遮断する主電流の量が多い場合にはｐ
チャネルの抵抗の影響が大きくなるため、ターンオフ速
度が遅くなってしまうのである。
縁ゲート型サイリスタ５１は、ターンオフ時の駆動電流
量は少ないけれど、電流容量の大きな場合にはターンオ
フ速度が遅くなるという問題がある。オフ時にＭＯＳト
ランジスタＴ４を流れる電流の経路には、ｐチャネルの
抵抗（ｐチャネルＭＯＳトランジスタＴ４のオン抵抗）
が介在しており、遮断する主電流の量が多い場合にはｐ
チャネルの抵抗の影響が大きくなるため、ターンオフ速
度が遅くなってしまうのである。
【０００９】勿論、チャネル長（幅）を小さくすること
により、ｐチャネルの抵抗は小さく出来るが、製造ない
し大電流容量の点からターンオフ速度が十分となるほど
に小さくすることは無理である。この発明は、上記事情
に鑑み、低ゲート駆動電流特性を維持したままで、ター
ンオフ速度が速くて、しかも、ターンオンし易い絶縁ゲ
ート型サイリスタを提供することを課題とする。
により、ｐチャネルの抵抗は小さく出来るが、製造ない
し大電流容量の点からターンオフ速度が十分となるほど
に小さくすることは無理である。この発明は、上記事情
に鑑み、低ゲート駆動電流特性を維持したままで、ター
ンオフ速度が速くて、しかも、ターンオンし易い絶縁ゲ
ート型サイリスタを提供することを課題とする。
【００１０】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる絶縁ゲート型サイリスタは、半導
体基板の一側にアノード領域用の第１導電型第１半導体
領域を備え、この領域の上に第１ベース領域用の第２導
電型第１半導体領域を備えていて、この第２導電型第１
半導体領域の表面部分の一定域に第２ベース領域用の第
１導電型第２半導体領域を備えており、かつ、第１導電
型第２半導体領域の表面部分の一定域にカソード領域用
の第２導電型第２半導体領域を備えているとともに前記
第２導電型第１半導体領域の表面部分の他域に第１導電
型第２半導体領域から一定の距離を隔てて遮断ゲート領
域用の第１導電型第３半導体領域を備えていて、前記ア
ノード領域、第１，２ベース領域およびカソード領域か
らなるｐｎｐｎサイリスタ構造が形成されており、第１
導電型第１半導体領域にはアノード電極が第２導電型第
２半導体領域にはカソード電極がそれぞれコンタクトし
ていて、前記カソード領域と遮断ゲート領域の間におけ
る第２導電型第１半導体領域と第１導電型第２半導体領
域の上には絶縁層を介してゲート電極が設けられている
とともに第１導電型第３半導体領域にコンタクトするコ
ンタクト電極が設けられているという構成になってい
る。
め、この発明にかかる絶縁ゲート型サイリスタは、半導
体基板の一側にアノード領域用の第１導電型第１半導体
領域を備え、この領域の上に第１ベース領域用の第２導
電型第１半導体領域を備えていて、この第２導電型第１
半導体領域の表面部分の一定域に第２ベース領域用の第
１導電型第２半導体領域を備えており、かつ、第１導電
型第２半導体領域の表面部分の一定域にカソード領域用
の第２導電型第２半導体領域を備えているとともに前記
第２導電型第１半導体領域の表面部分の他域に第１導電
型第２半導体領域から一定の距離を隔てて遮断ゲート領
域用の第１導電型第３半導体領域を備えていて、前記ア
ノード領域、第１，２ベース領域およびカソード領域か
らなるｐｎｐｎサイリスタ構造が形成されており、第１
導電型第１半導体領域にはアノード電極が第２導電型第
２半導体領域にはカソード電極がそれぞれコンタクトし
ていて、前記カソード領域と遮断ゲート領域の間におけ
る第２導電型第１半導体領域と第１導電型第２半導体領
域の上には絶縁層を介してゲート電極が設けられている
とともに第１導電型第３半導体領域にコンタクトするコ
ンタクト電極が設けられているという構成になってい
る。
【００１１】この発明の絶縁ゲート型サイリスタでは、
ゲート電極とコンタクト電極とが接続されている。この
発明では、勿論、第１導電型がｐ型である時は第２導電
型がｎ型であり、逆に、第１導電型がｎ型である時は第
２導電型がｐ型である。
ゲート電極とコンタクト電極とが接続されている。この
発明では、勿論、第１導電型がｐ型である時は第２導電
型がｎ型であり、逆に、第１導電型がｎ型である時は第
２導電型がｐ型である。
【００１２】
【作用】この発明にかかる絶縁ゲート型サイリスタは、
制御用のゲート電極が絶縁膜の上にあるため、制御用の
駆動電流が少なくてすみ、基本的に低ゲート駆動電流特
性である。この発明にかかる絶縁ゲート型サイリスタで
は、ターンオフ時はゲート電極とコンタクト電極の両電
極に必要な制御電圧を印加し、カソード領域、第２ベー
ス領域および第１ベース領域からなるＭＯＳトランジス
タを遮断状態にすると同時に、第２ベース領域、第１ベ
ース領域および遮断ゲート領域からなるＭＯＳトランジ
スタを導通させて、第２ベース領域のキャリア（正孔ま
たは電子）をゲート電極下のチャネルからコンタクト電
極より速やかに引き抜いてしまうため、サイリスタ動作
を維持する正帰還ループが短時間のうちにストップし短
時間のうちにターンオフが完了する。つまり、従来はカ
ソードより引き抜かれるためにターンオフ時間を長引か
せる原因であったキャリア（正孔または電子）をコンタ
クト電極より引き抜くためにターンオフ時間が短くな
る。
制御用のゲート電極が絶縁膜の上にあるため、制御用の
駆動電流が少なくてすみ、基本的に低ゲート駆動電流特
性である。この発明にかかる絶縁ゲート型サイリスタで
は、ターンオフ時はゲート電極とコンタクト電極の両電
極に必要な制御電圧を印加し、カソード領域、第２ベー
ス領域および第１ベース領域からなるＭＯＳトランジス
タを遮断状態にすると同時に、第２ベース領域、第１ベ
ース領域および遮断ゲート領域からなるＭＯＳトランジ
スタを導通させて、第２ベース領域のキャリア（正孔ま
たは電子）をゲート電極下のチャネルからコンタクト電
極より速やかに引き抜いてしまうため、サイリスタ動作
を維持する正帰還ループが短時間のうちにストップし短
時間のうちにターンオフが完了する。つまり、従来はカ
ソードより引き抜かれるためにターンオフ時間を長引か
せる原因であったキャリア（正孔または電子）をコンタ
クト電極より引き抜くためにターンオフ時間が短くな
る。
【００１３】一方、ターンオン時には、従来と同様にゲ
ート電極に必要な制御電圧を印加し、カソード領域、第
２ベース領域および第１ベース領域からなるＭＯＳトラ
ンジスタを導通（オン）させて、サイリスタ動作を維持
する正帰還ループを短時間のうちに形成させて速やかに
ターンオンさせることができる。つまり、この発明の絶
縁ゲート型サイリスタは、従来と同様に非常にターンオ
ンし易いのである。
ート電極に必要な制御電圧を印加し、カソード領域、第
２ベース領域および第１ベース領域からなるＭＯＳトラ
ンジスタを導通（オン）させて、サイリスタ動作を維持
する正帰還ループを短時間のうちに形成させて速やかに
ターンオンさせることができる。つまり、この発明の絶
縁ゲート型サイリスタは、従来と同様に非常にターンオ
ンし易いのである。
【００１４】
【実施例】以下、この発明の実施例を説明する。勿論、
この発明は、下記の実施例に限らない。図１は、実施例
にかかる絶縁ゲート型サイリスタの要部構成をあらわす
断面図である。
この発明は、下記の実施例に限らない。図１は、実施例
にかかる絶縁ゲート型サイリスタの要部構成をあらわす
断面図である。
【００１５】実施例の絶縁ゲート型サイリスタ１は、ア
ノード領域、第１，２ベース領域およびカソード領域か
らなるｐｎｐｎサイリスタ構造が半導体基板２に形成さ
れている。すなわち、半導体基板２の裏面側（一側）に
備えるアノード領域用のｐ型領域ｐ１（第１導電型第１
半導体領域）の上に第１ベース領域用のｎ型領域ｎ１
（第２導電型第１半導体領域）が積まれており、このｎ
型領域ｎ１の表面部分の一定域に第２ベース領域用のｐ
型領域ｐ２（第１導電型第２半導体領域）が設けられて
いるとともに、このｐ型領域ｐ２の表面部分の一定域に
カソード領域用のｎ型領域ｎ２（第２導電型第２半導体
領域）が設けられているのである。そして、ｎ型領域ｎ
１のの表面部分の他域にｐ型領域ｐ２から一定の距離を
隔てて遮断ゲート領域用のｐ型領域ｐ３（第１導電型第
３半導体領域）を備えている。
ノード領域、第１，２ベース領域およびカソード領域か
らなるｐｎｐｎサイリスタ構造が半導体基板２に形成さ
れている。すなわち、半導体基板２の裏面側（一側）に
備えるアノード領域用のｐ型領域ｐ１（第１導電型第１
半導体領域）の上に第１ベース領域用のｎ型領域ｎ１
（第２導電型第１半導体領域）が積まれており、このｎ
型領域ｎ１の表面部分の一定域に第２ベース領域用のｐ
型領域ｐ２（第１導電型第２半導体領域）が設けられて
いるとともに、このｐ型領域ｐ２の表面部分の一定域に
カソード領域用のｎ型領域ｎ２（第２導電型第２半導体
領域）が設けられているのである。そして、ｎ型領域ｎ
１のの表面部分の他域にｐ型領域ｐ２から一定の距離を
隔てて遮断ゲート領域用のｐ型領域ｐ３（第１導電型第
３半導体領域）を備えている。
【００１６】半導体基板２の裏面側ではｐ型領域ｐ１に
はアノード電極５がコンタクトしており、一方、半導体
基板２の表面側では、ｎ型領域ｎ２にはカソード電極６
が、ｐ型領域ｐ３にはコンタクト電極７がそれぞれコン
タクトしているとともに、カソード領域と遮断ゲート領
域の間におけるｎ型領域ｎ１とｐ型領域ｐ２の上には絶
縁層９を介してゲート電極８が設けられている。
はアノード電極５がコンタクトしており、一方、半導体
基板２の表面側では、ｎ型領域ｎ２にはカソード電極６
が、ｐ型領域ｐ３にはコンタクト電極７がそれぞれコン
タクトしているとともに、カソード領域と遮断ゲート領
域の間におけるｎ型領域ｎ１とｐ型領域ｐ２の上には絶
縁層９を介してゲート電極８が設けられている。
【００１７】コンタクト電極７とゲート電極８は同じ制
御電圧で動作させることも可能であるため、図１にみる
ように、半導体基板２の上に設ける配線を短絡させるな
どして直に接続したり、あるいは、外部回路で間接的に
接続したりして電極を短絡ゲート電極構造としてもよ
い。勿論、コンタクト電極７とゲート電極８の配線を別
々に行い、異なる制御電圧を印加することができるよう
にしてもよい。
御電圧で動作させることも可能であるため、図１にみる
ように、半導体基板２の上に設ける配線を短絡させるな
どして直に接続したり、あるいは、外部回路で間接的に
接続したりして電極を短絡ゲート電極構造としてもよ
い。勿論、コンタクト電極７とゲート電極８の配線を別
々に行い、異なる制御電圧を印加することができるよう
にしてもよい。
【００１８】つぎに、以上の構成の絶縁ゲート型サイリ
スタ１のターンオン動作を説明する。ターンオンについ
ては所謂４層構成のｐｎｐｎサイリスタと同様であり、
アノード電極５に正電圧が印加され、サイリスタが阻止
状態にある場合（ｎ型領域ｎ１とｐ型領域ｐ２が逆バイ
アス状態である場合）、ゲート電極８に正電圧を印加す
ると、ｎ型領域ｎ１、ｐ型領域ｐ２およびｎ型領域ｎ２
のｎチャンネルＭＯＳトランジスタＴＡが導通状態（オ
ン）となり、アノード電極５からの電流は、ｐ型領域ｐ
１−ｎ型領域ｎ１−ｐ型領域ｐ２−ｎ型領域ｎ２と流
れ、正帰還ループを形成するｐ型領域ｐ１、ｎ型領域ｎ
１およびｐ型領域ｐ２で構成されるトランジスタＴ１
と、ｎ型領域ｎ１、ｐ型領域ｐ２およびｎ型領域ｎ２で
構成されるトランジスタＴ２に飽和電流が流れサイリス
タはオンの自己保持状態へと移行し、ゲート電極８の電
圧を０にしてもオン状態のままとなる。
スタ１のターンオン動作を説明する。ターンオンについ
ては所謂４層構成のｐｎｐｎサイリスタと同様であり、
アノード電極５に正電圧が印加され、サイリスタが阻止
状態にある場合（ｎ型領域ｎ１とｐ型領域ｐ２が逆バイ
アス状態である場合）、ゲート電極８に正電圧を印加す
ると、ｎ型領域ｎ１、ｐ型領域ｐ２およびｎ型領域ｎ２
のｎチャンネルＭＯＳトランジスタＴＡが導通状態（オ
ン）となり、アノード電極５からの電流は、ｐ型領域ｐ
１−ｎ型領域ｎ１−ｐ型領域ｐ２−ｎ型領域ｎ２と流
れ、正帰還ループを形成するｐ型領域ｐ１、ｎ型領域ｎ
１およびｐ型領域ｐ２で構成されるトランジスタＴ１
と、ｎ型領域ｎ１、ｐ型領域ｐ２およびｎ型領域ｎ２で
構成されるトランジスタＴ２に飽和電流が流れサイリス
タはオンの自己保持状態へと移行し、ゲート電極８の電
圧を０にしてもオン状態のままとなる。
【００１９】続いて、絶縁ゲート型サイリスタ１のター
ンオフ動作を説明する。オン状態にある絶縁ゲート型サ
イリスタ１をターンオフさせるには、コンタクト電極７
およびゲート電極８に負電圧を印加する。そうすると、
ｎ型領域ｎ１、ｐ型領域ｐ２およびｎ型領域ｎ２のｎチ
ャンネルＭＯＳトランジスタＴＡは遮断状態（オフ）と
なり、ｐ型領域ｐ２、ｎ型領域ｎ１および１ｐ領域ｐ３
のｐチャンネルＭＯＳトランジスタＴＢは導通状態（オ
ン）となる。この時、負電圧をカソードの電圧よりも低
くなるように設定すると、ｐ型領域ｐ２に達した正孔は
ＭＯＳトランジスタＴＢの電極下のｐチャネルを通り、
コンタクト電極７より引き抜かれ、急速に正帰還ループ
の保持電流以下になってサイリスタはターンオフ状態と
なる。従来であればカソードへ流れ込むはずの正孔がコ
ンタクト電極７より引き抜かれるのでターンオフ時間が
短縮される。つまり、トランジスタＴ２のいわばベース
電流である正孔がコンタクト電極７より素早く引き抜か
れるためにサイリスタの速やかなターンオフが実現する
のである。
ンオフ動作を説明する。オン状態にある絶縁ゲート型サ
イリスタ１をターンオフさせるには、コンタクト電極７
およびゲート電極８に負電圧を印加する。そうすると、
ｎ型領域ｎ１、ｐ型領域ｐ２およびｎ型領域ｎ２のｎチ
ャンネルＭＯＳトランジスタＴＡは遮断状態（オフ）と
なり、ｐ型領域ｐ２、ｎ型領域ｎ１および１ｐ領域ｐ３
のｐチャンネルＭＯＳトランジスタＴＢは導通状態（オ
ン）となる。この時、負電圧をカソードの電圧よりも低
くなるように設定すると、ｐ型領域ｐ２に達した正孔は
ＭＯＳトランジスタＴＢの電極下のｐチャネルを通り、
コンタクト電極７より引き抜かれ、急速に正帰還ループ
の保持電流以下になってサイリスタはターンオフ状態と
なる。従来であればカソードへ流れ込むはずの正孔がコ
ンタクト電極７より引き抜かれるのでターンオフ時間が
短縮される。つまり、トランジスタＴ２のいわばベース
電流である正孔がコンタクト電極７より素早く引き抜か
れるためにサイリスタの速やかなターンオフが実現する
のである。
【００２０】この発明は、上記実施例に限らない。例え
ば、図１において、ｐ型とｎ型の反転した構成のものが
他の実施例として挙げられる。
ば、図１において、ｐ型とｎ型の反転した構成のものが
他の実施例として挙げられる。
【００２１】
【発明の効果】この発明にかかる絶縁ゲート型サイリス
タは、ゲート電極が絶縁ゲートであるため、基本的に低
ゲート駆動電流特性が維持されており、ターンオフ時は
第２ペース領域のキャリアがゲート電極下のチャネルを
通してコンタクト電極より速やかに引き抜かれるためタ
ーンオフ速度の向上が図れ、ターンオン時には、ゲート
電極への制御電圧によりサイリスタ動作を維持する正帰
還ループを短時間のうちに形成させられるため、ターン
オンし易く、したがって、この発明の絶縁ゲート型サイ
リスタは非常に有用であるこということが出来る。
タは、ゲート電極が絶縁ゲートであるため、基本的に低
ゲート駆動電流特性が維持されており、ターンオフ時は
第２ペース領域のキャリアがゲート電極下のチャネルを
通してコンタクト電極より速やかに引き抜かれるためタ
ーンオフ速度の向上が図れ、ターンオン時には、ゲート
電極への制御電圧によりサイリスタ動作を維持する正帰
還ループを短時間のうちに形成させられるため、ターン
オンし易く、したがって、この発明の絶縁ゲート型サイ
リスタは非常に有用であるこということが出来る。
【図１】実施例の絶縁ゲート型サイリスタの要部構成を
あらわす概略断面図である。
あらわす概略断面図である。
【図２】従来の絶縁ゲート型サイリスタの要部構成をあ
らわす概略断面図である。
らわす概略断面図である。
１ 絶縁ゲート型サイリスタ ２ 半導体基板 ５ アノード電極 ６ カソード電極 ７ コンタクト電極 ８ ゲート電極 ９ 絶縁膜 ｐ１ ｐ型領域（第１導電型第１半導体領域） ｎ１ ｎ型領域（第２導電型第１半導体領域） ｐ２ ｐ型領域（第１導電型第２半導体領域） ｎ２ ｎ型領域（第２導電型第２半導体領域） ｐ３ ｐ型領域（第１導電型第３半導体領域）
Claims (1)
- 【請求項１】 半導体基板の一側にアノード領域用の第
１導電型第１半導体領域を備え、この領域の上に第１ベ
ース領域用の第２導電型第１半導体領域を備えていて、
この第２導電型第１半導体領域の表面部分の一定域に第
２ベース領域用の第１導電型第２半導体領域を備えてお
り、かつ、第１導電型第２半導体領域の表面部分の一定
域にカソード領域用の第２導電型第２半導体領域を備え
ているとともに前記第２導電型第１半導体領域の表面部
分の他域に第１導電型第２半導体領域から一定の距離を
隔てて遮断ゲート領域用の第１導電型第３半導体領域を
備えていて、前記アノード領域、第１，２ベース領域お
よびカソード領域からなるｐｎｐｎサイリスタ構造が形
成されており、第１導電型第１半導体領域にはアノード
電極が第２導電型第２半導体領域にはカソード電極がそ
れぞれコンタクトしていて、前記カソード領域と遮断ゲ
ート領域の間における第２導電型第１半導体領域と第１
導電型第２半導体領域の上には絶縁層を介してゲート電
極が設けられているとともに第１導電型第３半導体領域
にコンタクトするコンタクト電極が設けられており、ゲ
ート電極とコンタクト電極が接続されている絶縁ゲート
型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4315433A JP2793936B2 (ja) | 1992-11-25 | 1992-11-25 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4315433A JP2793936B2 (ja) | 1992-11-25 | 1992-11-25 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163885A JPH06163885A (ja) | 1994-06-10 |
| JP2793936B2 true JP2793936B2 (ja) | 1998-09-03 |
Family
ID=18065319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4315433A Expired - Fee Related JP2793936B2 (ja) | 1992-11-25 | 1992-11-25 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793936B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3455791B2 (ja) * | 1995-12-25 | 2003-10-14 | 独立行政法人産業技術総合研究所 | 光演算処理装置 |
| JP4188428B2 (ja) | 1998-09-10 | 2008-11-26 | 三菱電機株式会社 | 半導体装置及びその駆動方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
-
1992
- 1992-11-25 JP JP4315433A patent/JP2793936B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163885A (ja) | 1994-06-10 |
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